KR100671614B1 - High voltage transistor in flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 접합부의 액티브 폭을 채널 폭보다 좁게 하거나, 접합부를 굴곡지게 형성하여 접합 저항을 증가시켜 스냅백 니 전압을 향상시킬 수 있으며, 접합부를 굴곡지게 하여 공간을 효율적으로 이용할 수 있으며, 게이트로부터 서로 다른 위치에 메탈 콘택들을 형성하고 금속배선을 통해 접합 저항을 자유로이 조절할 수 있어 고전압 트랜지스터를 다양하게 구현할 수 있다.
The present invention relates to a high voltage transistor of a flash memory device, wherein the active width of the junction is narrower than the channel width, or the junction is bent to increase the junction resistance, thereby increasing the snapback knee voltage, and thereby the junction is bent. The space can be efficiently used, and metal contacts can be formed at different positions from the gate, and the junction resistance can be freely adjusted through the metal wiring, thereby implementing a variety of high voltage transistors.
낸드 플래시, 고전압용 트랜지스터, 스냅백 니 전압, 접합 저항NAND Flash, High Voltage Transistor, Snapback Knee Voltage, Junction Resistance
Description
도 1은 드레인 전압에 대한 드레인 전류의 변화에 대한 고전압 NMOS 트랜지스터의 스냅백 특성을 나타낸 그래프;1 is a graph showing snapback characteristics of a high voltage NMOS transistor with a change in drain current with respect to a drain voltage;
도 2는 일반적인 바이폴라 접합 트랜지스터의 단면도;2 is a cross-sectional view of a typical bipolar junction transistor;
도 3은 도 2의 등가 회로도;3 is an equivalent circuit diagram of FIG. 2;
도 4는 콘택과 게이트 사이의 공간 대한 스냅백 니 전압의 변화에 대한 고전압 NMOS 트랜지스터의 스냅백 특성을 나타낸 그래프;4 is a graph showing the snapback characteristics of a high voltage NMOS transistor against a change in the snapback knee voltage with respect to the space between the contact and the gate;
도 5는 면적 페널티 때문에 스냅백 현상이 우려되는 고전압 NMOS 트랜지스터의 평면도;FIG. 5 is a plan view of a high voltage NMOS transistor of concern for snapback due to area penalty; FIG.
도 6은 액티브 폭에 대한 액티브 접합 저항의 변화를 나타낸 그래프;6 is a graph showing the change in active junction resistance with respect to active width;
도 7은 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도;7 is a plan view of a high voltage transistor of a flash memory device according to the first embodiment of the present invention;
도 8은 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도;8 is a plan view of a high voltage transistor of a flash memory device according to a second embodiment of the present invention;
도 9는 본 발명의 제 3 실시예에 따른 플래시 메모리 소자의 고전압 트랜지 스터의 평면도;9 is a plan view of a high voltage transistor of a flash memory device according to a third embodiment of the present invention;
도 10은 본 발명의 제 4 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도;10 is a plan view of a high voltage transistor of a flash memory device according to the fourth embodiment of the present invention;
도 11은 본 발명의 제 5 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도;11 is a plan view of a high voltage transistor of a flash memory device according to the fifth embodiment of the present invention;
도 12는 본 발명의 제 6 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도;12 is a plan view of a high voltage transistor of a flash memory device according to the sixth embodiment of the present invention;
도 13은 본 발명의 제 7 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도; 및13 is a plan view of a high voltage transistor of a flash memory device according to the seventh embodiment of the present invention; And
도 14는 본 발명의 제 8 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다.
14 is a plan view of a high voltage transistor of a flash memory device according to an eighth embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
71, 81, 91, 101, 111, 121, 131, 141: 게이트71, 81, 91, 101, 111, 121, 131, 141: gate
72, 82, 92, 102, 112, 122, 132, 142: 제 1 접합부72, 82, 92, 102, 112, 122, 132, 142: first junction
73, 83, 93, 103, 113, 123, 133, 143: 제 2 접합부73, 83, 93, 103, 113, 123, 133, 143: second junction
74, 84, 94, 104, 114, 124, 134, 144: 제 1 메탈 콘택74, 84, 94, 104, 114, 124, 134, 144: first metal contact
75, 85, 95, 105, 115, 125, 135, 145: 제 2 메탈 콘택75, 85, 95, 105, 115, 125, 135, 145: second metal contact
76, 86, 96, 106, 116, 126, 136, 146: 제 3 메탈 콘택76, 86, 96, 106, 116, 126, 136, 146: third metal contact
77, 87, 97, 107, 117, 127, 137, 147: 제 1 금속배선 77, 87, 97, 107, 117, 127, 137, 147: first metal wiring
78, 88, 98, 108, 118, 128, 138, 148: 제 2 금속배선78, 88, 98, 108, 118, 128, 138, 148: second metal wiring
79, 89, 99, 109, 119, 129, 139, 149: 제 3 금속배선
79, 89, 99, 109, 119, 129, 139, 149: third metal wiring
본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 특히 낸드 플래시(NAND flash) 메모리 소자의 동작 조건에서 발생할 수 있는 스냅백 니 전압(snapback knee voltage)을 향상시킬 수 있는 플래시 메모리 소자의 고전압 트랜지스터에 관한 것이다.
The present invention relates to a high voltage transistor of a flash memory device, and more particularly, to a high voltage transistor of a flash memory device capable of improving snapback knee voltage that may occur under operating conditions of a NAND flash memory device. It is about.
낸드 플래시에서 사용하는 고전압 NMOS 트랜지스터는 프로그램과 소거시 20V 이상의 고전압을 셀 영역까지 운반해야 하므로 노아 플래시(NOR flash)에서와 같은 TP/P-웰에서 만들 수 없다. P-웰의 BVDSS는 약 18V 정도로 20V 이상을 사용하는 낸드 플래시에서는 사용할 수 없다. 이를 위해 유효 산화막 두께(Tox)가 약 350Å인 게이트 산화막을 사용하고 또한 고전압 NMOS 트랜지스터 영역과 외부 웰과의 버퍼링(buffering)을 도입하고 있다. 이는 또한 20V 이상의 BVDSS, DJBV를 가지기 위해 메탈 콘택과 게이트 사이의 거리를 기존의 Vcc 레벨에서 사용하는 거리보다 더 멀게 해야 한다. 통상 낸드 플래시에서는 고전압 NMOS 트랜지스터의 경우 메탈 콘택과 게이트 사이의 거리를 약 0.6㎛로 하고 있다. 만약 이보다 더 가까울 경우 고전 압 NMOS 트랜지스터 동작시, 도 1에 도시된 바와 같이, DJBV, BVDSS가 일어난다. 이를 스냅백 현상 또는 바이폴라 액션(bipolar action)이라 하며, 이때 수㎃가 흘러 고전압 NMOS 트랜지스터나 주변 회로에 손상(damage)을 입히게 된다. 도 1은 드레인 전압(VD)에 대한 드레인 전류(ID)의 변화에 대한 고전압 NMOS 트랜지스터의 스냅백 특성(HVN snapback characteristics)을 나타낸 그래프이다.High-voltage NMOS transistors used in NAND flash cannot be made in TP / P-wells, such as in NOR flash, because high voltages above 20V must be carried to the cell area during programming and erasing. P-Well's BVDSS cannot be used in NAND flash, which uses more than 20V, about 18V. For this purpose, a gate oxide film having an effective oxide thickness (Tox) of about 350 kW is used, and buffering between the high voltage NMOS transistor region and the external well is introduced. It also requires the distance between the metal contacts and the gate to be greater than that used at conventional Vcc levels to have BVDSS and DJBV above 20V. In NAND flash, the distance between a metal contact and a gate is about 0.6 mu m in the case of a high voltage NMOS transistor. If it is closer than this, DJBV and BVDSS occur as shown in FIG. 1 during the operation of the high voltage NMOS transistor. This is called a snapback phenomenon or a bipolar action, which can cause damage to high voltage NMOS transistors or peripheral circuits. FIG. 1 is a graph illustrating HVN snapback characteristics of a high voltage NMOS transistor with respect to a change in the drain current ID with respect to the drain voltage VD.
낸드 플래시 메모리 소자의 고전압 NMOS 트랜지스터에서 스냅백 현상이 일어나기 위해서는 첫째, 고전압 NMOS 트랜지스터가 턴 온(turn on) 되어 수㎃의 전류가 흘러야 하며, 둘째, 무한한 소오스 공급원이 있어야 한다.In order for a snapback phenomenon to occur in a high voltage NMOS transistor of a NAND flash memory device, first, a high voltage NMOS transistor must be turned on, and several currents must flow, and second, there must be an infinite source source.
이러한 전제 조건이 갖추어진 상태에서 게이트와 드레인 간의 GIDL(gate induced drain leakage)에 의해 만들어진 홀(hole)이 기판에 축적되고, 이로 인하여 바이폴라 액션이 일어난다. 한번 바이폴라 액션이 일어난 트랜지스터는 트랜지스터로서의 기능을 상실하게 된다. 고전압 NMOS 트랜지스터를 P-기판에서 구성하여 더욱 홀 트랩(hole trap) 발생 가능성이 커진다.With these prerequisites in place, holes created by gate induced drain leakage (GIDL) between the gate and drain accumulate in the substrate, resulting in a bipolar action. Once a bipolar action occurs, the transistor loses its function as a transistor. High voltage NMOS transistors are configured on the P-substrate, which further increases the possibility of hole traps.
스냅백 현상은 일반적인 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)의 단면을 도시한 도 2와 도 2의 등가 회로를 도시한 도 3으로 설명할 수 있다. 바이폴라 접합 트랜지스터는 P-기판(21) 상에 게이트(22)가 형성되고, 게이트(22) 양측의 소오스 접합부(23) 및 드레인 접합부(24)가 형성된 구조로, GIDL에 의해 형성된 홀들(25)이 P-기판(21)에 트랩 되면서 기판 전압(substrate voltage)을 국부적으로 올리게 된다. 이때, P-기판(21)에 축적된 홀들(25)은 포지티브 차지(positive charge)를 띠게 되는데, P-N 다이오드에서의 고유 포텐셜(built-in potential)보다 높은 홀 트랩 전압이 형성되면 P-기판(21)과 소오스 접합부(23) 사이에 순방향 바이어스(forward bias)가 되어 전류가 흐르게 된다. 이는 BJT의 증폭 조건과 같게 된다. 즉, Vbe는 순방향이 되고, Vce는 역방향이 된다.The snapback phenomenon can be explained with reference to the equivalent circuit of FIG. 2 and FIG. 2 showing a cross section of a general bipolar junction transistor (BJT). The bipolar junction transistor has a structure in which a
한번 바이폴라 액션이 일어난 고전압 NMOS 트랜지스터는 급격한 전기적 특성 저하(degradation)가 일어나며, 손상을 입어서 더 이상 사용할 수 없다. 따라서 20V 이상의 전압을 사용하는 고전압 NMOS 트랜지스터에서는 어떻게 하든지 바이폴라 액션이 일어나지 않게 해야 한다. 이를 위해 현재 사용하는 방법은 메탈 콘택과 게이트 사이의 거리를 넓혀서 에미터(emitter)와 베이스(base) 사이의 저항(resistance)을 이용하여 기판에 축적된 홀에 의한 전압을 최대한 억제하는 방법을 사용한다. 이는 도 4의 콘택과 게이트 사이의 공간(CT to Gate Spacing)대한 스냅백 니 전압(Snapback Knee Voltage)의 변화에 대한 고전압 NMOS 트랜지스터의 스냅백 특성(HVN snapback characteristics)을 나타낸 그래프에서 알 수 있다. 즉, 최대한 메탈 콘택과 게이트 사이의 거리를 확보하여 접합 저항(junction resistance)을 사용하여 전압을 분산시켜 최대한 억제하는 방법을 사용한다. 그러나, 이 방법을 사용할 경우 스냅백을 완전히 억제하기 위해서는 메탈 콘택과 게이트 사이의 거리를 약 2㎛ 이상 유지해야 하며, 이는 낸드 플래시 칩 설계에서 면적 페널티(area penalty)가 있다.High-voltage NMOS transistors, once subjected to a bipolar action, cause rapid electrical degradation and are damaged and can no longer be used. Therefore, high voltage NMOS transistors that use voltages above 20V must avoid bipolar action in any way. The current method is to increase the distance between the metal contact and the gate to minimize the voltage caused by the holes accumulated in the substrate by using the resistance between the emitter and the base. do. This can be seen in a graph showing the HVN snapback characteristics of the high voltage NMOS transistor with respect to the change of the snapback knee voltage with respect to the space between the contact and the gate (CT to Gate Spacing) of FIG. 4. In other words, the distance between the metal contact and the gate is secured as much as possible, and the method of suppressing the maximum by dispersing the voltage using junction resistance is used. However, this method requires that the distance between the metal contact and the gate be maintained at least about 2 μm to completely suppress snapback, which is an area penalty in NAND flash chip design.
면적 페널티 때문에 스냅백 현상이 우려되는 고전압 NMOS 트랜지스터만 메탈 콘택과 게이트 사이의 거리를 약 2㎛ 이상 유지하며, 기타 다른 고전압 NMOS 트랜 지스터는 약 0.6㎛를 사용하고 있다. 도 5는 면적 페널티 때문에 스냅백 현상이 우려되는 고전압 NMOS 트랜지스터의 평면도로서, 게이트(51), 소오스 접합부(52) 및 드레인 접합부(53)로 구성되며, 소오스 접합부(52) 및 드레인 접합부(53) 각각에 형성된 메탈 콘택(54)이 게이트(51)로 부터 2㎛ 떨어진 것을 도시하고 있다. 도시된 바와 같이, 기존에는 박스(box)형 액티브를 사용하기 때문에 밀집된 레이아웃을 구성하기 힘들다.
Only high-voltage NMOS transistors that are concerned about snapback due to area penalty maintain a distance of more than 2µm between metal contacts and gates, while other high-voltage NMOS transistors use approximately 0.6µm. FIG. 5 is a plan view of a high voltage NMOS transistor in which a snapback phenomenon is a concern due to an area penalty, and includes a
따라서, 본 발명은 낸드 플래시 메모리 소자의 동작 조건에서 발생할 수 있는 스냅백 니 전압(snapback knee voltage)을 향상시킬 수 있는 플래시 메모리 소자의 고전압 트랜지스터를 제공함에 그 목적이 있다.
Accordingly, an object of the present invention is to provide a high voltage transistor of a flash memory device capable of improving a snapback knee voltage that may occur under operating conditions of a NAND flash memory device.
이러한 목적을 달성하기 위한 본 발명의 제 1 측면에 따른 플래시 메모리 소자의 고전압 트랜지스터는 게이트; 상기 게이트의 일측에서 상기 게이트 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 게이트에 수직 형태 또는 굴곡 형태로 형성된 제 1 접합부; 상기 게이트의 다른측에서 상기 게이트 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 게이트에 수직 형태 또는 굴곡 형태로 형성된 제 2 접합부; 상기 제 1 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택; 상기 제 2 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택; 상기 제 1 메탈 콘택에 연결된 제 1 금속배선; 및 상기 제 2 메탈 콘택에 연결된 제 2 금속배선을 포함한다.A high voltage transistor of a flash memory device according to the first aspect of the present invention for achieving this object comprises a gate; A first junction formed at one side of the gate in a vertical shape or a bent shape with an active width narrower than a width of a channel region at the bottom of the gate; A second junction formed on the other side of the gate in a vertical shape or a curved shape with an active width narrower than the width of the channel region under the gate; A first metal contact connected to the first junction and spaced apart from the gate by a predetermined distance; A second metal contact connected to the second junction and spaced apart from the gate by a predetermined distance; A first metal wire connected to the first metal contact; And a second metal wire connected to the second metal contact.
상기 제 1 접합부 및 상기 제 2 접합부 중에 어느 하나의 접합부는 소오스이고, 나머지 하나의 접합부는 드레인이다.Any one of the first junction and the second junction is a source, and the other junction is a drain.
상기 제 1 접합부 및 상기 제 2 접합부 각각의 액티브 폭은 0.1 내지 1.0㎛이다.The active width of each of the first junction and the second junction is 0.1-1.0 μm.
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상기 제 1 접합부와 상기 제 2 접합부는 서로 대칭 구조이다.The first junction and the second junction are symmetrical with each other.
상기 제 1 접합부 및 상기 제 2 접합부 각각의 접합 저항은 상기 제 1 금속배선 및 상기 제 2 금속배선 각각에 의해 조절된다.Bonding resistance of each of the first junction portion and the second junction portion is controlled by the first metal wiring and the second metal wiring, respectively.
상기 제 1 메탈 콘택 및 상기 제 2 메탈 콘택 각각은 상기 게이트로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 상기 게이트로부터 0.5 내지 10.0㎛ 범위에 형성한다.Each of the first metal contact and the second metal contact is formed at least one at a different distance from the gate, and is formed in the range of 0.5 to 10.0 μm from the gate.
본 발명의 목적을 달성하기 위한 본 발명의 제 2 측면에 따른 플래시 메모리 소자의 고전압 트랜지스터는 게이트; 상기 게이트의 일측에서 상기 게이트 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부; 상기 게이트의 다른측에서 상기 게이트 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 게이트에 수직 형태 또는 굴곡 형태로 형성된 제 2 접합부; 상기 제 1 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택; 상기 제 2 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택; 상기 제 1 메탈 콘택에 연결된 제 1 금속배선; 및 상기 제 2 메탈 콘택에 연결된 제 2 금속배선을 포함한다.A high voltage transistor of a flash memory device according to a second aspect of the present invention for achieving the object of the present invention comprises a gate; A first junction formed at one side of the gate with an active width equal to a width of a channel region under the gate; A second junction formed on the other side of the gate in a vertical shape or a curved shape with an active width narrower than the width of the channel region under the gate; A first metal contact connected to the first junction and spaced apart from the gate by a predetermined distance; A second metal contact connected to the second junction and spaced apart from the gate by a predetermined distance; A first metal wire connected to the first metal contact; And a second metal wire connected to the second metal contact.
상기 제 1 접합부 및 상기 제 2 접합부 중에 어느 하나의 접합부는 소오스이고, 나머지 하나의 접합부는 드레인이다.Any one of the first junction and the second junction is a source, and the other junction is a drain.
상기 제 2 접합부의 액티브 폭은 0.1 내지 1.0㎛이다.The active width of the second junction is 0.1 to 1.0 mu m.
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상기 제 1 접합부와 상기 제 2 접합부는 서로 비대칭 구조이다.The first junction and the second junction are asymmetrical with each other.
상기 제 1 접합부의 접합 저항은 고정이고, 상기 제 2 접합부의 접합 저항은 상기 제 2 금속배선에 의해 조절된다.The junction resistance of the first junction is fixed, and the junction resistance of the second junction is controlled by the second metal wiring.
상기 제 1 메탈 콘택은 상기 게이트로부터 0.6㎛ 이격된 거리에 형성한다.The first metal contact is formed at a distance of 0.6 μm from the gate.
상기 제 2 메탈 콘택은 상기 게이트로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 상기 게이트로부터 0.5 내지 10.0㎛ 범위에 형성한다.At least one second metal contact is formed at a different distance from the gate, and is formed in a range of 0.5 to 10.0 μm from the gate.
상기한 목적을 달성하기 위한 본 발명의 제 3 측면에 따른 플래시 메모리 소자의 고전압 트랜지스터는 게이트; 상기 게이트의 일측에서 상기 게이트 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 게이트에 수직 형태 또는 굴곡 형태로 형성된 제 1 접합부; 상기 게이트의 다른측에서 상기 게이트 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 굴곡 형태로 형성된 제 2 접합부; 상기 제 1 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택; 상기 제 2 접합부에 연결되며 상기 게이트로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택; 상기 제 1 메탈 콘택에 연결된 제 1 금속배선; 및 상기 제 2 메탈 콘택에 연결된 제 2 금속배선을 포함한다.A high voltage transistor of a flash memory device according to a third aspect of the present invention for achieving the above object is a gate; A first junction formed at one side of the gate in a vertical shape or a bent shape with an active width equal to a width of a channel region under the gate; A second junction formed in a bent shape at the other side of the gate with an active width equal to the width of the channel region under the gate; A first metal contact connected to the first junction and spaced apart from the gate by a predetermined distance; A second metal contact connected to the second junction and spaced apart from the gate by a predetermined distance; A first metal wire connected to the first metal contact; And a second metal wire connected to the second metal contact.
상기 제 1 접합부 및 상기 제 2 접합부 중에 어느 하나의 접합부는 소오스이 고, 나머지 하나의 접합부는 드레인이다.One of the junction portions of the first junction portion and the second junction portion is a source, and the other junction portion is a drain.
상기 제 1 접합부와 상기 제 2 접합부는 서로 대칭 구조이다.The first junction and the second junction are symmetrical with each other.
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상기 제 1 접합부와 상기 제 2 접합부는 서로 비대칭 구조이다.The first junction and the second junction are asymmetrical with each other.
상기 제 1 접합부 및 상기 제 2 접합부 각각의 접합 저항은 상기 제 1 금속배선 및 상기 제 2 금속배선 각각에 의해 조절된다.Bonding resistance of each of the first junction portion and the second junction portion is controlled by the first metal wiring and the second metal wiring, respectively.
상기 제 1 접합부의 접합 저항은 고정이고, 상기 제 2 접합부의 접합 저항은 상기 제 2 금속배선에 의해 조절된다.The junction resistance of the first junction is fixed, and the junction resistance of the second junction is controlled by the second metal wiring.
상기 제 1 메탈 콘택 및 상기 제 2 메탈 콘택 각각은 상기 게이트로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 상기 게이트로부터 0.6 내지 10.0㎛ 범위에 형성한다.Each of the first metal contact and the second metal contact is formed at least one at a different distance from the gate, and is formed in the range of 0.6 to 10.0 μm from the gate.
상기 제 1 메탈 콘택은 상기 게이트로부터 0.6㎛ 이격되어 형성하고, 상기 제 2 메탈 콘택은 상기 게이트로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 상기 게이트로부터 0.6 내지 10.0㎛ 범위에 형성한다.The first metal contact is formed to be spaced apart from the gate by 0.6 μm, and the second metal contact is formed at least one at a different distance from the gate, and is formed in the range of 0.6 to 10.0 μm from the gate.
상기 제 1 메탈 콘택과 상기 제 2 메탈 콘택은 비대칭으로 배열한다.
The first metal contact and the second metal contact are arranged asymmetrically.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다
On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like reference numerals in the drawings refer to like elements.
본 발명은 낸드 플래시 메모리 소자의 동작 조건에서 발생할 수 있는 스냅백 니 전압(snapback knee voltage)을 향상시키기 위하여, 고전압 NMOS 트랜지스터는 메탈 콘택과 게이트 사이의 거리를 멀리 떨어지게 형성해야 하고, 고집적화 실현을 위해 공간을 효율적으로 이용해야 한다. 또한, 본 발명은 스냅백 현상이 우려되는 고전압 NMOS 트랜지스터나 기타 다른 고전압 NMOS 트랜지스터와 같이 트랜지스터의 특성을 고려하여 접합 저항을 조절할 수 있도록 한다. 이러한 점들을 고려하여 이하에서 도면을 참조하여 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 고전압 트랜지스터를 설명하면 다음과 같다.According to the present invention, in order to improve snapback knee voltage that may occur under operating conditions of a NAND flash memory device, a high voltage NMOS transistor should be formed at a far distance between a metal contact and a gate, and to achieve high integration. Space must be used efficiently. In addition, the present invention allows the junction resistance to be adjusted in consideration of the characteristics of the transistor, such as a high voltage NMOS transistor or other high voltage NMOS transistors in which a snapback phenomenon is concerned. Considering these points, a high voltage transistor of a NAND flash memory device according to an exemplary embodiment of the present invention will be described below with reference to the accompanying drawings.
도 6은 액티브 폭에 대한 액티브 접합 저항의 변화를 나타낸 그래프로서, 1.5㎛의 액티브 폭을 기준으로 액티브 폭이 줄어들수록 접합 저항이 급격히 증가하는 것으로 나타났다. 이하에서 설명되는 실시예들 중 제 1 내지 제 4 실시예(도 7, 도 8, 도 9 및 도 10)는 도 6의 결과를 토대로 액티브 폭을 줄여 액티브 접합 저항을 증가시키 것에 관한 것이다.FIG. 6 is a graph showing a change in active junction resistance with respect to an active width. As the active width decreases based on an active width of 1.5 μm, the junction resistance rapidly increases. The first to fourth embodiments (FIGS. 7, 8, 9 and 10) of the embodiments described below relate to increasing the active junction resistance by reducing the active width based on the result of FIG.
도 7은 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(71), 게이트(71)의 일측에서 게이트(71) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 1 접합부(72), 게이트(71)의 다른측에서 게이트(71) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 2 접합부(73), 제 1 접합부(72)에 연결되며 게이트(71)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(74), 제 2 접합부(73)에 연결되며 게이트(71)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(75), 게이트(71)의 일단부와 연결된 제 3 메탈 콘택(76), 제 1 메탈 콘택(74)에 연결된 제 1 금속배선(77), 제 2 메탈 콘택(75)에 연결된 제 2 금속배선(78) 및 제 3 메탈 콘택(76)에 연결된 제 3 금속배선(79)으로 구성된다.7 is a plan view of a high voltage transistor of a flash memory device according to a first embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 1 및 제 2 접합부(72 및 73)는 게이트(71)로부터 수직 형태이며, 액티브 폭을 1.0㎛ 이하, 바람직하게는 0.1 내지 1.0㎛가 되도록 한다. 제 1 및 제 2 접합부(72 및 73)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, the first and
제 1 메탈 콘택(74)은 게이트(71)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(71)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다. 마찬가지로, 제 2 메탈 콘택(75)은 게이트(71)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(71)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다.
At least one
한편, 도 7에 도시된 제 1 실시예에 따른 고전압 트랜지스터는 제 1 접합부(72)와 제 2 접합부(73)가 서로 대칭 구조이며, 또한, 제 1 금속배선(77)이 제 1 메탈 콘택들(74)중 마지막에 연결되고 제 2 금속배선(78)이 제 2 메탈 콘택들(75)중 마지막에 연결되어 제 1 접합부(72)의 접합 저항과 제 2 접합부(73)의 접합 저항이 동일한 대칭 구조이다. 그런데, 고전압 트랜지스터의 특성에 따라 제 1 접합부(72)와 제 2 접합부(73)의 접합 저항을 달리 적용할 경우에는 예를 들어, 제 1 금속배선(77)에는 제 1 메탈 콘택들(75)중 1개를 연결시키고 제 2 금속배선(78)에는 제 2 메탈 콘택들(76)중 2개 이상을 연결시켜 접합 저항이 비대칭이 되도록 조절할 수 있다. 이와 같이, 제 1 실시예에 따른 고전압 트랜지스터는 제 1 및 제 2 금속배선들(77 및 78) 각각을 제 1 및 제 2 메탈 콘택들(74 및 75) 각각에 어떻게 연결시키는 가에 따라 접합 저항이 대칭이 되거나 비대칭이 되게 할 수 있다.Meanwhile, in the high voltage transistor according to the first embodiment illustrated in FIG. 7, the
도 8은 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(81), 게이트(81)의 일측에서 게이트(81) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(82), 게이트(81)의 다른측에서 게이트(81) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 2 접합부(83), 제 1 접합부(82)에 연결되며 게이트(81)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(84), 제 2 접합부(83)에 연결되며 게이트(81)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(85), 게이트(81)의 일단부와 연결된 제 3 메탈 콘택(86), 제 1 메탈 콘택(84)에 연결된 제 1 금속배선(87), 제 2 메탈 콘택(85)에 연결된 제 2 금속배선(88) 및 제 3 메탈 콘택(86)에 연결된 제 3 금속배선(89)으로 구성된다.8 is a plan view of a high voltage transistor of a flash memory device according to a second embodiment of the present invention. The high voltage transistor has a
상기에서, 제 2 접합부(83)는 게이트(81)로부터 수직 형태이며, 액티브 폭을 1.0㎛ 이하, 바람직하게는 0.1 내지 1.0㎛가 되도록 한다. 제 1 및 제 2 접합부(82 및 83)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, the
제 1 메탈 콘택(84)은 게이트(81)로부터 약 0.6㎛ 이격된 거리에 형성한다. 제 2 메탈 콘택(85)은 게이트(81)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(81)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다.The
한편, 도 8에 도시된 제 2 실시예에 따른 고전압 트랜지스터는 제 1 접합부(82)와 제 2 접합부(83)가 서로 다른 비대칭 구조이며, 접합 저항도 서로 다른 비대칭 구조이다. 제 2 실시예에 따른 고전압 트랜지스터는 제 1 접합부(82)의 접합 저항은 고정이고, 제 2 금속배선(88)을 제 2 메탈 콘택들(85)에 어떻게 연결시키는 가에 따라 제 2 접합부(83)의 접합 저항을 조절할 수 있다.Meanwhile, in the high voltage transistor according to the second exemplary embodiment illustrated in FIG. 8, the
도 9는 본 발명의 제 3 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(91), 게이트(91)의 일측에서 게이트(91) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 1 접합부(92), 게이트(91)의 다른측에서 게이트(91) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 2 접합부(93), 제 1 접합부(92)에 연결되며 게이트(91)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(94), 제 2 접합부(93)에 연결되며 게이트(91)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(95), 게이트(91)의 일단부와 연결된 제 3 메탈 콘택(96), 제 1 메탈 콘택(94)에 연결된 제 1 금속배선(97), 제 2 메탈 콘택(95)에 연결된 제 2 금속배선(98) 및 제 3 메탈 콘택(96)에 연결된 제 3 금속배선(99)으로 구성된다.9 is a plan view of a high voltage transistor of a flash memory device according to a third embodiment of the present invention. The high voltage transistor has a
상기에서, 제 1 및 제 2 접합부(92 및 93)는 게이트(91)로부터 굴곡 형태 예를 들어 'ㄹ'자 형태이며, 액티브 폭을 1.0㎛ 이하, 바람직하게는 0.1 내지 1.0㎛가 되도록 한다. 제 1 및 제 2 접합부(92 및 93)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above description, the first and
제 1 메탈 콘택(94)은 게이트(91)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(91)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다. 마찬가지로, 제 2 메탈 콘택(95)은 게이트(91)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(91)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다.At least one
한편, 도 9에 도시된 제 3 실시예에 따른 고전압 트랜지스터는 제 1 접합부(92)와 제 2 접합부(93)가 서로 대칭 구조이며, 또한, 제 1 금속배선(97)이 제 1 메탈 콘택들(94)중 마지막에 연결되고 제 2 금속배선(98)이 제 2 메탈 콘택들(95)중 마지막에 연결되어 제 1 접합부(92)의 접합 저항과 제 2 접합부(93)의 접합 저항이 동일한 대칭 구조이다. 그런데, 고전압 트랜지스터의 특성에 따라 제 1 접합부(92)와 제 2 접합부(93)의 접합 저항을 달리 적용할 경우에는 예를 들어, 제 1 금속배선(97)에는 제 1 메탈 콘택들(95)중 1개를 연결시키고 제 2 금속배 선(98)에는 제 2 메탈 콘택들(96)중 2개 이상을 연결시켜 접합 저항이 비대칭이 되도록 조절할 수 있다. 이와 같이, 제 3 실시예에 따른 고전압 트랜지스터는 제 1 및 제 2 금속배선들(97 및 98) 각각을 제 1 및 제 2 메탈 콘택들(94 및 95) 각각에 어떻게 연결시키는 가에 따라 접합 저항이 대칭이 되거나 비대칭이 되게 할 수 있다.Meanwhile, in the high voltage transistor according to the third exemplary embodiment illustrated in FIG. 9, the
도 10은 본 발명의 제 4 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(101), 게이트(101)의 일측에서 게이트(101) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(102), 게이트(101)의 다른측에서 게이트(101) 밑부분의 채널 영역의 폭보다 좁은 액티브 폭으로 형성된 제 2 접합부(103), 제 1 접합부(102)에 연결되며 게이트(101)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(104), 제 2 접합부(103)에 연결되며 게이트(101)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(105), 게이트(101)의 일단부와 연결된 제 3 메탈 콘택(106), 제 1 메탈 콘택(104)에 연결된 제 1 금속배선(107), 제 2 메탈 콘택(105)에 연결된 제 2 금속배선(108) 및 제 3 메탈 콘택(106)에 연결된 제 3 금속배선(109)으로 구성된다.10 is a plan view of a high voltage transistor of a flash memory device according to a fourth embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 2 접합부(103)는 게이트(101)로부터 굴곡 형태 예를 들어 'ㄹ'자 형태이며, 액티브 폭을 1.0㎛ 이하, 바람직하게는 0.1 내지 1.0㎛가 되도록 한다. 제 1 및 제 2 접합부(102 및 103)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, the
제 1 메탈 콘택(104)은 게이트(101)로부터 약 0.6㎛ 이격된 거리에 형성한 다. 제 2 메탈 콘택(105)은 게이트(101)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(101)로부터 0.5㎛이상 이격된 거리, 바람직하게는 0.5 내지 10.0㎛ 범위에 형성한다.The
한편, 도 10에 도시된 제 4 실시예에 따른 고전압 트랜지스터는 제 1 접합부(102)와 제 2 접합부(103)가 서로 다른 비대칭 구조이며, 접합 저항도 서로 다른 비대칭 구조이다. 제 4 실시예에 따른 고전압 트랜지스터는 제 1 접합부(102)의 접합 저항은 고정이고, 제 2 금속배선(108)을 제 2 메탈 콘택들(105)에 어떻게 연결시키는 가에 따라 제 2 접합부(103)의 접합 저항을 조절할 수 있다.Meanwhile, in the high voltage transistor according to the fourth embodiment shown in FIG. 10, the
상기와 같이 본 발명의 제 1, 제 2, 제 3 및 제 4 실시예에 따라 고전압 트랜지스터를 구성하면, 접합 저항은 게이트 밑부분의 채널 영역과 메탈 콘택 사이의 저항으로 나타나는 메탈 콘택 부분의 저항이 상대적으로 높아 전체적인 저항은 좁은 액티브 폭 부분의 저항으로 나타나게 된다. 이는 메탈 콘택에 20V의 전압이 가해지더라도 접합 저항에 의해 채널 영역에 도달하는 전압이 드롭(drop)되므로 상대적으로 GIDL에 의한 홀 생성이 줄어들게 되며, 이로 인하여 홀 트랩에 의한 기판 전압 증가는 감소하여 바이폴라 액션이 일어나지 않게 된다. 즉, 웰 저항이나 메탈 콘택 저항은 공정상 정해져 있으므로, 액티브 접합 저항을 최대한 크게 하여 웰에서 만들어진 홀 트랩에 의한 전압을 최대한 낮추고, 이는 바이폴라에서 Vbe를 낮추는 역할을 하여 바이폴라 액션이 일어나지 않게 하는 역할을 한다. 따라서 본 발명의 제 1, 제 2, 제 3 및 제 4 실시예에 따른 고전압 트랜지스터는 상기한 바와 같이 액티브 접합 저항을 크게 하므로, 스냅백 니 전압을 높이는 효과가 있다. 특히, 제 3 및 제 4 실시예는 접합부를 굴곡 형태 예를 들어 'ㄹ'자 형태로 하여 공간 효율을 높일 수 있어 고집적화에 유리하다.As described above, when the high voltage transistor is configured according to the first, second, third and fourth embodiments of the present invention, the junction resistance is the resistance of the metal contact portion represented by the resistance between the channel region and the metal contact under the gate. The relatively high overall resistance results in resistance in the narrow active width portion. This means that even if a voltage of 20V is applied to the metal contact, the voltage reaching the channel region is dropped by the junction resistance, thereby reducing the generation of holes due to GIDL, thereby decreasing the substrate voltage increase caused by the hole trap, thereby reducing the bipolar polarity. No action is taken. In other words, since the well resistance and the metal contact resistance are determined by the process, the active junction resistance is maximized to lower the voltage due to the hole trap made in the well as much as possible. do. Therefore, the high voltage transistors according to the first, second, third and fourth embodiments of the present invention increase the active junction resistance as described above, thereby increasing the snapback knee voltage. In particular, the third and fourth embodiments are advantageous in terms of high integration since the joints can be formed in a curved form, for example, in the form of a letter 'd', to increase the space efficiency.
도 11은 본 발명의 제 5 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(111), 게이트(111)의 일측에서 게이트(111) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(112), 게이트(111)의 다른측에서 게이트(111) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 2 접합부(113), 제 1 접합부(112)에 연결되며 게이트(111)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(114), 제 2 접합부(113)에 연결되며 게이트(111)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(115), 게이트(111)의 일단부와 연결된 제 3 메탈 콘택(116), 제 1 메탈 콘택(114)에 연결된 제 1 금속배선(117), 제 2 메탈 콘택(115)에 연결된 제 2 금속배선(118) 및 제 3 메탈 콘택(116)에 연결된 제 3 금속배선(119)으로 구성된다.11 is a plan view of a high voltage transistor of a flash memory device according to a fifth embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 1 및 제 2 접합부(112 및 113)는 게이트(111)로부터 굴곡 형태 예를 들어 'ㄹ'자 형태이다. 제 1 및 제 2 접합부(112 및 113)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, the first and
제 1 메탈 콘택(114)은 게이트(111)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(111)로부터 0.6㎛이상 이격된 거리, 바람직하게는 0.6 내지 10.0㎛ 범위에 형성한다. 마찬가지로, 제 2 메탈 콘택(115)은 게이트(111)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(111)로부터 0.6㎛이상 이격된 거리, 바람직하게는 0.6 내지 10.0㎛ 범위에 형성한다.
At least one
한편, 도 11에 도시된 제 5 실시예에 따른 고전압 트랜지스터는 제 1 접합부(112)와 제 2 접합부(113)가 서로 대칭 구조이며, 또한, 제 1 금속배선(117)이 제 1 메탈 콘택들(114)중 마지막에 연결되고 제 2 금속배선(118)이 제 2 메탈 콘택들(115)중 마지막에 연결되어 제 1 접합부(112)의 접합 저항과 제 2 접합부(113)의 접합 저항이 동일한 대칭 구조이다. 그런데, 고전압 트랜지스터의 특성에 따라 제 1 접합부(112)와 제 2 접합부(113)의 접합 저항을 달리 적용할 경우에는 예를 들어, 제 1 금속배선(117)에는 제 1 메탈 콘택들(115)중 1개를 연결시키고 제 2 금속배선(118)에는 제 2 메탈 콘택들(116)중 2개 이상을 연결시켜 접합 저항이 비대칭이 되도록 조절할 수 있다. 이와 같이, 제 5 실시예에 따른 고전압 트랜지스터는 제 1 및 제 2 금속배선들(117 및 118) 각각을 제 1 및 제 2 메탈 콘택들(114 및 115) 각각에 어떻게 연결시키는 가에 따라 접합 저항이 대칭이 되거나 비대칭이 되게 할 수 있다.Meanwhile, in the high voltage transistor according to the fifth embodiment illustrated in FIG. 11, the
도 12는 본 발명의 제 6 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(121), 게이트(121)의 일측에서 게이트(121) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(122), 게이트(121)의 다른측에서 게이트(121) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 2 접합부(123), 제 1 접합부(122)에 연결되며 게이트(121)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(124), 제 2 접합부(123)에 연결되며 게이트(121)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(125), 게이트(121)의 일단부와 연결된 제 3 메탈 콘택(126), 제 1 메탈 콘택(124)에 연결된 제 1 금속배선(127), 제 2 메탈 콘택(125)에 연결된 제 2 금속배선(128) 및 제 3 메탈 콘택(126)에 연결된 제 3 금속배선(129)으로 구성된다.12 is a plan view of a high voltage transistor of a flash memory device according to a sixth embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 2 접합부(123)는 게이트(121)로부터 굴곡 형태이다. 제 1 및 제 2 접합부(122 및 123)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, the
제 1 메탈 콘택(124)은 게이트(121)로부터 약 0.6㎛ 이격된 거리에 형성한다. 제 2 메탈 콘택(125)은 게이트(121)로부터 서로 다른 거리에 적어도 1개 이상 형성하되, 게이트(121)로부터 0.6㎛이상 이격된 거리, 바람직하게는 0.6 내지 10.0㎛ 범위에 형성한다.The
한편, 도 12에 도시된 제 6 실시예에 따른 고전압 트랜지스터는 제 1 접합부(122)와 제 2 접합부(123)가 서로 다른 비대칭 구조이며, 접합 저항도 서로 다른 비대칭 구조이다. 제 6 실시예에 따른 고전압 트랜지스터는 제 1 접합부(122)의 접합 저항은 고정이고, 제 2 금속배선(128)을 제 2 메탈 콘택들(125)에 어떻게 연결시키는 가에 따라 제 2 접합부(123)의 접합 저항을 조절할 수 있다.Meanwhile, in the high voltage transistor according to the sixth embodiment illustrated in FIG. 12, the
상기와 같이 본 발명의 제 5 및 제 6 실시예에 따라 고전압 트랜지스터를 구성하면, 접합부를 굴곡 형태로 하여 공간 효율을 높이면서 게이트와 메탈 콘택 사이의 거리를 멀리 떨어지게 할 수 있어, 접합 저항을 증가시킬 수 있으므로, 메탈 콘택에 20V의 전압이 가해지더라도 접합 저항에 의해 채널 영역에 도달하는 전압이 드롭(drop)되어, 상대적으로 GIDL에 의한 홀 생성이 줄어들게 되며, 이로 인하여 홀 트랩에 의한 기판 전압 증가는 감소하여 바이폴라 액션이 일어나지 않게 된다. 따라서 본 발명의 제 5 및 제 6 실시예에 따른 고전압 트랜지스터는 상기한 바와 같이 액티브 접합 저항을 크게 하므로, 스냅백 니 전압을 높이는 효과가 있으며, 접합부를 굴곡 형태로 하여 공간 효율을 높일 수 있어 고집적화에 유리하다.As described above, when the high voltage transistors are configured according to the fifth and sixth embodiments of the present invention, the junction portion may be bent to increase the space efficiency while increasing the space efficiency, thereby increasing the junction resistance. Therefore, even if a voltage of 20V is applied to the metal contact, the voltage reaching the channel region is dropped by the junction resistance, thereby reducing the generation of holes due to GIDL, thereby increasing the substrate voltage due to the hole trap. Decreases so that no bipolar action takes place. Therefore, the high voltage transistors according to the fifth and sixth embodiments of the present invention increase the active junction resistance as described above, thereby increasing the snapback knee voltage, and increasing the space efficiency by forming the junction in a bent form. It is advantageous to
도 13은 본 발명의 제 7 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(131), 게이트(131)의 일측에서 게이트(131) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(132), 게이트(131)의 다른측에서 게이트(131) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 2 접합부(133), 제 1 접합부(132)에 연결되며 게이트(131)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(134), 제 2 접합부(133)에 연결되며 게이트(131)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(135), 게이트(131)의 일단부와 연결된 제 3 메탈 콘택(136), 제 1 메탈 콘택(134)에 연결된 제 1 금속배선(137), 제 2 메탈 콘택(135)에 연결된 제 2 금속배선(138) 및 제 3 메탈 콘택(136)에 연결된 제 3 금속배선(139)으로 구성된다.13 is a plan view of a high voltage transistor of a flash memory device according to a seventh embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 1 및 제 2 접합부(132 및 133)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, if either one of the first and
제 1 및 제 2 메탈 콘택(134 및 135) 각각은 게이트(131)로부터 0.6㎛ 이상 이격된 거리에 형성하되, 제 1 및 제 2 메탈 콘택(134 및 135)의 위치를 비대칭으로 배열하여 스냅백 니 전압을 높이는 효과를 얻는다.Each of the first and
도 14는 본 발명의 제 8 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터의 평면도이다. 고전압 트랜지스터는 게이트(141), 게이트(141)의 일측에서 게이트(141) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 1 접합부(142), 게이트(141)의 다른측에서 게이트(141) 밑부분의 채널 영역의 폭과 동일한 액티브 폭으로 형성된 제 2 접합부(143), 제 1 접합부(142)에 연결되며 게이트(141)로부터 일정 거리 이격되어 형성된 제 1 메탈 콘택(144), 제 2 접합부(143)에 연결되며 게이트(141)로부터 일정 거리 이격되어 형성된 제 2 메탈 콘택(145), 게이트(141)의 일단부와 연결된 제 3 메탈 콘택(146), 제 1 메탈 콘택(144)에 연결된 제 1 금속배선(147), 제 2 메탈 콘택(145)에 연결된 제 2 금속배선(148) 및 제 3 메탈 콘택(146)에 연결된 제 3 금속배선(149)으로 구성된다.14 is a plan view of a high voltage transistor of a flash memory device according to an eighth embodiment of the present invention. The high voltage transistor includes a
상기에서, 제 1 및 제 2 접합부(142 및 143)중 어느 하나가 소오스라면 나머지 하나는 드레인이다.In the above, if one of the first and
제 2 메탈 콘택(145)은 게이트(141)로부터 0.6㎛ 이상 이격된 거리에 형성하고, 제 1 메탈 콘택(144)은 제 2 메탈 콘택(145)이 게이트(141)와 이루는 이격 거리보다 더 멀리 떨어진 곳에 형성하여 제 1 및 제 2 메탈 콘택(144 및 145)을 비대칭으로 배열하므로 스냅백 니 전압을 높이는 효과를 얻는다.
The
상술한 바와 같이, 본 발명은 접합부의 액티브 폭을 채널 폭보다 좁게 하거나, 접합부를 굴곡지게 형성하여 접합 저항을 증가 시켜 스냅백 니 전압을 향상시킬 수 있으며, 접합부를 굴곡지게 하여 공간을 효율적으로 이용할 수 있으며, 게이트로부터 서로 다른 위치에 메탈 콘택들을 형성하고 금속배선을 통해 접합 저항을 자유로이 조절할 수 있어 고전압 트랜지스터를 다양하게 구현할 수 있다. 따라서, 본 발명은 소자의 신뢰성 및 특성을 향상시킬 수 있을 뿐만 아니라, 고집적화를 실현할 수 있다.As described above, the present invention can make the active width of the junction narrower than the channel width, or form the junction to bend to increase the junction resistance to improve the snapback knee voltage, and to make the junction bent to effectively use the space. In addition, metal contacts may be formed at different positions from the gate, and the junction resistance may be freely adjusted through the metal wiring, thereby implementing various high voltage transistors. Therefore, the present invention can not only improve the reliability and characteristics of the device, but also realize high integration.
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