KR100671583B1 - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, wherein a metal material having excellent electrical and stress characteristics is used as a barrier metal layer, and at the same time, a step between a memory cell formed in a cell region and a transistor formed in a peripheral circuit region is minimized. By minimizing the gate height of the memory cell, it is possible to facilitate subsequent processes, to solve the problems caused by the gate being formed high, and to improve the electrical characteristics of the device.
난드플래시, 단차, 다마신, 장벽 금속층, TiSiNNAND flash, step, damascene, barrier metal layer, TiSiN
Description
도 1은 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a barrier metal layer of a semiconductor device in accordance with an embodiment of the present invention.
도 2a 및 도 2b는 TiSiN의 전기적 특성을 설명하기 위한 특성 그래프이다. 2A and 2B are characteristic graphs for explaining the electrical characteristics of TiSiN.
도 3은 본 발명의 반도체 소자에서 플래시 메모리 셀 영역의 레이 아웃도이다. 3 is a layout view of a flash memory cell region in the semiconductor device of the present invention.
도 4 내지 도 21은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.4 to 21 are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 201 : 반도체 기판 102, 104 : 층간 절연막101, 201:
103 : 하부 도전층 105 : 장벽 금속층103 lower
106 : 금속층 202 : 패드 산화막106: metal layer 202: pad oxide film
203 : 패드 질화막 204 : 트렌치203: pad nitride film 204: trench
205 : 라이너 산화막 206 : 소자 분리막205: liner oxide film 206: device isolation film
206a : 돌출부 207 : 게이트 절연막206a: protrusion 207: gate insulating film
208 : 제1 폴리실리콘층 209 : 식각 정지막208: first polysilicon layer 209: etch stop film
210 : 희생 절연막 211 : 유전체막210: sacrificial insulating film 211: dielectric film
212 : 제2 폴리실리콘층 213 : 장벽층212: second polysilicon layer 213: barrier layer
214 : 금속층 215 : 소오스/드레인214: metal layer 215: source / drain
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 메모리 셀과 트랜지스터의 단차를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE
난드 플래시 메모리 소자의 제조 공정에서는 SAFG(Self-Aligned Floating Gate; SAFG) 방식이 적용되고 있다. SAFG 방식은 기판 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성한 후, 소자 분리 영역의 폴리실리콘층 및 터널 산화막을 제거하고 워드라인 방향으로 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성한 다음, 트렌치를 절연물질로 매립하여 소자 분리막을 형성함과 동시에 폴리실리콘층을 패터닝하는 기술이다. In the manufacturing process of the NAND flash memory device, a self-aligned floating gate (SAFG) method is applied. In the SAFG method, a tunnel oxide film and a polysilicon layer are sequentially formed on a substrate, a polysilicon layer and a tunnel oxide film are removed from the device isolation region, and the semiconductor substrate is etched in the word line direction to form a trench in the device isolation region. In addition, the trench is filled with an insulating material to form an isolation layer and simultaneously pattern a polysilicon layer.
이러한 공정이 적용되는 제조 방식의 문제점을 설명하면 다음과 같다. The problem of the manufacturing method to which such a process is applied is as follows.
첫째, SAFG 방식은 워드라인 방향으로는 강점이 있지만, 비트라인 방향으로 는 기존의 RIE 방식을 이용하기 때문에 소자를 축소시키는데 어려움이 있다. 즉, Poly1/ONO/Poly2/WSi/Nitride/Oxynitride 등으로 구성되는 고단차의 적층 구조를 동시에 식각하는 과정에서 디자인 룰이 작은 경우 기존의 식각 기술로 이들을 식각하는데 어려움이 있다.First, although the SAFG method has strengths in the word line direction, the SAFG method uses a conventional RIE method in the bit line direction, which makes it difficult to reduce the device. That is, when the design rules are small in the process of simultaneously etching a high-level stacked structure composed of Poly1 / ONO / Poly2 / WSi / Nitride / Oxynitride, it is difficult to etch them with conventional etching techniques.
둘째, 주변 소자 영역에 트랜지스터를 형성하기 위해서는 자기정렬 플로팅 게이트와 터널 산화막을 제거한 후에 게이트 산화막을 형성하기 위한 산화 공정부터 다시 실시해야 하는 어려움이 있다.Second, in order to form a transistor in the peripheral device region, there is a difficulty in performing an oxidation process for forming a gate oxide film after removing the self-aligned floating gate and the tunnel oxide film.
셋째, 콘트롤 게이트용 폴리실리콘층까지 형성하고 하드 마스크를 이용한 식각 공정으로 콘트롤 게이트용 폴리실리콘층을 식각한 후 자기 정렬 식각 방식으로 하부의 플로팅 게이트용 폴리실리콘층을 식각하는 공정은, 플로팅 게이트를 정렬시킨다는 점에서 장점이 있지만, 여러 종류의 층들을 동시에 식각하면서 부산물(By-Product)에 의한 레시듀(Residue) 발생 및 후세정(Post_Cleaning)을 위한 화학제(Chemical) 선정에 한계가 있다.Third, the process of forming the polysilicon layer for the control gate and etching the polysilicon layer for the control gate by an etching process using a hard mask and then etching the floating polysilicon layer for the lower floating gate by a self-aligned etching method, There is an advantage in that the alignment is performed, but there is a limit in selecting a chemical for generation of residues and post-cleaning by by-product while simultaneously etching various types of layers.
넷째, 기존의 반응성 이온 식각(Reactive Ion Etch; RIE) 방식으로 플로팅 게이트용 폴리실리콘층까지 식각할 경우, 높은 단차에 의해 식각 두께가 증가함에 따라 목표 식각 두께나 식각 종료 시점을 설정하기가 어려워 반도체 기판에 식각 손상이 발생할 수 있을 뿐만 아니라, 게이트 라인 사이의 갭이 깊어져 게이트 라인 사이를 절연 물질로 매립하기가 어려워진다. Fourth, when etching to the floating gate polysilicon layer by the conventional reactive ion etching (RIE) method, it is difficult to set the target etching thickness or the end point of etching as the etching thickness increases due to the high step. In addition to etching damage to the substrate, the gap between the gate lines deepens, making it difficult to fill the gaps between the gate lines with an insulating material.
다섯째, RIE 방식으로 자기 정렬 식각 공정을 실시할 경우, 일반적으로 스페이서 질화막(Space Nitride)을 사용하여 게이트 라인을 보호하고 메탈 콘택(Metal Contact)을 형성(SAC 공정)함에 있어, 산화물(Oxide)과 질화물(Nitride)간의 높은 선택비를 갖는 식각 기술이 필요하다.Fifth, when performing the self-aligned etching process by the RIE method, in general, a spacer nitride layer (Space Nitride) is used to protect the gate line and form a metal contact (SAC process). There is a need for an etching technique with a high selectivity between nitrides.
여섯째, SAC 공정을 적용하면 스페이서 질화막 두께에 의한 메탈 콘택 저면의 면적이 감소하여 목표치까지 저항을 낮추는데 어려움이 있다. Sixth, if the SAC process is applied, the area of the bottom surface of the metal contact due to the thickness of the spacer nitride film is reduced, which makes it difficult to lower the resistance to the target value.
일곱 번째, 메모리 셀과 주변회로 영역에 형성되는 트랜지스터의 구조 및 높이 차이에 의하여 주변 회로 영역에는 상대적으로 층간 절연막이 두껍게 형성되기 때문에, 콘택홀을 형성하는 과정에서 주변 회로 영역에는 층간 절연막이 잔류하여 콘택홀이 형성되지 않는 문제점이 발생된다. Seventh, since the interlayer insulating film is formed relatively thick in the peripheral circuit area due to the structure and height difference of the transistors formed in the memory cell and the peripheral circuit area, the interlayer insulating film remains in the peripheral circuit area during the formation of the contact hole. There is a problem that the contact hole is not formed.
이에 대하여, 본 발명이 제시하는 반도체 소자 및 그 제조 방법은, 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다.
In contrast, the semiconductor device and the method of manufacturing the same of the present invention use a metal material having excellent electrical and stress characteristics as a barrier metal layer, and at the same time, a step between a memory cell formed in a cell region and a transistor formed in a peripheral circuit region. By minimizing the gate height and minimizing the gate height of the memory cell, it facilitates subsequent processes, solves the problems caused by the high gate, and improves the electrical characteristics of the device.
본 발명의 실시예에 따른 반도체 소자는 전체 구조 상에 형성되며 다마신 패턴이 형성된 층간 절연막과, 다마신 패턴에 형성된 금속층, 및 금속층 및 층간 절연막 사이에 형성되며, TiSiN으로 이루어진 장벽 금속층을 포함한다. The semiconductor device according to the embodiment of the present invention includes an interlayer insulating film formed on the entire structure and having a damascene pattern, a metal layer formed on the damascene pattern, and a barrier metal layer formed of TiSiN and formed between the metal layer and the interlayer insulating film. .
상기에서, TiSiN의 질소 함유율은 25% 내지 35%로 설정하는 것이 바람직하다. In the above, the nitrogen content of TiSiN is preferably set to 25% to 35%.
본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판의 소자 분리 영역에 형성되며 상부가 반도체 기판보다 높게 돌출된 소자 분리막과, 소자 분리막의 돌출부 사이의 반도체 기판 상에 형성된 게이트 절연막과, 소자 분리막의 돌출부 사이의 게이트 절연막 상에 형성되는 실린더 구조의 형태의 제1 폴리실리콘층과, 제 1 폴리실리콘층의 오목한 부분 상부에 실린더 구조로 형성된 내벽에 형성된 제2 폴리실리콘층과, 제2 폴리실리콘층의 내부에 형성된 금속층, 및 제1 폴리실리콘층 가장자리의 반도체 기판 상에 형성된 소오스/드레인을 포함한다. In an embodiment, a semiconductor device may include a device isolation layer formed in a device isolation region of a semiconductor substrate and having an upper portion protruding higher than a semiconductor substrate, a gate insulating film formed on the semiconductor substrate between the protrusions of the device isolation layer, The first polysilicon layer in the form of a cylinder structure formed on the gate insulating film between the protrusions, the second polysilicon layer formed on the inner wall formed in the cylinder structure on the concave portion of the first polysilicon layer, and the second polysilicon layer A metal layer formed in the interior thereof, and a source / drain formed on the semiconductor substrate at the edge of the first polysilicon layer.
상기에서, 플래시 메모리의 경우, 제1 폴리실리콘층 및 제2 폴리실리콘층 사이에는 유전체막을 더 형성될 수 있다. 이때, 유전체막은 제2 폴리실리콘층의 외벽 전체에 형성될 수 있다. In the above, in the case of a flash memory, a dielectric film may be further formed between the first polysilicon layer and the second polysilicon layer. In this case, the dielectric film may be formed on the entire outer wall of the second polysilicon layer.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 활성 영역 상에서 플로팅 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계와, 플로팅 게이트 영역의 반도체 기판 상에 절연막 패턴 및 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계 와, 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역이 정의된 희생 절연막을 형성하는 단계와, 희생 절연막을 포함한 전체 구조 상에 유전체막, 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 유전체막, 제2 폴리실리콘층 및 금속층을 희생 절연막 사이의 공간에만 잔류시키는 단계와, 희생 절연막 및 절연막 패턴을 제거하는 단계, 및 제1 폴리실리콘층 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, an insulating material pattern is formed in which a floating gate region is defined in an opening shape on an active region, while forming a device isolation layer having an upper portion protruding from the device isolation region of a semiconductor substrate. Forming a stacked structure of a gate insulating film and a first polysilicon layer separated by an insulating film pattern and a protrusion of the device isolation film on the semiconductor substrate in the floating gate region; and over the entire structure including the first polysilicon layer. Forming a sacrificial insulating film having a word line region defined thereon; sequentially forming a dielectric film, a second polysilicon layer, and a metal layer on the entire structure including the sacrificial insulating film; and a dielectric film, a second polysilicon layer, and a metal layer. Remaining only in the space between the sacrificial insulating film, and removing the sacrificial insulating film and the insulating film pattern The system, and to a semiconductor substrate of a first polysilicon layer edge and forming a source / drain.
상기에서, 소자 분리막 및 절연막 패턴을 형성하는 단계는, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 비트라인 방향으로 소자 분리 영역의 패드 질화막 및 패드 산화막을 식각하는 단계와, 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 패드 질화막 및 패드 산화막을 워드라인 방향으로 식각하여 플로팅 게이트가 형성될 영역에만 패드 질화막을 잔류시키는 단계와, 패드 질화막 사이의 공간과 트렌치를 절연물질로 매립하여 소자 분리막 및 절연막 패턴을 형성하는 단계, 및 패드 질화막 및 패드 산화막을 제거하여 플로팅 게이트가 형성될 영역을 노출시키는 단계를 포함한다. The forming of the isolation layer and the insulating layer pattern may include forming a pad oxide layer and a pad nitride layer on the semiconductor substrate, etching the pad nitride layer and the pad oxide layer in the isolation region in the bit line direction, and separating the device. Forming a trench in the semiconductor substrate in the region, etching the pad nitride film and the pad oxide film in the word line direction, and leaving the pad nitride film only in the region where the floating gate is to be formed; Forming a device isolation layer and an insulating layer pattern by burying the same; and removing the pad nitride layer and the pad oxide layer to expose a region where a floating gate is to be formed.
한편, 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함할 수 있다. Meanwhile, after forming the trench, the method may further include performing an oxidation process to mitigate etching damage generated on the sidewalls and the bottom of the trench.
패드 질화막 및 패드 산화막을 제거한 후, 플로팅 게이트가 형성될 영역을 넓히기 위하여 반도체 기판 상부로 돌출된 부분의 소자 분리막과 절연막 패턴을 식각하는 단계를 더 포함할 수 있다. 이때, 소자 분리막의 돌출된 부분과 절연막 패턴은 습식 식각 공정으로 식각할 수 있다.After removing the pad nitride layer and the pad oxide layer, the method may further include etching the device isolation layer and the insulating layer pattern of the portion protruding over the semiconductor substrate to widen the region where the floating gate is to be formed. In this case, the protruding portion of the device isolation layer and the insulating layer pattern may be etched by a wet etching process.
희생 절연막을 형성하기 전에, 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함할 수 있으며, 이 경우 식각 정지막은 희생 절연막과 동일한 패턴으로 식각된다. Before forming the sacrificial insulating film, the method may further include forming an etch stop film on the entire structure including the first polysilicon layer, in which case the etch stop film is etched in the same pattern as the sacrificial insulating film.
유전체막을 형성하기 전에 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층을 식각하여 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함할 수 있다. The method may further include forming the first polysilicon layer in a cylindrical structure by etching the first polysilicon layer in an etching process using the sacrificial insulating layer as an etching mask before forming the dielectric layer.
금속층은 텅스텐으로 형성할 수 있다. 한편, 금속층을 형성하기 전에, 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다. 이러한 장벽 금속층은 TiSiN으로 형성할 수 있다. 이때, TiSiN의 N2 함유율은 25% 내지 35%로 설정되는 것이 바람직하다. 그리고, 장벽 금속층과 금속층은 동일한 챔버 내에서 연속적으로 형성하는 것이 바람직하다. The metal layer may be formed of tungsten. Meanwhile, before forming the metal layer, the method may further include forming a barrier metal layer on the entire structure including the second polysilicon layer. This barrier metal layer may be formed of TiSiN. At this time, the N 2 content of TiSiN is preferably set to 25% to 35%. The barrier metal layer and the metal layer are preferably formed continuously in the same chamber.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 셀 영역에서는 플로팅 게이트 영역이 개구부 형태로 정의되고 주변 회로 영역에서는 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계와, 플로팅 게이트 영역 및 게이트 영역의 반도체 기판 상에 절연막 패턴 및 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계와, 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역 및 게이트 영역이 정의된 희생 절연막을 형성하는 단계와, 희생 절연막을 포함한 셀 영역 상에 유전체막을 형성하는 단계와, 희생 절연막을 포함한 전체 구조 상에 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 유전체막, 제2 폴리실리콘층 및 금속층을 희생 절연막 사이의 공간에만 잔류시키는 단계와, 희생 절연막 및 절연막 패턴을 제거하는 단계, 및 제1 폴리실리콘층 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.In the method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention, an insulating material is formed in the device isolation region of the semiconductor substrate with an insulating material, and in the cell region, the floating gate region is defined as an opening and in the peripheral circuit region. Forming an insulating layer pattern in which the gate region is defined as an opening, and forming a stacked structure of the gate insulating layer and the first polysilicon layer separated by the insulating layer pattern and the protrusion of the device isolation layer on the floating gate region and the semiconductor substrate of the gate region. Forming a sacrificial insulating film having a word line region and a gate region defined on the entire structure including the first polysilicon layer; forming a dielectric film on a cell region including the sacrificial insulating film; Sequentially the second polysilicon layer and the metal layer on the entire structure including Forming a dielectric layer, leaving the dielectric film, the second polysilicon layer and the metal layer only in the space between the sacrificial insulating films, removing the sacrificial insulating film and the insulating film pattern, and removing the source / silicon layer on the semiconductor substrate at the edge of the first polysilicon layer. Forming a drain.
상기에서, 소자 분리막 및 절연막 패턴을 형성하는 단계는, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 소자 분리 영역의 패드 질화막 및 패드 산화막을 식각하는 단계와, 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 셀 영역 중 플로팅 게이트 영역과 주변회로 영역 중 게이트 영역의 패드 질화막을 제거하는 단계와, 패드 질화막 사이의 공간과 트렌치를 절연물질로 매립하여 소자 분리막 및 절연막 패턴을 형성하는 단계, 및 패드 질화막 및 패드 산화막을 제거하여 플로팅 게이트 영역과 게이트 영역을 노출시키는 단계를 포함한다. The forming of the device isolation film and the insulating film pattern may include forming a pad oxide film and a pad nitride film on the semiconductor substrate, etching the pad nitride film and the pad oxide film in the device isolation region, and the semiconductor substrate in the device isolation region. Forming a trench in the cell region, removing the pad nitride film of the gate region of the floating gate region and the peripheral circuit region of the cell region, and filling the space between the pad nitride film and the trench with an insulating material to form an isolation layer and an insulating film pattern And removing the pad nitride film and the pad oxide film to expose the floating gate region and the gate region.
한편, 게이트 절연막은 셀 영역과 주변 회로 영역에 서로 다른 두께로 형성된다. On the other hand, the gate insulating film is formed in different thicknesses in the cell region and the peripheral circuit region.
트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함할 수 있다.After forming the trench, the method may further include performing an oxidation process to mitigate etching damage generated on the sidewalls and the bottom of the trench.
패드 질화막 및 패드 산화막을 제거한 후, 플로팅 게이트가 형성될 영역을 넓히기 위하여 소자 분리막의 돌출된 부분과 절연막 패턴을 식각하는 단계를 더 포 함할 수 있다. 이때, 소자 분리막의 돌출된 부분과 절연막 패턴은 습식 식각 공정으로 식각할 수 있다. After removing the pad nitride layer and the pad oxide layer, the method may further include etching the protruding portion of the device isolation layer and the insulating layer pattern to widen the region where the floating gate is to be formed. In this case, the protruding portion of the device isolation layer and the insulating layer pattern may be etched by a wet etching process.
희생 절연막을 형성하기 전에, 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함할 수 있으며, 이 경우 식각 정지막은 희생 절연막과 동일한 패턴으로 식각된다. Before forming the sacrificial insulating film, the method may further include forming an etch stop film on the entire structure including the first polysilicon layer, in which case the etch stop film is etched in the same pattern as the sacrificial insulating film.
유전체막을 형성하기 전에 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 셀 영역의 제1 폴리실리콘층을 식각하여 셀 영역의 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함할 수 있다. The method may further include etching the first polysilicon layer in the cell region to form a cylindrical structure by etching the first polysilicon layer in the cell region before forming the dielectric layer.
금속층은 텅스텐으로 형성할 수 있다. 한편, 금속층을 형성하기 전에, 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다. 이러한 장벽 금속층은 TiSiN으로 형성할 수 있다. 이때, TiSiN의 N2 함유율은 25% 내지 35%로 설정되는 것이 바람직하다. 그리고, 장벽 금속층과 금속층은 동일한 챔버 내에서 연속적으로 형성하는 것이 바람직하다. The metal layer may be formed of tungsten. Meanwhile, before forming the metal layer, the method may further include forming a barrier metal layer on the entire structure including the second polysilicon layer. This barrier metal layer may be formed of TiSiN. At this time, the N 2 content of TiSiN is preferably set to 25% to 35%. The barrier metal layer and the metal layer are preferably formed continuously in the same chamber.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1은 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a barrier metal layer of a semiconductor device in accordance with an embodiment of the present invention.
도 1을 참조하면, 일반적으로 하부 도전층(103)이 형성된 반도체 기판(101) 상에는 층간 절연막(104)이 형성되며, 층간 절연막(104)에는 트렌치나 비아홀과 같은 다마신 패턴(104a)이 형성된다. 하부 도전층(103)은 폴리실리콘으로 형성되거나, 일반 금속 물질로 형성될 수 있다. 여기서 미설명된 도면부호 102는 하부 층간 절연막이다. Referring to FIG. 1, an
다마신 패턴(104a)에는 하부 도전층(103)을 주변 요소들(도시되지 않음)과 연결하기 위하여 금속층(106)을 형성한다. 이때, 금속층(106)은 주로 텅스텐으로 형성한다. 하지만, 구리나 알루미늄으로 금속층(106)을 형성할 수도 있다. A
한편, 금속층(106)의 금속 성분이 층간 절연막(104)으로 확산되어 전기적 특성이 저하되는 것을 방지하기 위하여, 금속층(106)과 층간 절연막(104) 사이에는 장벽 금속층(105)을 형성한다. Meanwhile, a
일반적으로, 장벽 금속층(105)은 Ti/TiN의 적층 구조로 형성하는데, 본 발명에서는 TiSiN으로 형성한다. 이 중에서도, TiSiN은 Ti/TiN의 적층 구조보다 전기적인 특성이나 스트레스에 관한 특성이 우수한 물질로써, 질소 함유율을 조절하여 TiSiN막의 비저항 특성 및 스트레스 특성을 조절할 수 있다. In general, the
도 2a 및 도 2b는 TiSiN의 전기적 특성을 설명하기 위한 특성 그래프이다. 2A and 2B are characteristic graphs for explaining the electrical characteristics of TiSiN.
도 2a를 참조하면, TiSiN막에서 질소 함유율이 적을수록 비저항이 낮아지는 것을 알 수 있다. Referring to FIG. 2A, it can be seen that the resistivity decreases as the nitrogen content in the TiSiN film decreases.
한편, 도 2b를 참조하면, TiSiN막에서 질소 함유율이 약 30% 정도일 때 스트레스가 가장 적은 것을 알 수 있으며, 30%를 전후로 스트레스 특성이 급격히 열악해지는 것을 알 수 있다. On the other hand, referring to Figure 2b, it can be seen that the stress is the least when the nitrogen content of about 30% in the TiSiN film, and the stress characteristics deteriorate rapidly around 30%.
상기의 특성에 따라, 비저항 특성을 우선으로 고려하는 경우에는 질소 함유율을 최소화하고, 스트레스 특성을 우선으로 고려하는 경우에는 질소 함유율을 약 30%로 설정하는 것이 바람직하다. 비저항 특성과 스트레스 특성을 동시에 고려하는 경우에는, 질소 함유율을 25% 내지 35%로 설정하는 것이 바람직하다. According to the above characteristics, it is preferable to minimize the nitrogen content when considering the resistivity characteristics first, and to set the nitrogen content to about 30% when considering the stress characteristics first. In the case where the specific resistance characteristic and the stress characteristic are considered at the same time, the nitrogen content is preferably set to 25% to 35%.
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이렇듯, 본 발명은 장벽 금속층(105)을 TiSiN으로 형성함으로써, Ti/TiN의 적층 구조로 이루어진 종래의 장벽 금속층보다 우수한 전기적 특성을 얻을 수 있다. As described above, according to the present invention, the
이하, 상기의 장벽 금속층이 적용되는 플래시 메모리 소자의 제조 방법을 설 명하기로 한다. Hereinafter, a method of manufacturing a flash memory device to which the barrier metal layer is applied will be described.
도 3은 본 발명의 반도체 소자에서 플래시 메모리 셀 영역의 레이 아웃도이다. 3 is a layout view of a flash memory cell region in the semiconductor device of the present invention.
도 4 내지 도 22는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.4 to 22 are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 4를 참조하면, 반도체 기판(201) 상에 패드 산화막(201)과 패드 질화막(202)을 순차적으로 형성한다. 여기서, 패드 질화막(202)의 두께는 후속 공정에서 형성될 소자 분리막이 반도체 기판(201)보다 높게 돌출되는 정도를 결정하므로, 이를 고려하여 패드 질화막(203)의 두께를 결정하는 것이 바람직하다. 예를 들면, 패드 질화막(202)은 500Å 내지 1500Å의 두께로 형성할 수 있다. Referring to FIG. 4, a
도 5를 참조하면, 패드 질화막(203) 및 패드 산화막(202)을 패터닝하여 소자 분리막이 형성될 소자 분리 영역의 반도체 기판(201)을 노출시킨다. 이때, 셀 영역에서는 패드 질화막(203)이 비트라인 방향으로 패터닝된다. 패드 질화막(203)을 패터닝한 후, 노출된 반도체 기판(201)을 식각하여 트렌치(204)를 형성한다. 이로써, 셀 영역과 주변회로 영역의 소자 분리 영역에는 트렌치(204)가 형성된다. Referring to FIG. 5, the
이어서, 패드 질화막(203)을 다시 한번 패터닝한다. 즉, 도 6에서와 같이, 셀 영역에서 패드 질화막(203)이 워드라인 방향으로도 패터닝되도록 패드 질화막(203)을 2차 식각한다. 이때, 주변회로 영역에서는 트랜지스터의 게이트 영역이 개구 형태로 정의되도록 패드 질화막(203)을 식각한다. 이때, 패드 산화막(202)도 함 께 식각할 수 있다. 이로써, 셀 영역의 패드 질화막(203)은 워드라인 방향(A-A')과 비트라인 방향(B-B')으로 모두 패터닝되며, 셀 영역에서는 패드 질화막(203)이 워드라인 방향으로 한번 더 식각되면서 반도체 기판(201)이 일부 노출된다. Subsequently, the
상기에서, 셀 영역의 패드 질화막(203)을 워드라인 방향(A-A')으로 다시 한번 패터닝하는 것은, 셀 영역에서 플로팅 게이트용 폴리실리콘층이 형성될 영역을 정의하기 위한 것이다. 즉, 셀 영역에서 패드 질화막(203)이 잔류하는 영역이 플래시 메모리의 플로팅 게이트가 형성될 영역으로 정의된다. 한편, 주변회로 영역에서는 패드 질화막(203)이 잔류하는 영역이 트랜지스터의 게이트용 폴리실리콘층이 형성될 영역으로 정의된다.In the above, the patterning of the
도 7을 참조하면, 트렌치(204)를 형성하기 위한 식각 공정 시 발생된 식각 손상을 보상하기 위하여 트렌치(204)의 측벽을 산화시켜 라이너 산화막(205)을 형성한다. 이로 인해, 트렌치(204)의 측벽 및 저면에 발생된 손상층이 라이너 산화막(205)으로 형성되면서 손상층이 제거되며, 라이너 산화막(205)은 소자 분리막의 일부가 된다. Referring to FIG. 7, the sidewalls of the
도 8을 참조하면, 트렌치(204)를 절연 물질로 매립하여 소자 분리막(206)을 형성한다. 이때, 소자 분리막(206)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)로 트렌치(204)를 매립하여 형성할 수 있다. 그리고, 패드 질화막(203) 상부에 증착된 절연 물질은 화학적 기계적 연마 공정으로 제거할 수 있으며, 연마제로 HSS(High Selective Slurry)를 사용할 수 있다. Referring to FIG. 8, the
한편, 셀 영역에서는, 도 9에서와 같이, 패드 질화막(203)이 비트라인 방향 (B-B')으로도 패터닝된 상태에서 트렌치(204)가 절연물질로 매립되기 때문에, 비트라인 방향(B-B')으로는 패드 질화막(203) 사이의 공간도 소자 분리막용 절연 물질(206)로 매립된다. 이렇게, 패드 질화막(203) 사이의 공간에 매립된 소자 분리막용 절연 물질(206)은 후속 공정에서 플로팅 게이트가 형성될 영역을 정의하기 위한 절연막 패턴이 된다. Meanwhile, in the cell region, as in FIG. 9, since the
도 10을 참조하면, 패드 질화막(도 8 및 도 9의 203)을 제거한다. 패드 질화막(도 8 및 도 9의 203)이 제거되면서, 소자 분리막(206)은 상부(206a)가 반도체 기판(201)보다 높게 돌출된 형태로 잔류된다. 그리고, 셀 영역에서 비트 라인 방향으로 반도체 기판(201) 상에 절연 물질층(도 9의 206)이 잔류되며, 이는 플로팅 게이트 영역이 개구 형태로 정의된 절연막 패턴 형태로 잔류된다. Referring to FIG. 10, the
주변 회로 영역에서도 동일하게 적용된다. 즉, 도시되어 있지는 않지만, 주변회로 영역의 활성 영역 상에도 절연 물질층이 잔류되며, 트랜지스터의 게이트 영역이 개구 형태로 정의된 절연막 패턴의 형태로 잔류된다. The same applies to the peripheral circuit area. That is, although not shown, the insulating material layer remains on the active region of the peripheral circuit region, and the gate region of the transistor remains in the form of an insulating layer pattern defined in the opening form.
도 11을 참조하면, 반도체 기판(201)보다 높게 돌출된 소자 분리막(206)의 돌출부(206a)를 소정의 두께만큼 식각한다. 소자 분리막(206)의 돌출부(206a)는 습식 식각 공정으로 식각할 수 있으며, 습식 식각 공정 시 불산 계열을 용액을 식각액으로 사용할 수 있다. Referring to FIG. 11, the
이로써, 소자 분리막(206)의 돌출부(206a) 폭이 좁아지고 높이도 낮아진다. 이때, 도 12에서와 같이, 셀 영역에서 비트라인 방향(B-B')으로 잔류하는 절연 물질(206)의 폭도 좁아지고 높이도 낮아진다. 이렇게, 소자 분리막(206)의 돌출부 (206a) 폭이 좁아져 인접한 돌출부(206a)와의 간격이 넓어지면서 플로팅 게이트용 폴리실리콘층이 형성될 면적이 증가된다. As a result, the width of the
한편, 소자 분리막(206)의 돌출부(206a)를 식각하는 과정에서 반도체 기판(201) 상에 잔류하던 패드 산화막(도 11의 202)도 함께 제거된다. Meanwhile, the pad oxide film (202 of FIG. 11) remaining on the
도 13을 참조하면, 돌출부(206a) 사이의 반도체 기판(201) 상에 게이트 절연막(207) 및 제1 폴리실리콘층(208)을 순차적으로 형성한다. 좀 더 구체적으로 설명하면, 돌출부(206a) 사이의 반도체 기판(201) 상에 게이트 절연막(207)을 형성한다. 그리고, 돌출부(206a) 사이의 공간이 완전히 매립되도록 전체 구조 상에 폴리실리콘층을 형성한 후, 화학적 기계적 연마 공정으로 패드 질화막(203) 상부의 폴리실리콘층을 제거하여 돌출부(206a) 사이의 공간에만 제1 폴리실리콘층(208)을 잔류시킨다. Referring to FIG. 13, a
여기서, 셀 영역에 형성되는 게이트 절연막(207)은 플래시 메모리 셀의 터널 산화막이 되고, 주변회로 영역에 형성되는 게이트 절연막(207)은 트랜지스터의 게이트 산화막이 된다. 터널 산화막과 게이트 산화막은 두께가 상이하므로, 서로 다른 공정으로 형성하는 것이 바람직하다. 이렇게 터널 산화막과 게이트 산화막을 서로 다른 공정으로 형성하는 방법은 이미 널리 공지된 기술이므로 자세한 설명은 생략하기로 한다. Here, the
한편, 도 14에서와 같이, 셀 영역의 제1 폴리실리콘층(208)은 소자 분리막(206)의 돌출부(206a)와 반도체 기판(201) 상에 잔류하는 절연 물질(206)에 의해 워드라인 방향뿐만 아니라 비트라인 방향(B-B')으로도 동시에 격리된다. 따라서, 더 이상의 패터닝 공정 없이도 제1 폴리실리콘층(208)을 플로팅 게이트로 사용할 수 있다. On the other hand, as shown in FIG. 14, the
뿐만 아니라, 제1 폴리실리콘층(208)은 가장가리가 소자 분리막(206)과 중첩되도록 형성되며 비트라인 방향(B-B')으로도 보다 좁은 간격으로 형성되기 때문에, 제1 폴리실리콘층(208)의 면적을 극대화할 수 있다. In addition, since the
상기의 방법을 통해, 소자 분리 영역에는 소자 분리막(206)을 형성하면서, 워드라인 방향(A-A')과 비트라인 방향(B-B')으로 동시에 격리된 제1 폴리실리콘층(208)을 반도체 기판(201) 상에 형성할 수 있다. 이러한 방법을 SAFG(Self Aligned Floating Gate) 공정이라 한다. Through the above method, the
여기서, 셀 영역에 형성되는 제1 폴리실리콘층(208)은 플래시 메모리 셀의 플로팅 게이트를 형성하기 위한 것이고, 주변회로 영역에 형성되는 제1 폴리실리콘층(208)은 트랜지스터의 게이트를 형성하기 위한 것이다. Here, the
도 15를 참조하면, 제1 폴리실리콘층(208)을 포함한 전체 구조 상에 식각 정지막(209) 및 희생 절연막(210)을 순차적으로 형성한다. 여기서, 희생 절연막(210)은 후속 공정에서 형성될 제2 폴리실리콘층이 형성될 영역을 정의하기 위한 것이다. 그리고, 희생 절연막(210)의 두께에 따라 후속 공정에서 형성될 제2 폴리실리콘층의 두께가 결정되므로, 이를 고려하여 희생 절연막(210)의 두께를 결정하는 것이 바람직하다. Referring to FIG. 15, an
한편, 식각 정지막(209)은 후속 식각 공정 시 하부 요소(예를 들면, 폴리실리콘층)가 식각되는 것을 방지하기 위하여 형성된다. 하지만, 희생 절연막(210) 식 각 시 하부 요소와의 식각 선택비를 조절한다면, 식각 정지막(209)은 생략할 수 있다. Meanwhile, the
이하, 이해를 돕기 위하여 도 3의 레이 아웃도에서 비트라인 방향(B-B')으로 절취단 상태의 단면도로 설명하기로 한다. 따라서, 이후이 도면에서는 소자 분리막이 도시되지 않는다. Hereinafter, for clarity, a cross-sectional view of the cut state in the bit line direction B-B 'will be described in the layout diagram of FIG. 3. Therefore, the device isolation film is not shown hereafter in this figure.
도 16을 참조하면, 게이트 마스크를 이용한 식각 공정으로 희생 절연막(210)을 패터닝한다. 이때, 식각 정지막(209)이 형성된 경우 식각 정지막(209)을 식각 정지층으로 사용하며, 희생 절연막(210)을 식각한 후 식각 정지막(209)을 추가로 식각한다. 이로써, 셀 영역에서는 희생 절연막(210)이 식각된 영역이 콘트롤 게이트가 형성될 영역으로 정의된다. Referring to FIG. 16, the sacrificial insulating
도 17을 참조하면, 희생 절연막(210)을 식각 마스크로 사용하는 식각 공정으로 셀 영역에서 제1 폴리실리콘층(208)의 노출된 부분을 소정의 두께만큼 식각한다. 이로써, 셀 영역의 제1 폴리실리콘층(208)은 '凹'형태로 형성되며, 표면적이 증가하여 플래시 메모리 셀의 커플링 비를 증가시킬 수 있다. Referring to FIG. 17, an exposed portion of the
이러한 공정은 셀 영역에만 실시할 수 있으며, 주변 회로 영역에도 동시에 실시할 수 있다. This process can be performed only in the cell region, and can also be performed simultaneously in the peripheral circuit region.
도 18을 참조하면, 셀 영역에 유전체막(211)을 형성한다. 여기서, 주변회로 영역에도 유전체막(211)을 형성하면, 후속 공정에서 형성될 폴리실리콘층과 제1 폴리실리콘층(208)이 전기적으로 격리되어 플래시 메모리 셀과 동일한 구조가 된다. 따라서, 주변회로 영역에서는 후속 공정에서 형성될 폴리실리콘층과 제1 폴리실리 콘층(208)이 전기적으로 연결될 수 있도록, 유전체막(211)을 셀 영역에만 형성한다. Referring to FIG. 18, a
이러한 유전체막(211)은 ONO(Oxide-Nitride-Oxide) 구조로 형성할 수 있다. The
도 19를 참조하면, 셀 영역과 주변회로 영역의 전체 구조 상에 콘트롤 게이트용 제2 폴리실리콘층(212)을 형성한 후, 그 상부에는 금속층(214)을 형성한다. Referring to FIG. 19, after forming the
상기에서, 제2 폴리실리콘층(212)은 희생 절연막(210) 사이의 공간이 완전히 매립되지 않고 희생 절연막(210)에 의한 단차를 유지하면서 오목한 형태로 형성될 수 있을 정도의 두께로 형성하는 것이 바람직하며, 예들 들어 300Å 내지 1000Å으로 형성할 수 있다. In the above description, the
한편, 셀 영역에서는 제2 폴리실리콘층(212)이 오목한 구조의 제1 폴리실리콘층(208) 상에 형성되기 때문에, 제1 폴리실리콘층(208)의 내부 측벽에서도 제1 폴리실리콘층(208)과 제2 폴리실리콘층(212)이 중첩되어 플래시 메모리 셀의 전체적인 커플링 비를 증가시킬 수 있다. 그리고, 주변 회로 영역에서는 유전체막(211)이 형성되지 않은 상태에서 제2 폴리실리콘층(212)이 형성되기 때문에, 제2 폴리실리콘층(212)과 제1 폴리실리콘층(208)이 직접 접촉된다. 따라서, 제1 폴리실리콘층(208) 및 제2 폴리실리콘층(212)이 트랜지스터의 게이트로 형성된다. Meanwhile, in the cell region, since the
한편, 금속층(214)은 텅스텐으로 형성하는 것이 바람직하며, 이 경우 금속층(214)과 제2 폴리실리콘층(212)의 사이에 장벽층(213)을 형성하는 것이 바람직하다. 장벽층(213)으로는 TiSiN으로 형성하는 것이 바람직하다. On the other hand, the
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장벽층(213)을 TiSiN으로 형성하는 경우에는, 증착 장비에서 공급 가스만을 교체해주면서 TiSiN을 먼저 증착한 후 진공 파괴나 시간의 지연 없이 인-시투로 금속층(214)을 바로 형성할 수 있다. 장벽층(213)을 TiSiN으로 형성하는 경우, 20Å 내지 200Å의 두께로 형성할 수 있으며, 도 2a 및 도 2b에서 설명한 것처럼, N2의 함유율을 조절하여 비저항이나 스트레스 특성을 조절한다. When the
도 20을 참조하면, 희생 절연막(210) 상부의 금속층(214), 장벽층(213) 및 제2 폴리실리콘층(212)을 제거하여 희생 절연막(210) 사이의 공간에만 제2 폴리실리콘층(212), 장벽층(213) 및 금속층(214)을 잔류시킨다. 이러한 공정은 셀 영역의 유전체막(211)이나 주변회로 영역의 희생 절연막(210)에 포함된 절연막의 표면이 노출될 때까지 화학적 기계적 연마 공정으로 금속층(214) 및 장벽층(213) 및 제2 폴리실리콘층(212)을 연마하는 방식으로 진행할 수 있다. Referring to FIG. 20, the
이때, 연마 공정은 금속층(214) 및 장벽층(213) 연마시 제2 폴리실리콘층(212)을 1차 식각 정지막으로 사용하고, 금속층(214) 및 장벽층(213) 연마 후 과도 연마를 실시하여 제2 폴리실리콘층(212)까지 연마하는 방식으로 진행할 수도 있다. 한편, 제2 폴리실리콘층(212) 연마 시 연마 선택비를 최대로 확보하여 금속층(214)에 연마 손실(Dishing 또는 Erosion)이 발생되는 방지하는 것이 바람직하다. At this time, in the polishing process, the
이로써, 셀 영역에서는 금속층(214), 장벽층(213) 및 제2 폴리실리콘층(212)이 희생 절연막(210)에 의해 소정의 패턴으로 격리되며, 이들은 플래시 메모리 셀의 콘트롤 게이트가 된다. 그리고, 주변회로 영역에서는 금속층(214), 장벽층(213), 제2 폴리실리콘층(212) 및 제1 폴리실리콘층(208)이 트랜지스터의 게이트가 된다. As a result, the
도 21을 참조하면, 제1 폴리실리콘층(208) 사이의 반도체 기판(201) 상에 잔류하는 물질들을 모두 제거하고, 노출된 반도체 기판(201)의 활성 영역에 불순물을 주입하여 소오스/드레인(215)을 형성한다. 이때, 주변회로 영역에서도 절연물질에 제거되면서 노출된 반도체 기판(201)에 불순물이 주입되어 트랜지스터의 소오스/드레인이 형성된다. 이로써, 셀 영역에는 플래시 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성된다. Referring to FIG. 21, all materials remaining on the
최종적으로 형성된 플래시 메모리 셀과 트랜지스터를 살펴보면, 단차는 거의 발생되지 않는 것을 알 수 있다. 단지, 유전체막(211)의 두께 차이 정도로만 단차가 발생된다. 만일, 희생 절연막(210) 상부의 유전체막(211)까지 제거한다면, 플래시 메모리 셀과 트랜지스터의 단차를 동일하게 할 수 있다. Looking at the finally formed flash memory cell and transistor, it can be seen that the step is hardly generated. However, the level difference is generated only by the difference in thickness of the
뿐만 아니라, 콘트롤 게이트가 제1 폴리실리콘층(208)의 오목한 부분에 형성되기 때문에 플래시 메모리 셀의 전체적인 높이를 감소시킬 수 있으며, 금속층(214) 역시 제2 폴리실리콘층(212)의 오목한 부분에만 형성되므로 높이를 보다 더 감소시킬 수 있다. 따라서, 후속 공정을 보다 용이하게 할 수 있다. In addition, since the control gate is formed in the concave portion of the
또한, 콘트롤 게이트를 형성하기 위한 패터닝 공정을 식각 공정이 아닌 연마 공정으로만 진행할 뿐만 아니라, 제1 폴리실리콘층(208)은 미리 다 패터닝되어 있기 때문에 금속층(214) 및 제2 폴리실리콘층(212)만 연마하면 된다. 따라서, 패터닝 공정의 식각 부담을 줄이고, 식각 부산물에 의한 레시듀 발생을 억제할 수 있다. In addition, the patterning process for forming the control gate not only proceeds to the polishing process but the etching process, and the
한편, 후속 공정으로 전체 구조 상에 층간 절연막을 형성한 후 콘택홀을 형성하고 전도성 물질을 매립하여 콘택 플러그를 형성하는데, 이러한 공정은 제2 폴리실리콘층(212)의 측벽이 유전체막(211)으로 둘러싸여진 상태에서 실시된다. 따라서, 제2 폴리실리콘층(212)의 측벽에 식각 손상이 발생되거나 제2 폴리실리콘층(212)과 콘택 플러그가 접촉하는 것을 방지할 수 있다. 즉, 본 발명에서는 유전체막(211)이 제2 폴리실리콘층(212)의 절연막 스페이서의 역할까지 한다. In the subsequent process, an interlayer insulating film is formed on the entire structure, and then a contact hole is formed and a conductive material is embedded to form a contact plug. In this process, the sidewall of the
상술한 바와 같이, 본 발명은 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다. As described above, the present invention uses a metal material having excellent electrical and stress characteristics as the barrier metal layer, and minimizes the step difference between the memory cell formed in the cell region and the transistor formed in the peripheral circuit region and the gate height of the memory cell. By minimizing this, it is possible to facilitate the subsequent process, to solve the problems caused by the high gate formation and to improve the electrical characteristics of the device.
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