KR100670460B1 - 플라즈마 디스플레이 패널과 그 제조방법 및 구동 방법 - Google Patents

플라즈마 디스플레이 패널과 그 제조방법 및 구동 방법 Download PDF

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Abstract

본 발명은 방전효율의 증대가 가능한 플라즈마 디스플레이 패널과 그 제조 방법 및 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널은 상부기판 및 하부기판, 상기 상부기판에 형성되는 상부전극, 상기 하부기판에 형성되는 기저부와, 상기 기저부로부터 상기 상부기판 방향으로 신장되는 다수의 신장부를 가지는 하부전극을 구비한다.
Hollow, PDP, 2전극

Description

플라즈마 디스플레이 패널과 그 제조방법 및 구동 방법{Plasma Display Panel, And Fabricating Method Thereof, And Driving Method Using The Same}
도 1은 종래 PDP의 패널구조를 나타낸 도면.
도 2는 본 발명의 제 1 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면.
도 3은 도 2의 하부기판을 제조하기 위한 공정을 간략하게 나타낸 도면.
도 4는 본 발명의 PDP를 구동하기 위한 한 프레임 기간을 나타낸 도면.
도 5는 도 2의 PDP를 구동하기 위한 구동파형의 예를 나타낸 파형도.
도 6은 본 발명의 제 2 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면.
도 7은 본 발명의 제 3 실시예를 나타낸 도면.
도 8은 본 발명의 제 4 실시예에 따른 PDP의 구조를 나타낸 사시도.
도 9는 도 8의 제 4 실시예를 구동하기 위한 구동파형의 예를 나타낸 파형도.
도 10은 본 발명의 제 5 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면.
도 11은 도 10의 PDP를 제조하기 위한 제조방법을 간략하게 나타낸 도면.
도 12는 본 발명의 제 6 실시예에 따른 PDP를 나타낸 도면.
도 13a 및 도 13b는 도 12의 PDP를 제조하기 위한 제조 방법을 간략하게 나타낸 도면.
도 14a 및 도 14b는 도 12의 PDP를 제조하기 위한 다른 제조 방법을 간략하게 나타낸 도면.
도 15는 본 발명의 제 5 및 제 6 실시예의 플라즈마 디스플레이 장치를 구동하기 위한 구동파형의 예를 나타낸 파형도.
<도면의 주요부분에 대한 부호의 설명>
2a, 12a, 32a, 52a, 72a, 92a : 상부기판
2b, 12b, 32b, 52b, 72b, 92b, 112b, 122b : 하부기판
3, 13, 33, 53, 73, 93 : 투명전극
4, 14, 34, 54, 74, 94 : 금속버스전극
5, 15, 35, 55, 75, 95 : 상부유전체층
6, 16, 36, 56, 76, 96 : 보호막
7, 17, 37, 57, 77, 97, 107, 117, 127 : 하부유전체층
9, 19, 39, 58, 78, 98, 108, 118, 128 : 형광체층
20, 105, 115, 125 : 하부전극 물질층
21, 106, 116, 126 : 마스크 패턴
22, 42, 62, 82, 102 : 기저부 23, 43, 44, 63, 83, 103 : 신장부
119, 129 : 격벽제 8 : 격벽
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 방전효율의 증대가 가능한 플라즈마 디스플레이 패널과 그 제조 방법 및 구동방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube : CRT)을 대체하는 많은 평판표시장치(Flat Display Device)들이 개발되고 있다. 이러한 평판표시장치의 대표적인 예로 액정표시장치(Liquid Crystal Display Device : LCD), 일렉트로 루미네센스 표시장치(Electro-Luminescence Display Device : ELD), 전계방출표시장치(Field Emission Display Device : FED) 및 플라즈마 디스플레이 패널(또는 플라즈마 디스플레이 장치, Plasma Display Panel : 이하 "PDP"라 함)을 들 수 있다.
이러한, 평판 표시장치 중 PDP는 플라즈마 방전에 의해 화상을 표시하며, 완전한 디지털 구현이 가능하고, 대화면 구현이 다른 평판표시장치에 비해 상대적으로 용이하다는 장점이 있다.
이와 같은 PDP는 전/후면 케이스의 내부에 수납되는 필터 조립체, 패널, 열전도시트, 프레임, 인쇄회로기판 및 각종 부가장치로 이루어진다.
특히, 패널은 전면기판과 후면기판 사이에 다수의 전극, 유전체층, 형광체층 및 격벽을 형성하여 방전공간을 마련하고, 불활성 가스를 충전한다. 불활성 가스 가 충전된 방전공간에서 전극들에 공급된 구동신호에 의해 방전이 발생하고, 이때 발생된 자외선이 형광체를 여기시켜 가시광선을 방출한다.
도 1은 종래 PDP의 패널구조를 나타낸 도면이다.
도 1을 참조하면, 종래의 PDP는 상부기판(2a), 하부기판(2b)의 사이에 상부전극(Y, Z), 상부유전체층(5), 보호막(6), 하부전극(X), 하부유전체층(7), 격벽(8) 및 형광체층(9)이 형성된다.
종래의 PDP는 상부기판(2a)에 상부전극(Y, Z)이 형성되고, 상부전극(Y, Z)과 상부기판(2a)을 덮도록 상부유전체층(5)이 형성된다. 또한, 상부유전체층(5) 상에는 보호막이 형성된다. 한편, 하부기판(2b)에는 상부전극(Y, Z)과 교차되도록 하부전극(X)이 형성되고, 하부전극(X)과 하부기판(2b)를 덮도록 하부유전체층(7)이 형성된다. 하부유전체층(7) 상에는 격벽(8)과 형광체층(9)이 형성된다.
이러한, 종래의 PDP는 하부전극(X)과 상부전극(Y, Z) 중 한 전극과의 대향방전에 의해 화상을 표시할 방전셀을 선택하고, 상부전극(Y, Z)간의 면방전에 의해 화상을 표시하게 된다. 즉, 하부전극(X)과 상부전극(Y, Z) 중 한 전극에는 서로 극성이 다른 스캔 신호가 인가되어 방전셀을 선택하기 위한 방전이 발생되고, 방전에 의해 벽전하들이 상부유전체층(5) 및 하부유전체층(7)에 충전된다. 이 벽전하들과 상부전극(Y, Z)에 교번적으로 공급되는 서스테인 신호에 의해 표시 방전이 발생하게 된다.
상술한 바와같이, 종래 PDP는 화상의 표시를 위한 표시방전이 상부전극(Y, Z)간에 발생되고, 이를 통해 화상을 표시하기 때문에 상부전극(Y, Z)간의 방전 효 율이 중요해진다. 하지만, 종래의 PDP는 상부전극(Y, Z)간 거리가 전체 방전공간의 크기에 비해 가깝고, 방전 발생 위치가 방전셀의 한쪽에 치우쳐져 있어 방전효율이 나쁜 문제점이 있다. 상세히 말하면, 상부전극(Y, Z)간의 방전은 보호막(6)의 표층부분, 즉 전체 방전공간중 상부기판(2a)에 인접한 부근에서 발생한다. 이는 방전에 의해 활성화된 벽전하들이 상부전극(2a)에 집중되도록 할 수 있는 장점은 있지만, 방전셀 내부에 충전된 방전 가스를 충분히 여기시키지 못하는 단점 또한 가지고 있다. 표시방전의 경우 방전에 의해 발생되는 자외선의 양이 방전셀에서 발생하는 가시광선의 양과 직결되기 때문에, 발생되는 가시광선의 양을 증가시키기 위해서는 방전셀 내부의 불활성 가스를 충분히 활용해야만 한다. 즉, 표시방전이 발생하는 방전거리를 증가시키거나, 방전공간의 중심부분에서 방전이 발생되도록 하여 방전효율을 증대시키는 방법이 요구되고 있다.
따라서, 본 발명의 목적은 방전효율의 증대가 가능한 플라즈마 디스플레이 패널과 그 제조 방법 및 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 플라즈마 디스플레이 패널은 상부기판 및 하부기판, 상기 상부기판에 형성되는 상부전극, 상기 하부기판에 형성되는 기저부와, 상기 기저부로부터 상기 상부기판 방향으로 신장되는 다수의 신장 부를 가지는 하부전극을 구비한다.
상기 상부전극은 스캔전극일 수 있다.
상기 상부 전극은 상기 스캔전극과 교차하도록 형성되는 어드레스 전극을 더 구비할 수 있다.
상기 스캔전극과 상기 어드레스전극의 사이에는 유전체층이 형성될 수 있다.
상기 어드레스전극과 상기 유전체층 상에는 보호막이 형성될 수 있다.
상기 하부전극은 서스테인전극일 수 있다.
상기 신장부는 세로 및 가로 중 어느 한 방향으로 길게 형성되는 제 1 신장부를 구비할 수 있다.
상기 신장부는 상기 제 1 신장부와 교차하는 방향으로 상기 기저부 상에 형성되는 제 2 신장부를 더 구비할 수 있다.
상기 하부전극에는 상기 상부전극과의 방전에 의해 방전셀을 선택하기 위한 어드레스전극이 형성될 수 있으며, 상기 하부전극과 상기 어드레스 전극의 사이에는 유전체층이 형성될 수 있다.
상기 어드레스전극은 상기 제 1 신장부 또는 제 2 신장부와 나란한 방향으로 형성될 수 있다.
상기 하부유전체층은 상기 하부전극과 상기 어드레스전극 중 적어도 어느 하나를 덮도록 형성될 수 있다.
상기 하부유전체층에는 형광체층이 형성될 수 있다.
상기 신장부는 상기 어드레스전극이 형성되는 부분의 높이와 상기 어드레스 전극이 형성되지 않는 부분의 높이가 다를 수 있다.
상기 하부전극은 단일체일 수 있다.
상기 하부전극은 상기 신장부와 이웃한 신장부 사이에서 전기적으로 단절되고, 상기 신장부와 이웃한 신장부 사이에는 격벽제가 충진될 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널의 제조 방법은 기저부로부터 신장된 다수의 신장부를 가지는 하부전극이 형성된 하부기판을 구비하는 플라즈마 디스플레이 패널의 제조방법에 있어서, 상기 하부기판 상에 하부전극 물질층을 형성하는 단계, 상기 하부전극 물질층을 이용하여 상기 신장부와 상기 기저부를 가지는 하부전극을 형성하는 단계를 포함한다.
상기 하부전극 물질층을 형성하는 단계는 상기 하부기판 전면에 상기 하부전극 물질층을 도포하는 단계를 포함할 수 있다.
상기 하부전극을 형성하는 단계는 상기 신장부와 상기 기저부를 구분하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴이 형성된 상기 하부전극 물질을 식각하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
상기 하부전극 물질층을 도포하는 단계는 상기 하부전극 물질층이 소정 간격을 가지고 이격되도록 하부전극 패턴을 형성하는 단계를 포함할 수 있다.
상기 하부전극 패턴의 사이에는 격벽제가 충진될 수 있다.
상기 마스크 패턴을 형성하는 단계는 상기 격벽제 상부에 상기 마스크 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 하부전극을 덮도록 유전체층을 형성하는 단계와, 상기 유전체층의 일부 에 형광체층을 형성하는 단계를 더 포함할 수 있다.
상기 유전체층을 형성하는 단계는 상기 유전체층 상에 제 2 하부전극을 형성하는 단계를 포함할 수 있다.
본 발명의 플라즈마 디스플레이 패널을 구동하기 위한 구동방법은 상부전극과 신장부에 의해 형성된 공동을 가지며 상기 상부전극과 교차하도록 다수의 라인형태로 형성된 하부전극을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 상부전극에 방전셀의 초기화를 위한 리셋 신호를 공급하는 단계와, 어드레스 방전을 위해 상반된 극성의 어드레스 신호와 데이터를 신호를 공급하는 단계와, 상기 상부전극과 상기 하부전극에 교번적으로 정극성의 서스테인 신호를 공급하는 단계를 포함하며, 상기 서스테인 신호가 상기 상부전극에 공급되는 기간 중 적어도 어느 한 기기간에는 상기 하부전극에 부극성 바이어스 전압을 공급한다.
상기 어드레스 신호를 공급하는 단계는 제 1 전위로부터 제 2 전위까지 점진적으로 상승하는 정극성 램프 신호를 인가하는 단계와, 상기 제 1 전위로부터 제 3 전위까지 점진적으로 하강하는 부극성 램프 신호를 인가하는 단계를 포함할 수 있다.
상기 부극성 램프 신호가 인가되는 기간에는 상기 하부전극에 정극성 바이어스 전압이 인가될 수 있다.
상술한 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 상세한 설명을 통해 명백하게 드러나게 될 것이다. 이하, 도 2 내지 도 15를 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 플라즈마 디스플레이 패널은 상부기판(12a), 상부전극(Y), 상부유전체층(15), 보호막(16), 하부기판(12b), 제 1 하부전극(Z), 하부유전체층(17), 형광체층(19) 및 제 2 하부전극(X)을 구비한다.
상부기판(12a)은 하부기판(12b) 및 제 1 하부전극(Z)과 함께 방전공간을 구획한다. 또한, 이 상부기판(12a)은 상부전극(Y), 상부유전체층(15) 및 보호막(16)이 형성된다.
상부전극(Y)은 스캔전극(Y)으로 하부기판(12b)과 대면하는 상부기판(12a)의 기판 면 상에 제 2 하부전극(X)과 교차하도록 형성되어, 제 2 하부전극(X)과의 대향방전에 의해 표시방전이 이루어지는 방전셀을 선택한다. 이 상부전극(Y)은 투명전극(13Y)과 투명전극(13Y)의 선폭보다 작은 선폭을 가지며 투명전극(13Y)상에 형성되는 금속버스전극(14Y)으로 구성된다. 상부전극(Y)이 형성된 상부기판(12a)의 기판 면에는 상부전극(Y)과 상부기판(12a)을 덮도록 상부유전체층(15)이 형성되며, 이 상부유전체층(15)에는 보호막(16)이 도포된다.
투명전극(13Y)은 주로 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등의 재료를 이용하여 상부기판(12a) 상에 형성된다. 금속버스전극(14Y)은 주로 크롬(Cr)이나 크롬 합금을 이용하여 투명전극(13Y) 상에 형성되어 저항이 높 은 투명전극(13Y)에 의한 전압강하를 줄이는 역할을 한다.
보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부유전체층(15)의 손상을 방지하고, 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 주로 산화마그네슘(MgO)가 이용된다.
하부기판(12b)은 상부기판(12a) 및 제 1 하부전극(Z)과 함께 방전 공간을 구획한다. 이 하부기판(12b)에는 제 1 하부전극(Z), 하부유전체층(17), 형광체층(19) 및 제 2 하부전극(X)이 형성된다.
제 1 하부전극(Z)은 서스테인 구동부로부터의 서스테인신호를 공급받아 상부전극(Y)과 함께 서스테인 방전 즉, 표시방전을 발생시킨다. 또한, 이 제 1 하부전극(Z)은 상부전극(Y)에 서스테인신호가 공급되는 동안 부극성 바이어스 전압(Vznb)을 공급받아 전자오실레이션(Electron Oscillation) 효과를 제공한다. 아울러, 제 1 하부전극(Z)은 상하부기판(12)과 함께 방전공간을 구획하며, 방전공간의 구획과 전자오실레이션 효과의 제공을 위해 다수의 신장부(23Z)에 의해 형성된 공동(Hollow)을 제공한다. 즉, 제 1 하부전극(Z)은 하부기판(12b)의 기판 면에 형성되는 기저부(22Z)와 이로부터 방전공간으로 신장되는 신장부(23Z)를 구비하며, 신장부(23Z)와 기저부(22Z)에 의해 방전공간을 구획한다. 이 제 1 하부전극(Z)에는 하부유전체층(17)이 형성된다.
여기서, 상부전극(Y)에 정극성 서스테인신호가 인가되어 방전이 발생하는 동안, 제 1 하부전극(Z)에는 부극성 바이어스전압(Vznb)이 공급된다. 이때, 방전에 의해 발생되는 전자(-)들은 제 1 하부전극(Z)에 인가된 부극성 바이어스 전압 (Vznb)과 제 1 하부전극(Z)에 의해 방전공간 내에서 진동하게 된다. 이로인해, 방전에 의한 에너지 전달 경로가 길어지게 되며, 더 많은 불활성 가스가 에너지를 공급받게 되여 결과적으로 가시광선의 발생량이 증가하게 된다.
상부 및 하부 유전체층(15, 17)은 방전에 의해 발생된 벽전하들이 축적되어, 이후의 방전시 외부에서 인가되는 방전전압을 낮출 수 있게한다. 또한, 하부 유전체층(17) 상에는 상부전극(Y)과 교차하도록 제 2 하부전극(X)이 형성된다.
제 2 하부전극(X)은 어드레스구동부로부터의 어드레스 신호에 의해 상부전극(Y)과 함께 어드레스 방전을 일으킨다. 이를 위해, 제 2 하부전극(X)은 방전공간의 바닥면에 형성되는 하부유전체층(17) 상에 상부전극(Y)과 교차하도록 형성된다. 도 1 에서는 제 2 하부전극(X)을 하부유전체층(17)이 감싼 것으로 표현하였으나, 상부에 형광체층(19)이 형성되기 때문에, 제 2 하부전극(X)을 감싸는 하부유전체층(17)은 형성하지 않아도 무방하다.
형광체층(19)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색(R), 녹색(G) 및 청색(B) 주 어느 한 종류의 가시광선을 발생하게 된다. 이를 위해, 형광체층은(19) 제 2 하부전극(X)을 덮도록 하부유전체층(17) 상에 형성된다.
도 3은 도 2의 하부기판을 제조하기 위한 공정을 간략하게 나타낸 도면이다. 도 2의 공정은 일례일 뿐 이외에도 다양한 방법으로 하부기판을 제조하는 것이 가능하다.
도 3의 (a)와 같이 하부기판(12b) 상에 제 1 하부전극(Z) 물질층(20)이 형성된다. 여기서, 제 1 하부전극 물질층(20)의 상태는 공정에 따라 페이스트 상태로 형성될 수 있다. 하부기판(2b) 상에 제 1 하부전극 물질층(20)이 형성되면, 도 3의 (b)와 같이 제 1 하부전극 물질층(20) 상부에 식각을 위한 패턴을 형성한다.
패턴(21)이 형성되면, 센드 블라스트(Sand Blast)와 같은 방법을 이용하여 제 1 하부전극 물질을 식각한다. 식각에 의해 신장부(23Z)와 신장부(23Z)에 의한 공동이 형성되면, 신장부(23Z)의 상부에 남아 있는 패턴(21)을 제거한다. 도 3의 (a) 내지 (c)에 의해 제 1 하부전극(Z)이 형성되면, (d)와 같이 제 1 하부전극(Z) 상에 하부유전체층(17)이 형성된다.
하부유전체층(17)이 제 1 하부전극(Z)상에 형성되면, 제 2 하부전극(ㅌ)을 유전체층(17) 상에 형성하고, 하부유전체층(17) 일부와 제 2 하부전극(X)을 덮도록 형광체층(19)을 형성한다.
여기서, 도 2에서와 같이 제 1 하부전극(Z)상에 유전체층(17)을 형성하기 위해서 하부유전체층(17)을 소정의 두께로 형성한 뒤, 제 2 하부전극(X)을 형성하고 먼저 형성된 하부유전체층(17)과 제 2 하부전극(X) 상에 다시 하부유전체층(17) 형성 물질을 도포하여 제 2 하부전극(X) 상에 하부유전체층(17)을 만드는 것도 가능하다.
도 4는 본 발명의 PDP를 구동하기 위한 한 프레임 기간을 나타낸 것으로, 적, 녹, 청 각 8비트 데이터가 공급되어 256계조를 구현하는 경우를 나타낸 것이다.
도 4를 참조하면, PDP는 화상의 계조를 구현하기 위하여, 한 프레임 기간을 발광횟수가 다른 여러 서브필드(SubField : SF)로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 리셋시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 표시방전을 발생시킬 셀을 선택하기 위한 어드레스 기간과, 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다.
도 4에서와 같이 256계조로 화상을 표시하고자 하는 경우 1TV 필드 즉, 우리나라의 경우 1/60초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브필드들(SF1 내지 SF8) 각각은 리셋기간, 어드레스 기간과 서스테인기간으로 나누어지게 된다. 또한, 각 서브필드(SFn)에서의 방전횟수는 해당 서브필드(SFn)에서 표현하도록 설정된 계조에 합당하게 미리 정해진다. 예를 들어, 제 1 서브필드(SF1)은 1회의 표시 방전을, 제 2 서브필드(SF2)는 2회의 표시방전을, 제 3 서브필드(SF3)는 4회의 표시 방전을 발생시킬 수 있도록 각 서브필드(SFn) 별로 정해진 서스테인 신호가 공급된다. 그리고, 예를 들어 어느 방전셀이 256계조 중 9계조를 표현한다고 하면, 제 1 서브필드(SF1)와 제 4 서브필드(SF4) 기간에 방전셀이 선택되고 이때 공급되는 서스테인 신호에 의해 9계조에 해당하는 표시방전이 발생된다.
도 5는 도 2의 PDP를 구동하기 위한 구동파형의 예를 나타낸 파형도이다.
도 5를 참조하면, 본 발명의 PDP는 전화면의 방전셀들을 초기화하기 위한 리셋기간(Reset : RP), 셀을 선택하기 위한 어드레스 기간(Address : AP), 선택된 방전셀들의 방전을 유지시키기 위한 서스테인 기간(Sustain : SP)을 포함한다.
서브필드(SFn)가 시작되는 리셋기간(RP)의 셋업기간(Set_Up : SU)에는 모든 상부전극들(Y)에 정극성 램프신호(Positive Ramp Pulse : PR)이 인가되며, 제 1 및 제 2 하부전극들(Z, X)에는 O[V]가 인가된다. 셋업기간(SU)의 정극성 램프신호 (PR)에 의해 상부전극들(Y) 상의 전압은 정극성의 서스테인전압(Vs)으로부터 그 보다 높은 리셋전압(Vr)까지 점진적으로 상승한다. 이 정극성 램프신호(PR)에 의해 전화면의 셀들 내에서 상부전극(Y)과 제 2 하부전극(X) 사이에 빛이 거의 발생되지 않는 암방전(Dark Discharge)이 발생됨과 동시에 상부전극(Y)과 제 1 하부전극(Z) 사이에서도 암방전이 발생된다. 이러한 암방전의 결과로, 셋업기간(SU)의 직후에는 제 1 및 제 2 하부전극(Z, X) 부근에 정극성 벽전하가 남게되며, 상부전극(Y) 상에는 부극성의 벽전하가 남게된다.
셋업기간(SU)에 이어서, 셋다운(Set_Down : SD) 기간에는 전압이 정극성 서스테인전압(Vs)로부터 부극성의 소거전압(Ve)까지 점진적으로 낮아지는 부극성 램프신호(Negative Ramp Pulse ; NR)이 상부전극(Y)에 인가된다. 이때, 제 1 및 제 2 하부전극(Z, X)에는 0[V]가 인가된다. 여기서, 제 1 및 제 2 하부전극(Z, X) 중 어느 한 전극 혹은 두 전극(Z, X) 모두에는 도 5에 점선으로 표시된 것과 같은 정극성 바이어스 전압(Vb)이 인가될 수 있다. 이 정극성 바이어스 전압(Vb)은 상부전극(Y)과 하부전극(Z, X) 간의 신호전압의 차이를 크게 하여 리셋을 위한 방전이 원활하게 발생하도록 유도하는 역할을 하게 된다. 부극성 램프 신호(NR)에 의해 전화면의 방전셀들 내에서 상부전극(Y)과 제 1 및 제 2 하부전극(Z, X)간에 암방전이 발생된다. 이 암방전의 결과로, 각 방전셀들 내의 벽전하 분포는 어드레스의 최적 조건으로 변하게 된다. 이때, 각 방전셀들 내에서 상부전극(Y)과 제 2 하부전극(X) 상에는 어드레스 방전에 불필요한 과도 벽전하들이 소거되어 어드레스 방전에 알맞은 양의 벽전하들이 남게된다.
어드레스기간(AP)에는 부극성의 스캔펄스(Vsc)가 상부전극(Y)들에 순차적으로 인가됨과 동시에, 공급되는 스캔펄스(Vsc)에 동기되어 제 2 하부전극(X)들에 정극성 데이터펄스(DP)가 인가된다. 스캔전압(Vsc)와 데이터전압(Va)이 인가되는 셀들 내에서는 상부전극(Y)과 제 2 하부전극(X)간의 어드레스 방전이 발생되어, 표시방전을 발생시킬 셀 즉 온 셀들(On-Cell)을 선택하게 된다.
서스테인 기간(SP)에는 상부전극(Y)과 제 1 하부전극(Z)에 정극성 서스테인 전압(Vs)이 교대로 인가된다. 이로인해, 어드레스 기간에 선택된 온 셀들에서는 매 서스테인펄스(Sustain Pulse)마다 상부전극(Y)과 제 1 하부전극(Z) 사이에서 서스테인 방전이 일어난다. 이에 반하여, 어드레스 기간에 선택되지 않은 오프 셀들(Off_Cell)에서는 서스테인 기간(SP) 동안 방전이 발생되지 않는다.
특히, 상부전극(Y)에 서스테인 펄스가 인가되는 기간을 포함하는 기간에는 도 5에서와 같이 제 1 하부전극(Z)에 부극성 바이어스 전압(Vznb)이 인가된다. 제 1 하부전극(Z)에 인가되는 부극성 바이어스 전압(Vznb)에 의해 서스테인 방전시에 발생된 음극성 전하들이 제 1 하부전극(Z) 내에서 진동하게 되어 방전 거리가 증가된다. 이로 인해, 서스테인 기간의 방전효율이 상승하게 된다.
도 6은 본 발명의 제 2 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면으로서, 제 1 하부전극이 폐쇄형 구조를 갖는 것을 제외하고 제 1 실시예와 동일하므로, 제 2 실시예를 설명함에 있어서 제 1 실시예와 동일한 구성 및 작용에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 PDP는 상부기판(32a), 상부 전극(Y), 상부유전체층(35), 보호막(36), 하부기판(32b), 제 1 하부전극(Z), 하부유전체층(37), 형광체층(39) 및 제 2 하부전극(X)을 구비한다.
제 1 하부전극(Z)은 서스테인 구동부로부터의 서스테인신호를 공급받아 상부전극(Y)과 함께 서스테인 방전 즉, 표시방전을 발생시킨다. 또한, 이 제 1 하부전극(Z)은 상부전극(Y)에 서스테인신호가 공급되는 동안 부극성 바이어스 전압(Vznb)을 공급받아 전자오실레이션 효과를 제공한다. 아울러, 제 1 하부전극(Z)은 상하부기판(32)과 함께 방전공간을 구획하며, 방전공간의 구획과 전자오실레이션 효과의 제공을 위해 다수의 제 1 및 제 2 신장부(43Z, 44Z)에 의해 형성된 공동(Hollow)을 제공한다. 즉, 제 1 하부전극(Z)은 하부기판(12b)의 기판 면에 형성되는 기저부(42Z)와 이로부터 방전공간으로 신장되는 제 1 신장부(43Z)와 이 제 1 신장부(43Z)와 교차하도록 형성되는 제 2 신장부(44Z)를 구비하며, 제 1 및 제 2 신장부(43Z, 44Z)와 기저부(42Z)에 의해 방전공간을 구획한다. 이 제 1 하부전극(Z)에는 하부유전체층(37)이 형성된다. 여기서, 제 1 및 제 2 신장부(43Z, 44Z) 중 적어도 어느 한 신장부에는 방전가스의 흡기를 위한 홈이나 홀과 같은 이동경로가 형성될 수 있다.
제 2 실시예의 제 1 하부전극(Z)은 제 1 및 제 2 신장부(43Z, 44Z)에 의해 방전공간을 더욱 면밀히 구획한다. 이로인해, 제 1 하부전극(Z)은 방전공간에서 발생한 가시광과 자외선이 이웃한 방전셀로 전파되는 것을 방지함과 아울러, 제 2 신장부(44Z)에 의해 전자 오실레이션 효과를 증대시킬 수 있게 된다. 그 결과, 제 1 실시예의 PDP보다 방전효율을 더욱 증가시킬 수 있게 된다.
그리고, 도 6의 제조방법과 구동방법은 도 3 내지 도 5에서 설명한 제 1 실시예와 유사하므로 제 2 실시예의 제조방법과 구동방법은 별도의 설명을 생략하기로 한다.
도 7은 본 발명의 제 3 실시예를 나타낸 도면으로, 제 2 실시예를 일부 변형한 형태의 PFP를 나타낸 도면이다.
도 6의 제 2 실시예에서는 제 1 및 제 2 신장부(43Z, 44Z) 중 어느 한 신장부의 높이보다 높은 위치에 제 2 하부전극(X) 형성되는 부분이 생기게 된다. 이 경우, 상하부기판(32)의 밀착을 위해서 보호막(35)이나 상부 유전체층(36)과 제 2 하부전극(X)이 닿는 부분의 보호막(35) 또는 유전체층(36)은 제거되거나 얇게 형성해야 하는 문제점이 있었다. 이를 개선하기 위해, 도 7의 제 3 실시예에서는 제 2 하부전극(X)이 형성되는 신장부(43Z, 44Z)의 일부분을 제 2 하부전극(X)과 하부유전체층(37)의 형성이 용이하도록 낮게하거나 제거하였다. 이경우, 제 2 실시예에서와 같이 상부유전체층(35) 및 보호막(36)을 제거하거나 이들의 두께를 일부 다르게 하는 공정없이 상하부기판(32)의 밀착이 가능해진다. 또한, 제 2 하부전극(X)이 형성되는 부분의 신장부(43Z, 44Z) 높이를 조금 변경하는 것만으로도 방전가스의 유통을 위한 경로를 제공하는 것이 가능하다.
도 8은 본 발명의 제 4 실시예에 따른 PDP의 구조를 나타낸 사시도로서, 제 4 실시예를 설명함에 있어 제 1 내지 제 3 실시예와 동일한 구성 요소, 작용 및 특징에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제 4 실시예에 따른 PDP는 상부기판(52a), 제 1 상부전극(X), 제 2 상부전극(Y), 상부 유전체층(55), 보호막(56), 하부기판(52b),하부전극(Z), 하부유전체층(57) 및 형광체층(58)을 구비한다.
상부기판(52a)은 하부기판(52b) 및 하부전극(Z)과 함께 방전공간을 구획한다. 또한, 이 상부기판(52a)은 제 1 상부전극(X), 제 2 상부전극(Y), 상부유전체층(55) 및 보호막(56)이 형성된다.
제 1 상부전극(X)은 어드레스구동부로부터의 신호에 의해 제 2 상부전극(Y)과 함께 표시방전이 일어날 방전셀을 선택한다. 또한, 이 제 1 상부전극(X)에는 서스테인 기간 중에 제 2 상부전극(Y)에 인가되는 서스테인신호와 동기되어 제 1 정극성 바이어스 전압(Vxb)이 공급된다. 이 제 1 상부전극(X)에 공급되는 제 1 정극성 바이어스 전압에 의해, 서스테인 기간에 상부전극(X, Y)간의 방전을 방지하고, 제 2 상부전극(Y)과 하부전극(Z) 간의 표시방전이 원활하게 발생하도록 한다. 이를 위해, 제 1 상부전극(X)은 상부기판(X) 상에서 유전체층(55)을 사이에 두고 제 2 상부전극(Y)과 교차하도록 형성된다.
제 2 상부전극(Y)은 스캔구동부로부터의 구동신호에 의해 제 1 상부전극(X)과 함께 표시방전이 일어날 방전셀을 선택함과 아울러, 하부전극(Z)과 함께 선택된 방전셀에서 표시방전을 일으킨다. 이를 위해, 제 2 상부전극(Y)은 상부유전체층(55)을 사이에 두고 제 1 상부전극(X)과 교차하도록 상부기판(52a) 상에 형성되며, 이 제 2 상부전극(Y)과 상부유전체층(55)을 덮도록 보호막(56)이 적층된다.
이러한 제 1 및 제 2 상부전극(X, Y)들은 투명전극(53)과 투명전극(54)의 선폭보다 작은 선폭을 가지며 투명전극953) 상에 형성되는 금속버스전극(54)으로 구 성된다. 제 1 및 제 2 상부전극(X, Y)이 형성된 상부기판(52a)의 기판 면에는 제 1 및 제 2 상부전극(X, Y)을 덮도록 상부유전체층(55)이 형성되며, 이 상부유전체층(55)에는 보호막(56)이 적층된다.
투명전극(53)은 주로 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등의 재료를 이용하여 상부기판(52a) 상에 형성된다. 한편, 금속버스전극(54)은 주로 크롬(Cr)이나 크롬 합금을 이용하여 투명전극(53) 상에 형성되어 저항이 높은 투명전극(53)에 의한 전압강하를 감소시키는 역할을 한다.
하부기판(52b)은 상부기판(52a) 및 제 1 하부전극(Z)과 함께 방전 공간을 구획한다. 이 하부기판(52b)에는 제 1 하부전극(Z), 하부유전체층(57), 형광체층(58)이 형성된다.
하부전극(Z)은 서스테인 구동부로부터의 서스테인신호를 공급받아 제 2 상부전극(Y)과 함께 서스테인 방전 즉, 표시방전을 발생시킨다. 또한, 이 하부전극(Z)은 제 2 상부전극(Y)에 서스테인신호가 공급되는 동안 부극성 바이어스 전압(Vznb)을 공급받아 전자오실레이션(Electron Oscillation) 효과를 제공한다. 아울러, 제 1 하부전극(Z)은 상하부기판(52a)과 함께 방전공간을 구획하며, 방전공간의 구획과 전자오실레이션 효과의 제공을 위해 다수의 신장부(63Z)에 의해 형성된 공동(Hollow)을 제공한다. 즉, 제 1 하부전극(Z)은 하부기판(52b)의 기판 면에 형성되는 기저부(62Z)와 이로부터 방전공간으로 신장되는 신장부(63Z)를 구비하며, 신장부(63Z)와 기저부(62Z)에 의해 방전공간을 구획한다. 이 제 1 하부전극(Z)에는 하 부유전체층(67)이 형성되고, 하부 유전체층(67) 상에는 형광체층(58)이 적층된다. 여기서, 제 4 실시예의 경우도 제 2 및 제 3 실시예와 마찬가지로 폐쇄형 방전공간을 형성하기 위한 제 2 신장부를 구비하는 것이 가능하다.
여기서, 본 발명의 제 4 실시예의 상부전극들(X, Y)은 상부유전체층(55)을 사이에 두고 교차하도록 형성되며, 제 2 상부전극(Y)의 상부에는 보호막이 형성된다. 이는 상부유전체층(55)에 의한 벽전하 충전은 유지하면서도, 보호막에 의해 상부전극(X, Y)들 특히, 제 2 상부전극(Y)을 방전에 의한 스퍼터링으로부터 보호하는 것이 가능해진다. 또한, 제 1 내지 제 3 실시예에서는 하부전극(Z)의 공동에 또 하나의 하부전극(X)을 형성해야 하므로 기판의 제조공정이 비교적 복잡했으나, 제 4 실시예에서는 상부유전체층(55)의 형성 후에 제 2 상부전극(Y)을 형성하는 공정의 추가만으로 기판 제조가 가능하다. 이에 따라 제 4 실시예의 PDP는 제 1 내지 제 3 실시예에 비해 기판 제조 공정이 간소해지는 장점이 있다.
도 9는 도 8의 제 4 실시예를 구동하기 위한 구동파형의 예를 나타낸 파형도이다.
도 9를 참조하면, 본 발명의 제 4 실시예에 따른 PDP의 구동방법은 전화면의 방전셀들을 초기화하기 위한 리셋기간(RP), 셀을 선택하기 위한 어드레스 기간(AP), 선택된 방전셀들의 방전을 유지시키기 위한 서스테인 기간(SP)을 포함한다.
서브필드(SFn)가 시작되는 리셋기간(RP)의 셋업기간(Set_Up : SU)에는 모든 제 2 상부전극들(Y)에 정극성 램프신호(PR)이 인가되며, 하부전극(Z)에는 제 1 부극성 바이어스 전압(Vznb1)이 인가된다. 셋업기간(SU)의 정극성 램프신호(PR)에 의해 제 2 상부전극들(Y) 상의 전압은 정극성의 서스테인전압(Vs)으로부터 그 보다 높은 리셋전압(Vr)까지 점진적으로 상승한다. 또한, 하부전극(Z)에 제 1 부극성 바이어스 전압이 인가되어, 제 2 상부전극(Y)에 인가되는 정극성 램프신호(PR)와 전압격차를 크게하여 방전셀의 초기화를 위한 암방전이 발생하도록 유도한다. 이러한 암방전의 결과로, 셋업기간(SU)의 직후에는 하부전극(Z) 부근에 정극성 벽전하가 남게되며, 상부전극(X, Y) 상에는 부극성의 벽전하가 남게된다.
셋업기간(SU)에 이어서, 셋다운(SD) 기간에는 전압이 정극성 서스테인전압(Vs)로부터 부극성의 소거전압(Ve)까지 점진적으로 낮아지는 부극성 램프신호(NR)이 상부전극(Y)에 인가된다. 이때, 제 1 및 제 2 하부전극(Z, X)에는 0[V]가 인가된다. 여기서, 제 1 및 제 2 하부전극(Z, X) 중 어느 한 전극 혹은 두 전극(Z, X) 모두에는 도 5에 점선으로 표시된 것과 같은 정극성 바이어스 전압(Vb)이 인가될 수 있다. 이 정극성 바이어스 전압(Vb)은 상부전극(Y)과 하부전극(Z, X) 간의 신호전압의 차이를 크게 하여 리셋을 위한 방전이 원활하게 발생하도록 유도하는 역할을 하게 된다. 부극성 램프 신호(NR)에 의해 전화면의 방전셀들 내에서 제 2 상부전극(Y)과 하부전극(Z)간에 암방전이 발생된다. 이 암방전의 결과로, 각 방전셀들 내의 벽전하 분포는 어드레스의 최적 조건으로 변하게 된다. 이때, 각 방전셀들 내에서 상부전극(Y)과 하부전극(Z) 상에는 어드레스 방전에 불필요한 과도 벽전하들이 소거되어 어드레스 방전에 알맞은 양의 벽전하들이 남게된다.
어드레스기간(AP)에는 부극성의 스캔펄스(Vsc)가 제 2 상부전극(Y)들에 순차적으로 인가됨과 동시에, 공급되는 스캔펄스(Vsc)에 동기되어 제 1 상부전극(X)들 에 정극성 데이터펄스(DP)가 인가된다. 스캔전압(Vsc)과 데이터전압(Va)이 인가되는 셀들 내에서는 제 2 상부전극(Y)과 제 1 상부전극(X)간의 어드레스 방전이 발생되어, 표시방전을 발생시킬 셀 즉, 온 셀들을 선택하게 된다. 여기서, 제 1 실시예에 비해 제 4 실시예에서의 스캔전극(Y)과 어드레스전극(X) 간의 거리가 가까워지기 때문에, 제 4 실시예의 스캔펄스(Vsc)의 크기는 제 1 실시예의 스캔펄스(Vsc)에 비해 전압의 크기가 작아지게 된다. 또한, 이때의 하부전극(Z) 상에는 리셋기간의 영향에 의해 부극성 벽전하가 유지된다.
서스테인 기간(SP)에는 제 2 상부전극(Y)과 하부전극(Z)에 정극성 서스테인 전압(Vs)이 교대로 인가된다. 이로인해, 어드레스 기간에 선택된 온 셀들에서는 매 서스테인펄스마다 제 2 상부전극(Y)과 하부전극(Z) 사이에서 서스테인 방전이 일어난다. 이에 반하여, 어드레스 기간에 선택되지 않은 오프 셀들(Off_Cell)에서는 서스테인 기간(SP) 동안 방전이 발생되지 않는다.
이 서스테인 기간(SP)의 온 셀들에서는 제 2 상부전극(Y)과 하부전극(Z)간에 정극성 서스테인 펄스가 교번적으로 인가된다. 아울러, 제 1 상부전극(X)에는 제 2 상부전극에 인가되는 서스테인 펄스와 동기되어, 이 서스테인 펄스가 인가되는 기간을 포함하도록 제 1 정극성 바이어스 전압(Vxb)이 인가될 수 있다. 이 제 2 상부전극(Y)에 인가되는 서스테인 펄스와 동일한 극성의 제 1 정극성 바이어스 전압(Vxb)을 제 1 상부전극(X)에 인가함으로써, 상부전극(X, Y) 간의 방전을 방지함과 아울러, 제 2 상부전극(Y)과 하부전극(Z)간의 방전이 원활하게 발생하도록 유도하게 된다. 또한, 하부전극(Z)에 서스테인전압이 인가되는 기간을 포함하는 기간 에는 제 2 상부전극(Y)과 하부전극(Z)간의 방전이 보다 잘 발생하도록 제 2 상부전극에도 제 3 부극성 바이어스 전압(Vynb)를 인가하는 것이 가능하다.
그리고, 상부전극(Y)에 서스테인 펄스가 인가되는 기간을 포함하는 기간에는 하부전극(Z)에 제 2 부극성 바이어스 전압(Vznb2)이 인가된다. 하부전극(Z)에 인가되는 제 2 부극성 바이어스 전압(Vznb2)에 의해 서스테인 방전시에 발생된 음극성 전하들이 하부전극(Z) 내에서 진동하게 되어 방전 거리가 증가된다. 이로 인해, 서스테인 기간의 방전효율이 상승하게 된다.
도 10은 본 발명의 제 5 실시예에 따른 플라즈마 디스플레이 패널을 나타낸 도면이다. 제 5 실시예를 설명함에 있어서, 전술한 제 1 내지 제 4 실시예와 동일한 구성, 특징 및 효과들에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 제 5 실시예에 따른 플라즈마 디스플레이 패널은 상부기판(72a), 상부전극(Y), 상부 유전체층(75), 보호막(76), 하부기판(72b), 하부유전체층(77), 형광체층(78) 및 하부전극(XZ)을 구비한다.
상부기판(72a)은 하부기판(72b) 및 하부전극(XZ)과 함께 방전공간을 구획한다. 이 상부기판(72a)에는 상부전극(Y), 상부유전체층(75) 및 보호막(76)이 형성된다.
상부전극(Y)은 하부기판(72b)과 대면하는 상부기판(72a)의 기판 면에 하부전극(XZ)과 교차하도록 형성되어, 하부전극(XZ)과의 대향방전에 의해 표시방전이 이루어지는 셀을 선택한다. 또한, 상부전극(Y)은 스캔구동부로부터의 구동신호에 의해 선택된 방전셀에서 표시방전을 발생시킨다. 이 상부전극(Y)은 투명전극(73Y)과 투명전극(73)의 선폭보다 작은 선폭을 가지면 투명전극(73Y) 상에 형성된느 금속버스전극(74Y)으로 구성된다. 상부전극(Y)이 형성된 상부기판(72a)에는 상부전극(Y)과 상부기판(72a)을 덮도록 상부유전체층(75)이 형성되며, 이 상부유전체층(75)에는 보호막(76)이 적층된다.
하부기판(72b)은 상부기판(72a) 및 하부전극(XZ)과 함께 방전 공간을 구획한다. 이 하부기판(72b)에는 하부전극(XZ), 하부유전체층(77) 및 형광체층(78)이 형성된다.
하부전극(XZ)은 어드레스 구동부로부터의 어드레스신호를 공급받아 상부전극(Y)과 함께 표시방전이 일어날 방전셀을 선택함과 아울러, 서스테인 구동부로부터의 서스테인신호를 공급받아 상부전극(Y)과 함께 서스테인 방전 즉, 표시방전을 발생시킨다. 또한, 이 제 1 하부전극(Z)은 상부전극(Y)에 서스테인신호가 공급되는 동안 부극성 바이어스 전압(Vznb)을 공급받아 전자오실레이션 효과를 제공한다. 이를 위해, 하부전극(XZ)은 상하부기판(72)과 함께 방전공간을 구획하며, 방전공간의 구획과 전자오실레이션 효과의 제공을 위해 다수의 신장부(83XZ)에 의해 형성된 공동을 제공한다. 즉, 하부전극(XZ)은 하부기판(72b)의 기판 면에 형성되는 기저부(72XZ)와 이로부터 방전공간으로 신장되는 신장부(73XZ)를 구비하며, 신장부(73XZ)와 기저부(72XZ)에 의해 방전공간을 구획한다. 또한, 하부전극(XZ)은 상부전극(Y)과 교차하는 방향으로 하부기판(72b) 상에 형성되며, 이때 하부전극(XZ)들 각각은 이웃한 하부전극(XZ)과 소정간격을 가지도록 이격된다. 이러한, 하부전극(XZ) 상에 하부유전체층(77)이 형성되며, 이 하부유전체층(77)은 각 하부전극(XZ) 의 사이에도 채워지게 된다.
또한, 제 5 실시예에 따른 PDP에서도 제 2 실시예와 마찬가지로 제 2 신장부를 더 구비하여, 폐쇄형 방전공간을 형성하는 것도 가능하다.
도 11은 도 10의 PDP를 제조하기 위한 제조방법을 간략하게 나타낸 도면으로, 상부기판의 제조 방법은 종래와 유사하므로 이에 대한 설명은 생략하기로 한다.
도 11을 참조하면, 하부기판(102b) 상에 하부전극(XZ) 형성을 위한 하부전극 패턴(105a)이 형성된다. 여기서, 하부전극(XZ) 형성을 위한 패턴(105a)을 이용하지 않고, 하부전극(XZ) 물질은 하부기판(102b)에 전면 도포 또는 증착한 뒤 도 11의 (a)와 같이 소정 간격 이격되도록 식각하는 방법도 가능하다. 하부전극 물질의 패턴(105a)가 하부기판(102b) 상에 형성되면, (b)와 같이 신장부를 형성할 부분에 마스크패턴(106)을 형성한다. 하부전극 물질(105a) 상에 마스크패턴(106)이 형성되면 샌드블라스와 같은 식각방법을 이용해서, (c)와 같이 하부전극 물질(105a)을 식각하여 하부전극(105b)을 형성한다.
하부전극(105b)가 형성되면 (d)와 같이 마스크패턴(106)을 제거하고, (e)와 같이 하부전극(105b)과, 하부전극(105b)간에 형성된 공간에 유전체(107)를 도포한다. 유전체(107)을 도포하면, (f)와 같이 하부전극(105b)의 공동 내부에 형광체(108)를 도포한다.
도 12는 본 발명의 제 6 실시예에 따른 PDP를 나타낸 도면이다.
도 12를 참조하면, 제 6 실시예에 따른 PDP는 제 5 실시예의 PDP와 각각의 하부전극(XZ) 사이에 하부유전체층(97)과 하부전극(XZ)을 분단하도록 격벽제(99)가 형성된다. 이 격벽제(99)는 하부전극(XZ)의 신장부(103XZ)와 동일한 높이나 신장부(103XZ)에 비해 높게 형성된다. 이 격벽제(99)의 상부에 하부유전체층(97)이 형성될 수도 있으나, 이는 방전셀의 기생캐패시턴스를 증가시켜 소비전력을 증가시키고, 이웃한 하부전극(XZ)들을 전기적으로 연결하여 오방전이 일어날 원인을 제공하므로 바람직하지 않다. 또한, 하부전극(XZ)간에 유전체(77)를 삽입할 경우, 방전을 위한 벽전하의 충전은 용이해지지만, 신장부(130XZ)의 종단에서 방전이 일어날 가능성이 증가하는 문제점이 있다. 제 6 실시예의 PDP에서는 이러한 문제점을 해결하기 위하여, 격벽제(99)를 하부전극(XZ)의 사이에 신장부(103XZ)의 높이보다 높게 형성하여, 하부전극(XZ)간의 충전용량을 감소시키고 하부유전체층(97)이 전기적으로 연결되는 것을 방지하도록 하였다.
도 13a 및 도 13b는 도 12의 PDP를 제조하기 위한 제조 방법을 간략하게 나타낸 것으로 도 13의 (a) 내지 (d)는 도 11의 (a) 내지 (d)와 유사하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 13의 (d)와 같이 하부전극(115b)이 형성되면, (e)와 같이 하부전극(115b)들의 사이에 형성된 공간에 격벽제(119)가 충진된다. 격벽제(119)가 하부전극(115b)들의 사이에 충진되면, (f)와 같이 하부전극(115b)의 공동면을 덮도록 유전체층(117)이 형성된다. 유전체층(117)이 형성되면, (g)와 같이 유전체층(117)의 일부에 형광체층(118)을 형성한다.
도 14a 및 도 14b는 도 12의 PDP를 제조하기 위한 다른 제조 방법을 간략하 게 나타낸 도면이다.
도 14를 참조하면, (a)와 같이 하부기판(122b) 상에 하부전극 패턴(125a)가 형성된다. 여기서, 하부전극 패턴(125a)은 증착, 인쇄와 같은 방법을 기판 전면에 하부전극 물질을 도포한 후, 일부를 식각하여 형성하는 것이 가능하다. 하부전극 패턴(125a)이 형성되면, 패턴(125a)의 사이에 마련된 공간에 (b)와 같이 격벽제(129)를 충진한다. 격벽제(129)가 패턴(125a) 사이의 공간에 충진되면, (c)와 같이 신장부를 형성할 하부전극 패턴(125a)의 상부 일부와 격벽제(129)를 덮도록 마스크 패턴(126)이 형성된다. 하부전극 패턴(125a)와 격벽제(129) 상부에 마스크 패턴(126)이 형성되면, (d)와 같이 식각을 통해 하부전극 패턴(125a)을 식각하여 하부전극(125b)을 형성한다. 이후, (e)와 같이 스트립 공정을 통해 마스크 패턴(126)을 제거한후, (f), (g)와 같이 유전체층(127) 및 형광체층(128)을 순차적으로 형성한다.
도 15는 본 발명의 제 5 및 제 6 실시예의 플라즈마 디스플레이 장치를 구동하기 위한 구동파형의 예를 나타낸 파형도이다.
도 15를 참조하면, 본 발명의 제 5 및 제 6 실시예는 제 1 내지 제 4 실시예와 마찬가지로 리셋기간(RP), 어드레스 기간(AP) 및 서스테인 기간(SP)을 포함한다.
서브필드(SFn)가 시작되는 리셋기간(RP)의 셋업기간(SU)에는 모든 상부전극(Y)들에 정극성 램프신호(PR)이 인가되며, 하부전극(XZ)들에는 0[V]가 인가된다. 셋업기간(SU)의 정극성 램프신호(PR)에 의해 상부전극(Y)들 상의 전압은 정극성의 서스테인전압(Vs)로부터 그 보다 높은 리셋전압(Vr)까지 점진적으로 상승한다. 이 정 극성 램프신호(PR)에 의해 전화면의 셀들 내에서 상부전극(Y)과 하부전극(XZ) 사이에 빛이 거의 발생되지 않는 암방전이 발생된다. 이러한 암방전의 결과로, 셋업기간(SU)의 직후에는 하부전극(XZ) 부근에는 정극성 벽전하가 남게되며, 상부전극(Y) 상에는 부극성 벽전하가 남게된다.
셋업기간(SU)에 이어서, 셋다운(SD) 기간에는 전압이 정극성 서스테인전압(Vs)로부터 부극성의 소거전압(Ve)까지 점진적으로 낮아지는 부극성 램프신호(NR)이 상부전극(Y)에 인가된다. 이때, 하부전극(XZ)에는 0[V] 인가된다. 여기서, 상부전극(Y)에 부극성 램프신호(NR)이 인가되는 동안, 하부전극(XZ)에는 정극성 바이어스 전압(Vb)가 인가되는 것도 가능하다.
부극성 램프 신호(NR)에 의해 전화면의 방전셀들 내에서 상부전극(Y)과 하부전극(XZ)간에는 암방전이 발생되고, 이 암방전에 의해 각 방전셀들 내의 벽전하 분포는 어드레스의 최적 조건으로 변하게 된다. 이와같은 리셋기간(RP)의 방전에 으해 각 방전셀들 내에서 방전에 불필요한 과도 벽전하들이 소거되어 방전셀 내부에는 이후의 어드레스 방전에 알맞은 양의 벽전하들만 남게된다.
어드레스 기간(AP)에는 부극성의 스캔펄스(Vsc)가 상부전극(Y)들에 순차적으로 인가됨과 동시에, 상부전극(Y)들에 공급되는 스캔펄스(Vsc)에 동기되어 하부전극(XZ)들에 정극성 데이터펄스(DP)가 인가된다. 스캔펄스(Vsc)와 데이터펄스(DP)가 인가되는 방전셀들 내에서는 상부전극(Y)과 하부전극(XZ)간의 어드레스 방전이 발생되어 표시방전을 발생시킬 셀 즉 온 셀들을 선택하게 된다.
서스테인 기간(SP)에는 상부전극(Y)과 하부전극(XZ)에 정극성 서스테인 전압(Vs)이 교대로 인가된다. 이로인해, 어드레스 기간에 선택된 온 셀들에서는 매 서스테인펄스마다 상부전극(Y)과 하부전극(XZ) 사이에서 서스테인 방전이 일어난다. 이에 반하여, 어드레스 기간에 선택되지 않은 오프 셀들에서는 서스테인 기간(SP) 동안 방전이 발생되지 않는다.
특히, 상부전극(Y)에 서스테인 펄스가 인가되는 기간을 포함하는 기간에는 도 15에서와 같이 하부전극(XZ)에 부극성 바이어스 전압(Vznb)이 인가된다. 하부전극(XZ)에 인가되는 부극성 바이어스 전압(Vznb)에 의해 서스테인 방전시에 발생된 음극성 전하들이 하부전극(XZ) 내에서 진동하게 되어 방전 거리가 증가된다. 이로 인해, 서스테인 기간의 방전효율이 상승하게 된다.
상술한 바와 같이 본 발명에 따른 플라즈마 디스플레이 패널은 전자 오실레이션 효과를 제공하기 위한 하나 이상의 신장부를 갖는 하부전극 이에 상응하는 상부전극을 구비한다.
이에 따라, 본 발명의 플라즈마 디스플레이 패널 및 그 구동방법은 전자 오실레이션 효과에 의해 방전셀 내부에서 방출되는 전자가 격벽이나 하부전극에 의해 흡수되는 것을 방지하고, 전자의 이동거리를 증가시킴으로써 방전 가스의 여기 효율을 증가시킨다.
이로 인해, 본 발명의 플라즈마 디스플레이 패널은 방전 가스의 여기 효율을 증가시켜, 가시광선의 방출과 직결되는 자외선의 발생량을 증가시키는 효과를 제공한다.
또한, 본 발명의 플라즈마 디스플레이 패널의 제조 방법은 종래와 다른 구조의 하부전극을 형성하는 방법을 제공함으로서 다수의 신장부와, 이 신장부에 의해 형성되는 공동을 가지는 하부전극을 구비하는 기판을 용이하게 제조하는 것이 가능해진다.

Claims (26)

  1. 상부기판 및 하부기판과;
    상기 상부기판에 형성되는 상부전극과;
    상기 하부기판에 형성되는 기저부와, 상기 기저부로부터 상기 상부기판 방향으로 신장되는 다수의 신장부를 가지며, 상기 기저부와 상기 신장부에 의해 방전공간을 구획하는 하부전극을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 상부전극은 스캔전극인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 2 항에 있어서,
    상기 상부 전극은,
    상기 스캔전극과 교차하도록 형성되는 어드레스 전극을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 3 항에 있어서,
    상기 스캔전극과 상기 어드레스전극의 사이에는 유전체층이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 4 항에 있어서,
    상기 어드레스전극과 상기 유전체층 상에는 보호막이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 제 1 항에 있어서,
    상기 하부전극은 서스테인전극인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  7. 제 6 항에 있어서,
    상기 신장부는 세로 및 가로 중 어느 한 방향으로 길게 형성되는 제 1 신장부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  8. 제 7 항에 있어서,
    상기 신장부는 상기 제 1 신장부와 교차하는 방향으로 상기 기저부 상에 형성되는 제 2 신장부를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  9. 제 8 항에 있어서,
    상기 하부전극에는 상기 상부전극과의 방전에 의해 방전셀을 선택하기 위한 어드레스전극이 형성되고,
    상기 하부전극과 상기 어드레스전극의 사이에는 유전체층이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  10. 제 9 항에 있어서,
    상기 어드레스전극은 상기 제 1 신장부 또는 제 2 신장부와 나란한 방향으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  11. 제 9 항에 있어서,
    상기 하부유전체층은 상기 하부전극과 상기 어드레스전극 중 적어도 어느 하나를 덮도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  12. 제 11 항에 있어서,
    상기 하부유전체층에는 형광체층이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  13. 제 9 항에 있어서,
    상기 신장부는 상기 어드레스전극이 형성되는 부분의 높이와 상기 어드레스전극이 형성되지 않는 부분의 높이가 다른 것을 특징으로 하는 플라즈마 디스플레이 패널.
  14. 제 1 항에 있어서,
    상기 하부전극은 단일체인것을 특징으로 하는 플라즈마 디스플레이 패널.
  15. 제 1 항에 있어서,
    상기 하부전극은 상기 신장부와 이웃한 신장부 사이에서 전기적으로 단절되고,
    상기 신장부와 이웃한 신장부 사이에는 격벽제가 충진되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 기저부로부터 신장된 다수의 신장부를 가지는 하부전극이 형성된 하부기판을 구비하는 플라즈마 디스플레이 패널의 제조방법에 있어서,
    상기 하부기판 상에 하부전극 물질층을 형성하는 단계와;
    상기 하부전극 물질층을 이용하여 상기 신장부와 상기 기저부를 가지는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  17. 제 16 항에 있어서,
    상기 하부전극 물질층을 형성하는 단계는
    상기 하부기판 전면에 상기 하부전극 물질층을 도포하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  18. 제 16 항에 있어서,
    상기 하부전극을 형성하는 단계는
    상기 신장부와 상기 기저부를 구분하는 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴이 형성된 상기 하부전극 물질을 식각하는 단계와,
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  19. 제 17 항에 있어서,
    상기 하부전극 물질층을 도포하는 단계는
    상기 하부전극 물질층이 소정 간격을 가지고 이격되도록 하부전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  20. 제 19 항에 있어서,
    상기 하부전극 패턴의 사이에는 격벽제가 충진되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  21. 제 18 항 및 제 20 항 중 어는 한 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 격벽제 상부에 상기 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  22. 제 16 항에 있어서,
    상기 하부전극을 덮도록 유전체층을 형성하는 단계와,
    상기 유전체층의 일부에 형광체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법.
  23. 제 22 항에 있어서,
    상기 유전체층을 형성하는 단계는
    상기 유전체층 상에 제 2 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법.
  24. 상부전극과 신장부에 의해 형성된 공동을 가지며 상기 상부전극과 교차하도록 다수의 라인형태로 형성된 하부전극을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 상부전극에 방전셀의 초기화를 위한 리셋 신호를 공급하는 단계와;
    어드레스 방전을 위해 상반된 극성의 어드레스 신호와 데이터를 신호를 공급하는 단계와;
    상기 상부전극과 상기 하부전극에 교번적으로 정극성의 서스테인 신호를 공급하는 단계를 포함하며,
    상기 서스테인 신호가 상기 상부전극에 공급되는 기간 중 적어도 어느 한 기기간에는 상기 하부전극에 부극성 바이어스 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  25. 제 24 항에 있어서,
    상기 어드레스 신호를 공급하는 단계는
    제 1 전위로부터 제 2 전위까지 점진적으로 상승하는 정극성 램프 신호를 인가하는 단계와,
    상기 제 1 전위로부터 제 3 전위까지 점진적으로 하강하는 부극성 램프 신호를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  26. 제 25 항에 있어서,
    상기 부극성 램프 신호가 인가되는 기간에는
    상기 하부전극에 정극성 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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