KR100670246B1 - 산화된 다공성 실리콘을 이용한 플라즈마 디스플레이 패널및 평판 램프 - Google Patents
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- 229910021426 porous silicon Inorganic materials 0.000 title claims abstract description 163
- 239000000758 substrate Substances 0.000 claims description 194
- 238000000034 method Methods 0.000 claims description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 229910052710 silicon Inorganic materials 0.000 claims description 50
- 239000010703 silicon Substances 0.000 claims description 50
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 24
- 238000005192 partition Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 18
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 239000007772 electrode material Substances 0.000 claims description 8
- 238000006056 electrooxidation reaction Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000002048 anodisation reaction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 261
- 239000007789 gas Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- 229910052709 silver Inorganic materials 0.000 description 10
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 9
- 239000000395 magnesium oxide Substances 0.000 description 9
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 9
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000007743 anodising Methods 0.000 description 3
- 239000002041 carbon nanotube Substances 0.000 description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
- H01J11/20—Constructional details
- H01J11/34—Vessels, containers or parts thereof, e.g. substrates
- H01J11/40—Layers for protecting or enhancing the electron emission, e.g. MgO layers
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- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/312—Cold cathodes, e.g. field-emissive cathode having an electric field perpendicular to the surface, e.g. tunnel-effect cathodes of metal-insulator-metal [MIM] type
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
- H01J11/10—AC-PDPs with at least one main electrode being out of contact with the plasma
- H01J11/12—AC-PDPs with at least one main electrode being out of contact with the plasma with main electrodes provided on both sides of the discharge space
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- H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
- H01J11/20—Constructional details
- H01J11/22—Electrodes, e.g. special shape, material or configuration
- H01J11/24—Sustain electrodes or scan electrodes
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- H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
- H01J11/20—Constructional details
- H01J11/22—Electrodes, e.g. special shape, material or configuration
- H01J11/32—Disposition of the electrodes
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2329/00—Electron emission display panels, e.g. field emission display panels
- H01J2329/02—Electrodes other than control electrodes
- H01J2329/04—Cathode electrodes
- H01J2329/0407—Field emission cathodes
- H01J2329/0439—Field emission cathodes characterised by the emitter material
- H01J2329/0463—Semiconductor materials
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Abstract
플라즈마 디스플레이 패널 및 평판 램프가 개시된다. 개시된 플라즈마 디스플레이 패널은 서로 대향되게 배치되는 하부패널 및 상부패널; 하부패널에 형성되는 다수의 어드레스전극; 상부패널에 형성되는 다수의 유지전극; 및 상부패널에 유지전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;을 구비한다.
Description
도 1은 종래 플라즈마 디스플레이 패널의 분리 사시도이다.
도 2a 및 도 2b는 도 1에 도시된 플라즈마 디스플레이 패널의 단면도들이다.
도 3은 종래 다른 플라즈마 디스플레이 패널의 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 분리 사시도이다.
도 5는 도 4에 도시된 플라즈마 디스플레이 패널의 일부 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다.
도 7a 내지 도 7g는 도 4에 도시된 플라즈마 디스플레이 패널의 제조방법을 설명하기 위한 도면들이다.
도 8a 내지 도 8e는 도 6에 도시된 플라즈마 디스플레이 패널의 제조방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널의 일부 단 면도이다.
도 11은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다.
도 12는 본 발명의 실시예에 따른 평판 램프의 일부 단면도이다.
도 13a 내지 도 13e는 도 12에 도시된 평판 램프의 제조방법을 설명하기 위한 도면들이다.
도 14a 및 도 14b는 각각 방전가스의 압력 변화에 따른 전압 특성을 측정하기 위하여 실험 대상이 된 종래 평판 램프와 본 발명에 따른 평판 램프의 단면을 도시한 것이다.
도 15는 도 14a 및 도 14b에 각각 도시된 종래 평판 램프 및 본 발명에 따른 평판 램프에서, 방전가스의 압력 변화에 따른 전압 특성의 측정 결과를 비교하여 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
110,210,310... 하부기판 111,211... 어드레스전극
112,212... 제1 유전체층 113,213... 격벽
114,214,314... 방전셀 115,215,315... 형광체층
120,220,320... 상부기판
121a,121b,221a,221b... 유지전극
122a,122b,222a,222b... 버스전극
125a,125b,225a,225b,325a,325b,335a,335b... 베이스전극
126a,126b,226a,226b,326a,326b,336a,336b... 산화된 다공성 실리콘층
127,227,337... 실리콘층
311a,311b,321a,321b... 방전전극 313... 스페이서
본 발명은 플라즈마 디스플레이 패널 및 평판 램프에 관한 것으로, 상세하게는 산화된 다공성 실리콘(oxidized porous silicon)을 이용하여 전자방출특성을 향상시킬 수 있는 플라즈마 디스플레이 패널 및 평판 램프에 관한 것이다.
플라즈마 디스플레이 패널(Plasma display panel; PDP)은 전기적 방전을 이용하여 화상을 형성하는 장치로서, 휘도나 시야각 등의 표시 성능이 우수하여 그 사용이 날로 증대되고 있다. 이러한 플라즈마 디스플레이 패널은 전극에 인가되는 직류 또는 교류 전압에 의하여 전극 사이에서 가스 방전이 일어나게 되고, 이 방전 과정에서 발생되는 자외선의 방사에 의하여 형광체가 여기되어 가시광을 발산하게 된다.
상기 플라즈마 디스플레이 패널은 그 방전 형식에 따라 직류형(DC type)과 교류형(AC type)으로 분류될 수 있다. 직류형 플라즈마 디스플레이 패널은 모든 전극들이 방전공간에 노출되는 구조로서, 대응 전극들 사이에 전하의 이동이 직접적으로 이루어진다. 교류형 플라즈마 디스플레이 패널은 적어도 하나의 전극이 유전체층으로 감싸지고, 대응하는 전극들 사이에 직접적인 전하의 이동이 이루어지지 않는 대신 벽전하(wall charge)에 의하여 방전이 수행된다.
또한, 플라즈마 디스플레이 패널은 전극들의 배치 구조에 따라 대향 방전형(facing discharge type)과 면 방전형(surface discharge type)으로 분류될 수 있다. 대향 방전형 플라즈마 디스플레이 패널은 쌍을 이루는 두 개의 유지전극이 각각 상부기판과 하부기판에 배치된 구조로서, 방전이 기판에 수직인 방향으로 일어난다. 면 방전형 플라즈마 디스플레이 패널은 쌍을 이루는 두 개의 유지전극이 동일한 기판 상에 배치된 구조로서, 방전이 기판에 나란한 방향으로 일어난다.
상기 대향 방전형 플라즈마 디스플레이 패널은 발광 효율(luminous efficiency)은 높은 반면에, 플라즈마에 의해 형광체층이 쉽게 열화되는 단점이 있어서, 근래에는 면 방전형 플라즈마 디스플레이 패널이 주류를 이루고 있다.
도 1에는 종래의 일반적인 면 방전형 플라즈마 디스플레이 패널이 도시되어 있다. 그리고, 도 2a 및 도 2b에는 도 1에 도시된 플라즈마 디스플레이 패널을 가로 방향 및 세로 방향으로 절단한 단면이 도시되어 있다.
도 1, 도 2a 및 도 2b를 참조하면, 종래의 플라즈마 디스플레이 패널은 일정간격으로 상호 대면하는 상부기판(20)과 하부기판(10)을 구비한다. 상기 상부기판(20)과 하부기판(10) 사이의 공간은 플라즈마 방전이 일어나는 방전공간이 된다.
하부기판(10)의 상면에는 다수의 어드레스 전극(11)이 스트라이프(stripe) 형태로 배열되어 있으며, 이 어드레스 전극들(11)은 제1 유전체층(12)에 의해 매립되어 있다. 상기 제1 유전체층(12)의 상면에는 상기 방전공간을 구획하여 방전셀들(14)을 형성하고, 이 방전셀들(14) 간의 전기적, 광학적 간섭을 방지하는 다수의 격벽(13)이 서로 소정 간격을 두고 형성되어 있다. 그리고, 상기 방전셀들(14)의 내면에는 각각 적색(R), 녹색(G), 청색(B)의 형광체층(15)이 소정 두께 도포되어 있으며, 상기 방전셀들(14)의 내부에는 방전가스가 채워진다.
상부기판(20)은 가시광이 투과될 수 있는 투명기판으로서 주로 유리로 이루어지며, 격벽들(13)이 형성된 하부기판(10)에 결합된다. 상기 상부기판(20)의 하면에는 어드레스 전극들(11)과 직교하는 스트라이프 형태의 유지전극들(sustaining electrode, 21a, 21b)이 쌍을 이루며 형성되어 있다. 상기 유지전극들(21a, 21b)은 가시광이 투과될 수 있도록 주로 ITO(Indium Tin Oxide)와 같은 투명한 도전성 재료로 이루어진다. 그리고, 상기 유지전극들(21a, 21b)의 라인 저항을 줄이기 위하여, 유지전극들(21a, 21b) 각각의 하면에는 금속재질로 이루어진 버스전극들(22a, 22b)이 유지전극들(21a, 21b)보다 폭을 좁게 하여 형성되어 있다. 이러한 유지전극들(21a, 21b)과 버스전극들(22a, 22b)은 투명한 제2 유전체층(23)에 의해 매립되어 있다. 상기 제2 유전체층(23)의 하면에는 산화마그네슘(MgO)으로 이루어진 보호막(24)이 형성되어 있다.
상기와 같은 구조의 플라즈마 디스플레이 패널에서, 상기 보호막(24)은 플라즈마 입자의 스퍼터링에 의한 제2 유전체층(23)의 손상을 방지하고 2차 전자를 방출하여 방전전압을 낮추어 주는 역할을 한다. 그러나, 산화마그네슘(MgO)으로 이루어진 보호막은 2차 전자방출계수가 낮기 때문에 방전공간 내에서 충분한 전자방출 효과를 내는 데에는 한계가 있다.
이러한 문제점을 해결하기 위한 플라즈마 디스플레이 패널로서, 도 3에는 미 국특허 제6,346,775호에 개시된 플라즈마 디스플레이 패널의 단면이 도시되어 있다.
도 3을 참조하면, 상부기판(40)과 하부기판(30)이 서로 대향되게 배치되어 그 사이에 방전공간을 형성한다. 상부기판(40)과 하부기판(30) 사이에는 상기 방전공간을 구획하여 방전셀들(34)을 형성하는 다수의 격벽(33)이 마련된다. 상기 하부기판(30)의 상면에는 어드레스 전극들(31)이 형성되며, 상기 어드레스 전극들(31)은 상기 하부기판(30)의 상면에 형성되는 제1 유전체층(32)에 의하여 매립된다. 그리고, 상기 상부기판(40)의 하면에는 유지전극들(41)이 형성되고, 상기 유지전극들(41)은 상기 상부기판(40)의 하면에 형성되는 제2 유전체층(43)에 의하여 매립된다. 상기 제2 유전체층(43)의 하면에는 보호막(44)과 카본나노튜브(CNT; carbon nanotube,45)가 순차적으로 적층된 2차 전자 증폭 구조체(secondary electron amplification structure)가 형성된다. 이와 같은 플라즈마 디스플레이 패널에서는, 2차 전자 증폭 구조체로 인하여 효율 및 휘도가 향상되며, 방전전압이 강하된다는 장점이 있으나, 방전 중에 카본나노튜브(45)가 파괴될 가능성이 있다. 그리고, 플라즈마 디스플레이 패널에서는 방전공간의 내부가 저진공 상태(low vacuum atmosphere)로 유지되는데, 이러한 저진공 상태에서는 카본나노튜브(45)의 전자방출특성이 좋지 않다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 산화된 다공성 실리콘을 이용하여 전자방출특성을 향상시킬 수 있는 플라즈마 디스플레이 패 널 및 평판 램프를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여,
본 발명에 따른 플라즈마 디스플레이 패널은,
서로 대향되게 배치되는 하부패널 및 상부패널;
상기 하부패널에 형성되는 다수의 어드레스전극;
상기 상부패널에 형성되는 다수의 유지전극; 및
상기 상부패널에 상기 유지전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;을 구비한다.
상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다.
본 발명의 제1 구현예에 따른 플라즈마 디스플레이 패널은,
서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;
상기 하부기판의 상면에 형성되는 다수의 어드레스전극;
상기 어드레스전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;
상기 상부기판의 하면에 상기 어드레스전극들과 교차하는 방향으로 형성되는 다수의 유지전극;
상기 유지전극들을 매립하도록 상기 상부기판의 하면에 형성되는 제2 유전체 층;
상기 제2 유전체층의 하부에 형성되는 산화된 다공성 실리콘층;
상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및
상기 방전셀들의 내벽에 형성되는 형광체층;을 구비한다.
여기서, 상기 산화된 다공성 실리콘층은 상기 제2 유전체층의 하부 전면에 형성되거나 상기 유지전극들에 대응하는 위치에 상기 유지전극들과 동일한 폭으로 형성될 수 있다.
상기 산화된 다공성 실리콘층의 상면에는 베이스전극이 형성될 수 있다.
상기 유지전극들의 하면에는 버스전극들이 더 형성될 수 있다.
상기 제2 유전체층 및 산화된 다공성 실리콘층의 하면에는 보호막이 형성될 수 있다.
본 발명의 제2 구현예에 따른 플라즈마 디스플레이 패널은,
서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;
상기 하부기판의 상면에 형성되는 다수의 어드레스전극;
상기 어드레스전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;
상기 상부기판의 하면에 상기 어드레스전극들과 교차하는 방향으로 형성되는 다수의 유지전극;
상기 유지전극들의 하면에 형성되는 다수의 산화된 다공성 실리콘층;
상기 상부기판의 하면에 형성되는 것으로, 상기 산화된 다공성 실리콘층의 하면을 노출시키는 제2 유전체층;
상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및
상기 방전셀들의 내벽에 형성되는 형광체층;을 구비한다.
상기 유지전극들과 상기 산화된 다공성 실리콘층 사이에는 버스전극들이 더 형성될 있다. 이때, 상기 버스전극은 상기 유지전극의 가장자리를 따라 상기 유지전극보다 좁은 폭으로 형성되는 것이 바람직하며, 상기 산화된 다공성 실리콘층은 상기 버스전극과 동일한 폭으로 형성될 수 있다.
본 발명의 구현예에 따른 플라즈마 디스플레이 패널의 제조방법은,
기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극들을 매립하도록 유전체층을 형성하는 단계;
상기 유전체층의 상면에 다수의 베이스전극을 상기 유지전극들과 나란한 방향으로 형성하는 단계;
상기 유전체층의 상면에 상기 베이스전극들을 매립하도록 실리콘층을 형성하는 단계;
상기 베이스전극들의 상부에 위치한 상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및
상기 다공성 실리콘층을 산화시키는 단계; 및
상기 유전체층 상에 남아있는 상기 실리콘층을 제거하는 단계;를 포함한다.
상기 베이스전극들은 상기 유전체층의 상면에 베이스전극 물질을 증착하고 이를 패터닝함으로써 형성될 수 있다.
상기 유전체층의 상면 및 산화된 다공성 실리콘층들의 상면에 보호막을 형성하는 단계가 더 포함될 수 있다. 그리고, 상기 유지전극들의 상면에 버스전극들을 형성하는 단계가 더 포함될 수 있다.
상기 실리콘층은 폴리실리콘층 또는 비정질 실리콘층이며, 플라즈마 화학기상증착(PECVD)법에 의하여 형성될 수 있다.
상기 다공성 실리콘층은 상기 베이스전극들의 상부에 위치한 상기 실리콘층이 불화수소(HF)와 에탄올이 혼합된 용액에 의하여 양극산화(anodization) 처리되어 형성될 수 있다.
상기 산화된 다공성 실리콘층은 상기 다공성 실리콘층이 전기화학적 산화(electrochemical oxidation)법에 의하여 산화되어 형성될 수 있다.
본 발명의 다른 구현예에 따른 플라즈마 디스플레이 패널의 제조방법은,
기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극의 상면에 버스전극들을 형성하는 단계;
상기 유지전극 및 버스전극을 매립하도록 상기 기판의 상면에 유전체층을 형성하는 단계;
상기 유전체층을 식각하여 상기 버스전극의 상면을 노출시키는 트렌치를 형성하는 단계;
상기 버스전극의 상면에 실리콘층을 형성하는 단계;
상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및
상기 다공성 실리콘층을 산화시키는 단계;를 포함한다.
본 발명의 또 다른 구현예에 따른 플라즈마 디스플레이 패널의 제조방법은,
기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극들을 매립하도록 유전체층을 형성하는 단계;
상기 유전체층을 식각하여 상기 유지전극의 상면을 노출시키는 트렌치를 형성하는 단계;
상기 유지전극의 상면에 실리콘층을 형성하는 단계;
상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및
상기 다공성 실리콘층을 산화시키는 단계;를 포함한다.
본 발명의 제3 구현예에 따른 플라즈마 디스플레이 패널은,
서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;
상기 하부기판의 상면에 형성되는 다수의 제1 전극;
상기 제1 전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;
상기 상부기판의 하면에 상기 제1 전극들과 교차하는 방향으로 형성되는 다수의 제2 전극;
상기 제2 전극들을 매립하도록 상기 상부기판의 하면에 형성되는 제2 유전체 층;
상기 제1 유전체층의 상부와 제2 유전체층의 하부 중 적어도 하나에 상기 제1 전극들 또는 제2 전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;
상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및
상기 방전셀들의 내벽에 형성되는 형광체층;을 구비한다.
본 발명의 제4 구현예에 따른 플라즈마 디스플레이 패널은,
서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;
상기 하부기판의 상면에 형성되는 다수의 제1 전극;
상기 상부기판의 하면에 상기 제1 전극들과 교차하는 방향으로 형성되는 다수의 제2 전극;
상기 제1 전극과 제2 전극 중 어느 하나의 전극 표면에 형성되는 다수의 산화된 다공성 실리콘층;
상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및
상기 방전셀들의 내벽에 형성되는 형광체층;을 구비한다.
여기서, 상기 제1 전극과 제2 전극 중 상기 산화된 다공성 실리콘층이 형성되는 전극은 캐소드 전극인 것이 바람직하다.
한편, 본 발명에 따른 평판 램프는,
서로 대향되게 배치되는 하부패널 및 상부패널;
상기 하부패널과 상부패널 중 적어도 하나의 패널에 형성되는 다수의 방전전극; 및
상기 방전전극들이 형성된 패널에 상기 방전전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;을 구비한다.
여기서, 상기 산화된 다공성 실리콘층들의 일면에는 베이스전극들이 형성될 수 있다.
상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다.
본 발명의 제1 구현예에 따른 평판 램프는,
서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;
상기 하부기판과 상부기판 중 적어도 하나의 기판 외면에 형성되는 다수의 방전전극;
상기 방전전극들이 형성된 기판 내면 쪽에 상기 방전전극들에 대응하여 상기 방전전극들과 나란한 방향으로 형성되는 다수의 산화된 다공성 실리콘층;
상기 하부기판과 상부기판 사이에 마련되는 다수의 스페이서; 및
상기 방전공간의 내벽에 형성되는 형광체층;을 구비한다.
여기서, 상기 방전전극들이 형성된 기판 내면과 상기 산화된 다공성 실리콘층 사이에는 다수의 베이스전극이 형성될 수 있다. 이때, 상기 베이스전극은 상기 산화된 다공성 실리콘층과 동일한 폭으로 형성된다.
본 발명의 구현예에 따른 평판 램프의 제조방법은,
기판의 하면에 다수의 방전전극을 형성하고, 상기 기판의 상면에 다수의 베이스전극을 형성하는 단계;
상기 기판의 상면에 상기 베이스전극들을 매립하도록 실리콘층을 형성하는 단계;
상기 베이스전극들의 상부에 위치한 상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계;
상기 다공성 실리콘층을 산화시키는 단계; 및
상기 기판 상에 남아 있는 실리콘층을 제거하는 단계;를 포함한다.
상기 베이스전극은 상기 기판의 상면에 베이스전극 물질을 증착하고, 이를 패터닝함으로써 형성될 수 있다.
상기 실리콘층은 폴리실리콘층 또는 비정질 실리콘층이며, 플라즈마 화학기상증착(PECVD)법에 의하여 형성될 수 있다.
상기 다공성 실리콘층은 상기 베이스전극들의 상부에 위치한 상기 실리콘층이 불화수소(HF)와 에탄올이 혼합된 용액에 의하여 양극산화 처리되어 형성될 수 있다.
상기 산화된 다공성 실리콘층은 상기 다공성 실리콘층이 전기화학적 산화법에 의하여 산화되어 형성될 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설 명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭한다.
도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이의 분리 사시도이며, 도 5는 도 4에 도시된 플라즈마 디스플레이 패널의 일부 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 서로 대향되게 배치되는 하부패널 및 상부패널을 구비한다. 여기서, 하부패널과 상부패널 사이는 플라즈마 방전이 일어나는 방전공간이 형성된다. 그리고, 상기 하부패널과 상부패널 사이에는 상기 방전공간을 구획하여 방전셀들(114)을 형성하고, 상기 방전셀들(114) 간의 전기적, 광학적 간섭을 방지하는 다수의 격벽(113)이 마련된다. 상기 방전셀들(114) 내부에는 방전시 자외선을 발생시키는 방전가스가 채워지는데, 이러한 방전가스로는 일반적으로 네온(Ne)가스와 크세논(Xe)가스가 혼합된 가스가 사용된다. 또한, 상기 방전셀들(114)의 내벽에는 각각 적색(R), 녹색(G), 청색(B)의 형광체층(115)이 소정 두께로 도포되며, 이러한 형광체층(115)은 방전에 의하여 발생된 자외선에 의하여 여기되어 소정 색상의 가시광을 발생시키게 된다.
상기 하부패널은 하부기판(110)과, 상기 하부기판(110)의 상면에 형성되는 다수의 어드레스전극(111)과, 상기 어드레스전극들(111)을 매립하도록 상기 하부기판(110)의 상면에 형성되는 제1 유전체층(112)을 포함한다.
상기 하부기판(110)으로는 일반적으로 유리기판이 사용된다. 상기 하부기판(110)의 상면에는 다수의 어드레스전극(111)이 서로 나란하게 형성된다. 그리고, 상기 어드레스전극들(111)은 상기 제1 유전체층(112)에 의하여 매립된다.
상기 격벽들(113)은 상기 제1 유전체층(112)의 상면에 상기 어드레스전극들(111)과 나란한 방향으로 서로 소정간격을 두고 형성된다. 한편, 상기 격벽들(113)은 어드레스전극들(111)과 직교하는 방향으로 형성될 수도 있으며, 또한 매트릭스 형태로 형성될 수도 있다. 상기 형광체층(115)은 제1 유전체층(112)의 상면 및 격벽들(113)의 측면에 소정 두께로 형성된다.
상기 상부패널은 상기 하부기판(110)과 일정간격 이격되게 배치되는 상부기판(120)과, 상기 상부기판(120)의 하면에 형성되는 다수의 제1 및 제2 유지전극(121a,121b)과, 상기 제1 및 제2 유지전극들(121a,121b)을 매립하도록 상기 상부기판(120)의 하면에 형성되는 제2 유전체층(123)과, 상기 제1 및 제2 유지전극들(121a,121b)의 하부에 형성되는 다수의 제1 및 제2 산화된 다공성 실리콘층(126a,126b)을 포함한다.
상기 상부기판(120)으로는 일반적으로 가시광이 투과될 수 있는 유리기판이 사용된다. 상기 상부기판(120)의 하면에는 제1 및 제2 유지전극(121a,121b)이 방전셀(114)마다 쌍을 이루어 상기 어드레스전극들(111)과 교차하는 방향으로 서로 나란하게 형성된다. 상기 제1 및 제2 유지전극(121a,121b)은 주로 ITO(Indium Tin Oxide)와 같은 투명한 도전성 재료로 이루어진다. 그리고, 상기 제1 및 제2 유지전극(121a,121b) 각각의 하면에는, 상기 제1 및 제2 유지전극(121a,121b)의 라인 저항을 줄이기 위하여 제1 및 제2 버스전극(122a,122b)이 형성된다. 상기 제1 및 제2 버스전극(122a,122b)은 상기 제1 및 제2 유지전극(121a,121b)의 가장자리를 따라 상기 제1 및 제2 유지전극(121a,121b)의 폭보다 좁은 폭으로 형성된다. 여기서, 상 기 제1 및 제2 버스전극(122a,122b)은 Al, Ag 등과 같은 금속재질로 이루어지는 것이 바람직하다. 상기 제1 및 제2 유지전극(121a,121b)과 제1 및 제2 버스전극(122a,122b)은 투명한 재질의 상기 제2 유전체층(123)에 의하여 매립된다.
상기 제2 유전체층(123)의 하면에는 다수의 제1 및 제2 베이스전극(125a,125b)이 제1 및 제2 유지전극들(121a,121b)에 대응하여 형성된다. 여기서, 상기 제1 및 제2 베이스전극(125a,125b)은 제1 및 제2 유지전극(121a,121b)과 나란한 방향으로 형성된다. 상기 제1 및 제2 베이스전극(125a,125b)은 ITO(Indium Tin Oxide), Al 또는 Ag로 이루어질 수 있다. 이러한 제1 및 제2 베이스전극(125a,125b)은 그 하면에 제1 및 제2 산화된 다공성 실리콘층(126a,126b)을 형성하기 위한 전극들이다.
상기 제1 및 제2 베이스전극(125a,125b)의 하면에는 각각 제1 및 제2 산화된 다공성 실리콘층(126a,126b)이 형성된다. 여기서, 상기 산화된 다공성 실리콘층(126a,126b)은 산화된 다공성 폴리실리콘(oxidized porous polysilicon)층 또는 산화된 다공성 비정질 실리콘층(oxidized porous amorphous silicon)이 될 수 있다. 상기 제1 및 제2 산화된 다공성 실리콘층(126a,126b)은 상기 제1 및 제2 베이스전극(125a,125b)과 동일한 폭으로 형성된다. 이러한 제1 및 제2 산화된 다공성 실리콘층(126a,126b)은 전자 방출을 증폭시키는 역할을 한다.
상기 제2 유전체층(123)의 하면에는 보호막(124)이 형성될 수 있다. 상기 보호막(124)은 플라즈마 입자의 스퍼터링에 의한 제2 유전체층(123)의 손상을 방지하고 2차 전자를 방출하여 방전전압을 낮추어 주는 역할을 한다. 여기서, 상기 보호 막(124)은 MgO로 이루어지는 것이 바람직하다. 한편, 상기 보호막(124)은 제1 및 제2 산화된 다공성 실리콘층(126a,126b)의 하면에도 형성될 수 있다.
상기와 같은 구조의 플라즈마 디스플레이 패널에서, 방전을 위하여 제1 및 제2 유지전극(121a,121b)에 각각 예를 들어 1000V 및 0V의 전압이 인가되면, 방전셀(114) 내부에서는 제1 유지전극(121a)에서 제2 유지전극(121b)으로 향하는 전계(electric field)가 형성된다. 이러한 전계의 형성으로 인하여 제2 베이스전극(125b)으로부터 제2 산화된 다공성 실리콘층(126b)으로 전자들이 유입되고, 이렇게 유입된 전자들은 제2 산화된 다공성 실리콘층(126b)을 통과하면서 가속되어 방전셀(114) 내부로 방출된다. 한편, 상기 제1 및 제2 유지전극(121a,121b)에 각각 예를 들어 0V 및 1000V의 전압이 인가된다면, 제1 산화된 다공성 실리콘층(126a)으로부터 가속된 전자들이 방출되게 된다.
이와 같이, 플라즈마 디스플레이 패널의 상부패널에 산화된 다공성 실리콘층들(126a,126b)을 형성하게 되면, 전자방출 특성이 향상되어 휘도 및 효율이 향상된다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다.
도 6을 참조하면, 하부패널과 상부패널이 서로 대향되게 배치되어 그 사이에 방전공간을 형성하며, 이러한 방전공간은 격벽들(미도시)에 의하여 구획되어 방전셀들(214)을 형성한다. 그리고, 상기 방전셀들(214)의 내벽에는 형광체층이 형성된다.
상기 하부패널은 하부기판(210)과, 상기 하부기판(210)의 상면에 서로 나란하게 형성되는 다수의 어드레스전극(211)과, 상기 어드레스전극들(211)을 매립하도록 상기 하부기판(210)의 상면에 형성되는 제1 유전체층(212)을 포함한다.
상기 상부패널은 상부기판(220)과 상기 상부기판(220)의 하면에 형성되는 제1 및 제2 유지전극(221a,221b)과, 상기 제1 및 제2 유지전극(221a,221b)의 하면에 형성되는 제1 및 제2 버스전극(222a,222b)과, 상기 제1 및 제2 버스전극(222a,222b)의 하면에 형성되는 제1 및 제2 산화된 다공성 실리콘층(226a,226b)을 포함한다.
상기 제1 및 제2 유지전극(221a,221b)은 상기 어드레스전극들(211)과 교차하는 방향으로 서로 나란하게 형성된다. 이러한 제1 및 제2 유지전극(221a,221b)은 ITO(Indium Tin Oxide)와 같은 투명한 도전성 재료로 이루어진다. 그리고, 상기 제1 및 제2 유지전극(221a,221b) 각각의 하면에는, 상기 제1 및 제2 유지전극(221a,221b)의 라인 저항을 줄이기 위하여 제1 및 제2 버스전극(222a,222b)이 형성된다. 또한, 상기 제1 및 제2 버스전극(222a,222b)은 그 하면에 제1 및 제2 산화된 다공성 실리콘층(226a,226b)을 형성하기 위한 전극 역할도 한다. 상기 제1 및 제2 버스전극(222a,222b)은 상기 제1 및 제2 유지전극(221a,221b)의 가장자리를 따라 상기 제1 및 제2 유지전극(221a,221b)의 폭보다 좁은 폭으로 형성된다. 여기서, 상기 제1 및 제2 버스전극(222a,222b)은 Al, Ag 등과 같은 금속재질로 이루어지는 것이 바람직하다.
상기 제1 및 제2 버스전극(222a,222b)의 하면에는 제1 및 제2 산화된 다공성 실리콘층(226a,226b)이 형성된다. 여기서, 상기 산화된 다공성 실리콘층(226a,226b)은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다. 상기 제1 및 제2 산화된 다공성 실리콘층(226a,226b)은 상기 제1 및 제2 버스전극(222a,222b)을 따라 상기 제1 및 제2 버스전극(222a,222b)과 동일한 폭으로 형성된다.
상기 상부기판(220)의 하면에는 투명한 재질의 제2 유전체층(223)이 상기 제1 및 제2 산화된 다공성 실리콘층(226a,226b)의 하면을 노출시키도록 형성된다. 상기 제2 유전체층(223)의 하면에는 보호막(224)이 형성될 수 있다. 여기서, 상기 보호막(224)은 MgO로 이루어지는 것이 바람직하다. 상기 보호막(224)은 제1, 제2 산화된 다공성 실리콘층(226a,226b)의 하면에도 형성될 수 있다.
한편, 본 실시예에서는, 상기 유지전극들(221a,221b)과 산화된 다공성 실리콘층(226a,226b) 사이에 버스전극들(222a,222b)이 형성되지 않고, 상기 산화된 다공성 실리콘층(226a,226b)이 유지전극들(221a,221b)의 하면에 직접 형성될 수도 있다. 이 경우, 산화된 다공성 실리콘층(226a,226b)은 유지전극들(221a,221b)과 동일한 폭으로 형성된다. 그리고, 상기 제2 유전체층(223)은 상기 산화된 다공성 실리콘층(226a,226b)의 하면을 노출시키도록 상기 상부기판(220)의 하면에 형성된다.
상기와 같은 구조의 플라즈마 디스플레이 패널에서, 산화된 다공성 실리콘층(226a,226b)으로부터 가속된 전자들이 방출되는 과정은 전술한 실시예와 유사하므로, 이에 대한 상세한 설명은 생략한다.
이하에서는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 제조방법 에 대해서 설명한다.
도 7a 내지 도 7g는 도 4에 도시된 플라즈마 디스플레이 패널의 상부패널을 제조하는 방법을 설명하기 위한 도면들이다. 도 7a 내지 도 7g에서, 기판 및 유전체층은 각각 도 4에 도시된 상부기판 및 제2 유전체층을 나타낸다.
먼저, 도 7a를 참조하면, 기판(120)의 상면에 ITO와 같은 투명한 도전성 재료를 증착한 다음, 이를 패터닝하여 다수의 제1 및 제2 유지전극(121a,121b)을 형성한다. 그리고, 상기 제1 및 제2 유지전극들(121a,121b)의 상면에 Al, Ag와 같은 금속물질을 증착한 다음, 이를 패터닝하여 다수의 제1 및 제2 버스전극(122a,122b)을 형성한다. 여기서, 상기 제1 및 제2 버스전극(122a,122b)은 상기 제1 및 제2 유지전극(121a,121b)의 가장자리를 따라 상기 제1 및 제2 유지전극(121a,121b)보다 좁은 폭으로 형성된다. 이어서, 상기 기판(120)의 상면에 상기 유지전극들(121a,121b) 및 버스전극들(122a,122b)을 매립하도록 유전체층(123)을 형성한다.
다음으로, 도 7b를 참조하면, 상기 유전체층(123)의 상면에 ITO, Al, Ag 등과 같은 베이스전극 물질(125)을 소정 두께로 증착한다. 그리고, 상기 베이스전극 물질(125)을 소정 형태로 패터닝하게 되면 도 7c에 도시된 바와 같이 제1 및 제2 유지전극들(121a,121b) 상부에 제1 및 제2 베이스전극들(125a,125b)이 형성된다.
이어서, 도 7d를 참조하면, 상기 유전체층(123)의 상면에 상기 제1 및 제2 베이스전극들(125a,125b)을 매립하도록 실리콘층(127)을 형성한다. 여기서, 상기 실리콘층(127)은 폴리실리콘층 또는 비정질 실리콘층이 될 수 있다. 상기 실리콘층(127)은 대략 400℃ 이하의 온도에서 플라즈마 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)법에 의하여 소정 두께로 형성될 수 있다.
다음으로, 도 7e를 참조하면, 상기 제1 및 제2 베이스전극들(125a,125b)의 상부에 위치한 실리콘층(127)을 다공성 실리콘층으로 변화시킨다. 구체적으로, 상기 다공성 실리콘층은 상기 제1 및 제2 베이스전극(125a,125b)에 소정의 전류밀도를 인가한 상태에서 불화수소(HF)와 에탄올을 혼합한 용액으로 상기 실리콘층을 양극산화(anodization) 처리함으로써 형성될 수 있다. 다음으로, 상기 다공성 실리콘층을 전기화학적 산화(electrochemical oxidation)법에 의하여 산화시킨다. 구체적으로는, 다공성 실리콘층을 황산 수용액에 넣은 상태에서 상기 다공성 실리콘층에 소정의 전류밀도를 인가하게 되면 상기 다공성 실리콘층은 산화된 다공성 실리콘층(126a,126b)으로 변하게 된다.
이어서, 도 7f를 참조하면, 상기 유전체층(123) 상에 남아 있는 실리콘층(127)을 제거한다. 마지막으로, 도 7g를 참조하면, 상기 유전체층(123)의 상면 및 산화된 다공성 실리콘층(126a,126b)의 상면에 MgO로 이루어진 보호막(124)을 형성한다. 한편, 상기 보호막(124)은 상기 유전체층(123)의 상면에만 형성될 수도 있다. 상기한 공정을 통하여 제조된 상부패널을 어드레스전극들이 형성된 하부패널과 결합함으로써 플라즈마 디스플레이 패널이 완성된다.
도 8a 내지 도 8e는 도 6에 도시된 플라즈마 디스플레이 패널의 상부패널을 제조하는 방법을 설명하기 위한 도면들이다. 도 8a 내지 도 8e에서, 기판 및 유전체층은 각각 도 6에 도시된 상부기판 및 제2 유전체층을 나타낸다.
먼저, 도 8a를 참조하면, 기판(220) 상에 제1 및 제2 유지전극(221a,221b)을 형성하고, 상기 제1 및 제2 유지전극(221a,221b)의 상면에 제1 및 제2 버스전극(222a,222b)을 형성한다. 그리고, 상기 기판(220)의 상면에 상기 유지전극들(221a,221b) 및 버스전극들(222a,222b)을 매립하도록 유전체층(223)을 형성한다.
다음으로, 도 8b를 참조하면, 상기 유전체층(223)을 식각하여 상기 제1 및 제2 버스전극(222a,222b)의 상면을 노출시키는 트렌치들(230)을 형성한다. 이어서, 도 8c를 참조하면, 상기 제1 및 제2 버스전극(222a,222b)의 상면에 실리콘층(227)을 형성한다. 여기서, 상기 실리콘층(227)은 폴리실리콘층 또는 비정질 실리콘층이 될 수 있다. 상기 실리콘층(227)은 대략 400℃ 이하의 온도에서 플라즈마 화학기상증착(PECVD)법에 의하여 소정 두께로 형성될 수 있다.
다음으로, 도 8d를 참조하면, 상기 제1 및 제2 버스전극(222a,222b)의 상면에 형성된 실리콘층(227)을 다공성 실리콘층으로 변화시킨다. 구체적으로, 상기 다공성 실리콘층은 상기 제1 및 제2 버스전극(222a,222b)에 소정의 전류밀도를 인가한 상태에서 불화수소(HF)와 에탄올을 혼합한 용액으로 상기 실리콘층(227)을 양극산화 처리함으로써 형성될 수 있다. 다음으로, 상기 다공성 실리콘층을 전기화학적 산화법에 의하여 산화시킨다. 구체적으로는, 다공성 실리콘층을 황산 수용액에 넣은 상태에서 상기 다공성 실리콘층에 소정의 전류밀도를 인가하게 되면 상기 다공성 실리콘층은 산화된 다공성 실리콘층(226a,226b)으로 변하게 된다.
마지막으로, 도 8e를 참조하면, 상기 유전체층(223)의 상면 및 산화된 다공성 실리콘층(226a,226b)의 상면에 MgO로 이루어진 보호막(224)을 형성한다. 한편, 상기 보호막(224)은 상기 유전체층(223)의 상면에만 형성될 수도 있다.
한편, 산화된 다공성 실리콘층(226a,226b)이 유지전극들(221a,221b)의 하면에 직접 형성되는 상부패널을 제조하는 경우에는, 상기한 공정들에서 버스전극들(222a,222b)을 형성하는 단계가 생략된다. 이 경우, 유전체층(223)이 유지전극들(221a,221b)의 상면을 노출시키도록 식각되며, 상기 유지전극들(221a,221b)의 상면에는 실리콘층(227)이 형성된다. 그리고, 상기 실리콘층(227)은 전술한 바와 같이 산화된 다공성 실리콘층(226a,226b)으로 변화하게 된다.
도 9는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다. 도 9를 참조하면, 하부기판(410)과 상부기판(420)이 서로 일정한 간격을 두고 대향되게 마련되어 그 사이에 방전공간을 형성한다. 그리고, 상기 하부기판(410)과 상부기판(420) 사이에는 방전공간을 구획하여 방전셀들(414)을 형성하는 다수의 격벽(미도시)이 마련되며, 상기 방전셀들(414)의 내벽에는 형광체층(415)이 형성된다.
하부기판(410)의 상면에는 다수의 어드레스전극(411)이 형성되고, 이러한 어드레스전극들(411)은 제1 유전체층(412)에 의하여 매립된다. 상부기판(420)의 하면에는 다수의 제1 및 제2 유지전극(421a,421b)이 상기 어드레스전극들(411)과 교차하는 방향으로 형성되고, 상기 제1 및 제2 유지전극(421a,421b)의 하면에는 각각 제1 및 제2 버스전극(422a,422b)이 형성된다. 상기 제1 및 제2 유지전극(421a,421b)과 제1 및 제2 버스전극(422a,422b)은 제2 유전체층(423)에 의하여 매립된다.
상기 제2 유전체층(423)의 하면 전체에는 베이스전극(425)이 형성된다. 여기서, 상기 베이스전극(425)은 그 하면에 산화된 다공성 실리콘층(426)을 형성하기 위한 전극이다. 상기 베이스전극(425)은 ITO(Indium Tin Oxide) 등으로 이루어질 수 있다. 그리고, 상기 베이스전극(425)의 하면 전체에는 산화된 다공성 실리콘층(426)이 형성된다. 여기서, 상기 산화된 다공성 실리콘층(426)은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다. 여기서, 상기 산화된 다공성 실리콘층(426)은 전자방출을 증폭시키는 역할 뿐만아니라 보호막의 기능도 하게 된다.
이상에서는 산화된 다공성 실리콘이 교류형 면 방전 구조의 플라즈마 디스플레이 패널에 적용된 경우가 설명되었지만, 상기 산화된 다공성 실리콘은 교류형 대향 방전 구조의 플라즈마 디스플레이 패널에도 적용될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다. 도 10을 참조하면, 하부기판(510)과 상부기판(520)이 서로 일정한 간격을 두고 대향되게 마련되어 그 사이에 방전공간을 형성한다. 그리고, 상기 하부기판(510)과 상부기판(520) 사이에는 방전공간을 구획하여 방전셀들(514)을 형성하는 다수의 격벽(미도시)이 마련되며, 상기 방전셀들(514)의 내벽에는 형광체층(미도시)이 형성된다.
상기 하부기판(510)의 하면 및 상부기판(520)의 상면에는 각각 방전셀들(514) 내부에 방전을 일으키기 위한 다수의 제1 전극(521a) 및 제2 전극(521b)이 쌍으로 형성된다. 여기서, 상기 제1 전극(521a)과 제2 전극(521b)은 서로 직교하는 방향으로 형성된다. 그리고, 상기 하부기판(510)의 상면에는 상기 제1 전극들 (521a)을 덮도록 제1 유전체층(512)이 형성되며, 상기 상부기판(520)의 하면에는 상기 제2 전극들(521b)을 덮도록 제2 유전체층(523)이 형성된다.
상기 제1 유전체층(512)의 상면에는 다수의 제1 베이스전극(525a)이 상기 제1 전극들(521a)에 대응하여 형성된다. 여기서, 상기 제1 베이스전극(525a)은 상기 제1 전극(521a)에 나란한 방향으로 형성된다. 그리고, 상기 제2 유전체층(523)의 하면에는 다수의 제2 베이스전극(525b)이 상기 제2 전극들(521b)에 대응하여 형성된다. 여기서, 상기 제2 베이스전극(525b)은 상기 제2 전극(521b)에 나란한 방향으로 형성된다. 상기 제1 및 제2 베이스전극(525a,525b)은 ITO(Indium Tin Oxide), Al 또는 Ag로 이루어질 수 있다.
상기 제1 베이스전극(525a)의 상면 및 제2 베이스전극(525b)의 하면에는 각각 제1 및 제2 산화된 다공성 실리콘층(526a,526b)이 형성된다. 여기서, 상기 산화된 다공성 실리콘층(526a,526b)은 산화된 다공성 폴리실리콘(oxidized porous polysilicon)층 또는 산화된 다공성 비정질 실리콘층(oxidized porous amorphous silicon)이 될 수 있다. 상기 제1 및 제2 산화된 다공성 실리콘층(526a,526b)은 상기 제1 및 제2 베이스전극(525a,525b)과 동일한 폭으로 형성된다. 한편, 상기 제1 유전체층(512) 및 제2 유전체층(523)의 표면에는 MgO로 이루어진 보호막(미도시)이 더 형성될 수 있다.
상기와 같은 구조의 플라즈마 디스플레이 패널에서, 제1 전극(521a)과 제2 전극(521b) 사이에 소정의 교류 전압이 인가되면, 가속된 전자들이 상기 제1 및 제2 산화된 다공성 실리콘층(526a,526b)으로부터 교대로 방출되어 패널의 휘도 및 효 율이 향상될 수 있다.
한편, 상기 산화된 다공성 실리콘은 직류형 플라즈마 디스플레이 패널에도 적용될 수 있다.
도 11은 본 발명의 제5 실시예에 따른 플라즈마 디스플레이 패널의 일부 단면도이다. 도 11을 참조하면, 하부기판(610)과 상부기판(620)이 서로 일정한 간격을 두고 대향되게 마련되어 그 사이에 방전공간을 형성한다. 그리고, 상기 하부기판(610)과 상부기판(620) 사이에는 방전공간을 구획하여 방전셀들(614)을 형성하는 다수의 격벽(미도시)이 마련되며, 상기 방전셀들(614)의 내벽에는 형광체층(미도시)이 형성된다.
상기 하부기판(610)의 상면에는 다수의 제1 전극(621a)이 형성된다. 여기서, 상기 제1 전극(621a)은 캐소드(cathode) 전극이 된다. 그리고, 상기 제1 전극(621a)의 상면에는 산화된 다공성 실리콘층(626)이 형성된다. 여기서, 상기 산화된 다공성 실리콘층(626)은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다. 그리고, 상기 상부기판(620)의 하면에는 다수의 제2 전극(621b)이 상기 제1 전극(621a)에 직교하는 방향으로 형성된다. 여기서, 상기 제2 전극(621b)은 애노드(anode) 전극이 된다.
상기와 같은 구조의 플라즈마 디스플레이 패널에서, 캐소드 전극인 제1 전극(621a)과 애노드 전극인 제2 전극(621b) 사이에 소정의 전압이 인가되면, 제1 전극(621a)으로부터 산화된 다공성 실리콘층(626)으로 전자들이 유입되고, 이렇게 유입된 전자들은 산화된 다공성 실리콘층(626)을 통과하면서 가속되어 방전셀(614) 내 부로 방출된다.
이상에서는 상기 제1 전극(621a)이 캐소드전극이 되고, 상기 제2 전극(621b)이 애노드전극이 되는 경우를 설명하였지만, 제1 전극(621a)이 애노드전극이 되고 제2 전극(621b)이 캐소드전극이 되는 경우도 적용될 수 있다. 이 경우에는 산화된 다공성 실리콘층(626)이 제2 전극(621b)의 하면에 형성된다.
한편, 상기한 전자방출 특성을 향상시키는 산화된 다공성 실리콘은 LCD(liquid Crystal Display)의 백라이트(back-light)로 주로 이용되는 평판 램프에도 적용될 수 있다. 도 12는 본 발명의 실시예에 따른 평판 램프의 단면을 도시한 것이다.
도 12를 참조하면, 본 발명의 실시예에 따른 평판 램프는 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부패널 및 상부패널을 구비한다. 상기 하부패널 및 상부패널 사이에는 다수의 스페이서(315)가 마련되며, 이러한 스페이서들(315)에 의하여 상기 방전공간은 다수의 방전셀(314)로 구획된다. 상기 방전셀들(314) 내부에는 주로 네온(Ne)가스와 크세논(Xe)가스가 혼합된 방전가스가 채워지며, 상기 방전셀들(314)의 내벽에는 형광체층이 형성된다.
상기 하부패널은 하부기판(310)과, 상기 하부기판(310)의 하면에 형성되는 다수의 제1 및 제2 방전전극(311a,311b), 상기 하부기판(310)의 상면에 형성되는 다수의 제1 및 제2 베이스전극(335a,335b) 및 상기 제1 및 제2 베이스전극들(335a,335b)의 상면에 형성되는 다수의 제1 및 제2 산화된 다공성 실리콘층(336a,336b)을 포함한다.
상기 하부기판(310)으로는 일반적으로 유리기판이 사용된다. 상기 제1 및 제2 방전전극(311a,311b)은 상기 하부기판(310)의 하면에 소정 간격을 두고 서로 나란하게 형성된다. 이러한 제1 및 제2 방전전극(311a,311b)은 ITO(Indium Tin Oxide), Al, Ag 등과 같은 도전성 재료로 이루어질 수 있다. 상기 제1 및 제2 베이스전극(335a,335b)은 상기 하부기판(310)의 상면에 상기 제1 및 제2 방전전극(311a,311b)에 대응하여 형성된다. 그리고, 상기 제1 및 제2 베이스전극(335a,335b)은 상기 제1 및 제2 방전전극(311a,311b)에 나란한 방향으로 형성된다. 이러한 제1 및 제2 베이스전극(335a,335b)은 그 상면에 제1 및 제2 산화된 다공성 실리콘층(336a,336b)을 형성하기 위한 전극들이다. 상기 제1 및 제2 베이스전극(335a,335b)은 ITO(Indium Tin Oxide), Al, Ag 등과 같은 도전성 재료로 이루어질 수 있다.
상기 제1 및 제2 산화된 다공성 실리콘층(336a,336b)은 상기 제1 및 제2 베이스전극(335a,335b)과 동일한 폭으로 형성된다. 여기서, 상기 산화된 다공성 실리콘층(336a,336b)은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다. 이러한 제1 및 제2 산화된 다공성 실리콘층(336a,336b)은 전자 방출을 증폭시키는 역할을 한다.
상기 상부패널은 상기 하부기판(310)과 일정간격 이격되게 배치되는 상부기판(320)과, 상기 상부기판(320)의 상면에 형성되는 다수의 제3 및 제4 방전전극(321a,321b)과, 상기 상부기판(320)의 하면에 형성되는 다수의 제3 및 제4 베이스전극(325a,325b)과, 상기 제3 및 제4 베이스전극들(325a,325b)의 하면에 형성되는 다수의 제3 및 제4 산화된 다공성 실리콘층(326a,326b)을 포함한다.
상기 상부기판(320)으로는 일반적으로 유리기판이 사용된다. 상기 제3 및 제4 방전전극(321a,321b)은 소정 간격을 두고 상기 제1 및 제2 방전전극(311a,311b)과 나란한 방향으로 형성된다. 상기 제3 및 제4 방전전극(321a,321b)은 ITO와 같은 투명한 도전성 재료로 이루어지는 것이 바람직하다. 한편, 상기 제3 및 제4 방전전극(321a,321b)은 Al, Ag 등과 같은 도전성 재료로 이루어질 수도 있다. 상기 제3 및 제4 베이스전극(325a,325b)은 상기 상부기판(320)의 하면에 상기 제3 및 제4 방전전극(321a,321b)에 대응하여 제3 및 제4 방전전극(321a,321b)에 나란한 방향으로 형성된다. 이러한 제3 및 제4 베이스전극(325a,325b)은 그 하면에 제3 및 제4 산화된 다공성 실리콘층(326a,326b)을 형성하기 위한 전극들이다. 상기 제3 및 제4 베이스전극(325a,325b)은 ITO와 같은 투명한 도전성 재료로 이루어지는 것이 바람직하다. 한편, 상기 제3 및 제4 베이스전극(325a,325b)은 Al, Ag 등과 같은 도전성 재료로 이루어질 수도 있다.
상기 제3 및 제4 산화된 다공성 실리콘층(326a,326b)은 상기 제3 및 제4 베이스전극(325a,325b)과 동일한 폭으로 형성된다. 여기서, 상기 산화된 다공성 실리콘층(326a,326b)은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층이 될 수 있다. 이러한 제3 및 제4 산화된 다공성 실리콘층(326a,326b)은 전자 방출을 증폭시키는 역할을 한다.
상기와 같은 구조의 평판 램프에서, 제1 및 제2 방전전극(311a,311b)에 소정의 전압이 인가되면, 제1 또는 제2 산화된 다공성 실리콘층(336a,336b)으로부터 가 속된 전자들이 방전셀(314) 내부로 방출되고, 제3 및 제4 방전전극(321a,321b)에 소정의 전압이 인가되면, 제3 및 제4 산화된 다공성 실리콘층(326a,326b)으로부터 가속된 전자들이 방전셀(314) 내부로 방출된다. 이러한 전자방출의 증폭효과로 인하여 램프의 휘도 및 효율이 향상된다.
이상에서는, 한 쌍의 방전전극이 상부패널과 하부패널 모두에 형성된 면 방전형 구조의 평판 램프가 설명되었지만, 본 실시예는 이에 한정되지 않고 한 쌍의 방전전극이 상부패널과 하부패널 중 어느 하나의 패널에만 형성된 면 방전형 구조의 평판 램프에도 적용될 수 있다. 또한, 본 실시예는 한 쌍의 방전전극이 각각 상부패널과 하부패널에 형성된 대향 방전형 구조의 평판 램프에도 적용될 수 있다.
이하에서는 본 발명의 실시예에 따른 평판 램프의 제조방법에 대해서 설명한다.
도 13a 내지 도 13e는 도 12에 도시된 평판 램프의 하부패널을 제조하는 방법을 설명하기 위한 도면들이다. 도 13a 내지 도 13e에서, 기판은 도 12에 도시된 하부기판을 나타낸다.
먼저, 도 13a를 참조하면, 기판(310)의 하면에 ITO, Al, Ag와 같은 도전성 재료를 증착한 다음, 이를 패터닝하여 제1 및 제2 방전전극(311a,311b)을 형성한다. 그리고, 상기 기판(310)의 상면에는 ITO, Al, Ag 등과 같은 베이스전극 물질(335)을 소정 두께로 증착한다. 다음으로, 상기 베이스전극 물질(335)을 소정 형태로 패터닝하게 되면 도 13b에 도시된 바와 같이 제1 및 제2 베이스전극(335a,335b)이 형성된다.
이어서, 도 13c를 참조하면, 상기 기판(310)의 상면에 상기 제1 및 제2 베이스전극(335a,335b)을 매립하도록 실리콘층(337)을 형성한다. 여기서, 상기 실리콘층(127)은 폴리실리콘층 또는 비정질 실리콘층이 될 수 있다. 상기 실리콘층(337)은 대략 400℃ 이하의 온도에서 플라즈마 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)법에 의하여 소정 두께로 형성될 수 있다.
다음으로, 도 13d를 참조하면, 상기 제1 및 제2 베이스전극(335a,335b)의 상부에 위치한 실리콘층(337)을 다공성 실리콘층으로 변화시킨다. 구체적으로, 상기 다공성 실리콘층은 상기 제1 및 제2 베이스전극(335a,335b)에 소정의 전류밀도를 인가한 상태에서 불화수소(HF)와 에탄올을 혼합한 용액으로 상기 실리콘층(337)을 양극산화(anodization) 처리함으로써 형성될 수 있다. 다음으로, 상기 다공성 실리콘층을 전기화학적 산화(electrochemical oxidation)법에 의하여 산화시킨다. 구체적으로는, 다공성 실리콘층을 황산 수용액에 넣은 상태에서 상기 다공성 실리콘층에 소정의 전류밀도를 인가하게 되면 상기 다공성 실리콘층은 산화된 다공성 실리콘층(336a,336b)으로 변하게 된다.
이어서, 도 13e를 참조하면, 상기 기판(310) 상에 남아 있는 실리콘층(337)을 제거하게 되면 평판 램프의 하부패널이 완성된다. 한편, 평판 램프의 상부패널도 전술한 과정과 동일한 과정을 거쳐 완성된다.
도 14a 및 도 14b는 각각 방전가스의 압력 변화에 따른 전압 특성을 측정하기 위하여 실험 대상이 된 종래 평판 램프와 본 발명에 따른 평판 램프의 단면을 도시한 것이다. 본 실험은 측정상의 편의를 위하여 대향방전 구조의 평판램프를 대 상으로 실시되었다.
도 14a를 참조하면, 종래 평판 램프에서는 하부기판(710) 및 상부기판(720)의 외면에 방전전극들(711,721)이 마련되어 있고, 상기 하부기판(710) 및 상부기판(720)의 내면에는 각각 실리콘 웨이퍼(731)가 마련되어 있다. 그리고, 도 14b를 참조하면, 본 발명에 따른 평판 램프에서는 하부기판(810) 및 상부 기판(820)의 외면에 방전전극들(811,821)이 마련되어 있고, 상기 하부기판(810) 및 상부기판(820)의 내면에는 각각 산화된 다공성 실리콘층(836)이 마련되어 있다. 도 14b에서, 참조부호 830, 835 및 837은 각각 기판, 베이스전극 및 실리콘층을 나타낸다.
도 15는 도 14a 및 도 14b에 각각 도시된 종래 평판 램프 및 본 발명에 따른 평판 램프에서, 방전가스의 압력 변화에 따른 전압 특성의 측정 결과를 비교하여 도시한 것이다. 도 15를 참조하면, 본 발명에 따른 평판 램프의 방전개시전압(Vf) 및 방전유지전압(Vs)은 각각 종래 평판 램프의 방전개시전압(Vf) 및 방전유지전압(Vs)에 비해 낮아졌음을 알 수 있다.
이상에서 본 발명에 따른 바람직한 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 및 평판 램프에 의하면 다음과 같은 효과가 있다.
첫째, 패널에 저진공 상태에서도 전자방출특성이 우수한 산화된 다공성 실리콘층을 형성함으로써 플라즈마 디스플레이 패널 및 평판 램프의 휘도와 효율을 향상시킬 수 있다.
둘째, 플라즈마 디스플레이 패널 및 평판 램프의 방전전압을 낮출 수 있다.
Claims (47)
- 서로 대향되게 배치되는 하부패널 및 상부패널;상기 하부패널에 형성되는 다수의 어드레스전극;상기 상부패널에 상기 어드레스전극들과 교차하는 방향으로 형성되는 다수의 유지전극; 및상기 상부패널의 유지전극들 하부에 형성되는 것으로, 상기 유지전극들에 대응하여 상기 유지전극들과 나란한 방향으로 형성되는 다수의 산화된 다공성 실리콘층;을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1 항에 있어서,상기 유지전극들의 하부에는 베이스전극들이 형성되고, 상기 베이스전극들의 하면에는 상기 산화된 다공성 실리콘층들이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1 항에 있어서,상기 유지전극들의 하면에는 버스전극들이 더 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;상기 하부기판의 상면에 형성되는 다수의 어드레스전극;상기 어드레스전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;상기 상부기판의 하면에 상기 어드레스전극들과 교차하는 방향으로 형성되는 다수의 유지전극;상기 유지전극들을 매립하도록 상기 상부기판의 하면에 형성되는 제2 유전체층;상기 제2 유전체층의 하부에 형성되는 산화된 다공성 실리콘층;상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및상기 방전셀들의 내벽에 형성되는 형광체층;을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 산화된 다공성 실리콘층은 상기 제2 유전체층의 하부 전면에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 산화된 다공성 실리콘층은 상기 유지전극들에 대응되는 위치에 상기 유지전극들과 동일한 폭으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 산화된 다공성 실리콘층의 상면에는 베이스전극이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 유지전극들의 하면에는 버스전극들이 더 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 5 항에 있어서,상기 제2 유전체층 및 산화된 다공성 실리콘층의 하면에는 보호막이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;상기 하부기판의 상면에 형성되는 다수의 어드레스전극;상기 어드레스전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;상기 상부기판의 하면에 상기 어드레스전극들과 교차하는 방향으로 형성되는 다수의 유지전극;상기 유지전극들의 하면에 형성되는 다수의 산화된 다공성 실리콘층;상기 상부기판의 하면에 형성되는 것으로, 상기 산화된 다공성 실리콘층의 하면을 노출시키는 제2 유전체층;상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및상기 방전셀들의 내벽에 형성되는 형광체층;을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 12 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 12 항에 있어서,상기 유지전극들과 상기 산화된 다공성 실리콘층 사이에는 버스전극들이 더 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 14 항에 있어서,상기 버스전극은 상기 유지전극의 가장자리를 따라 상기 유지전극보다 좁은 폭으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 15 항에 있어서,상기 산화된 다공성 실리콘층은 상기 버스전극과 동일한 폭으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 12 항에 있어서,상기 제2 유전체층 및 산화된 다공성 실리콘층의 하면에는 보호막이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극들을 매립하도록 유전체층을 형성하는 단계;상기 유전체층의 상면에 다수의 베이스전극을 상기 유지전극들과 나란한 방향으로 형성하는 단계;상기 유전체층의 상면에 상기 베이스전극들을 매립하도록 실리콘층을 형성하는 단계;상기 베이스전극들의 상부에 위치한 상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및상기 다공성 실리콘층을 산화시키는 단계; 및상기 유전체층 상에 남아있는 상기 실리콘층을 제거하는 단계;를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 베이스전극들은 상기 유전체층의 상면에 베이스전극 물질을 증착하고 이를 패터닝함으로써 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 유전체층의 상면 및 상기 산화된 다공성 실리콘층들의 상면에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 유지전극들의 상면에 버스전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 실리콘층은 폴리실리콘층 또는 비정질 실리콘층이며, 플라즈마 화학기상증착(PECVD)법에 의하여 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 다공성 실리콘층은 상기 베이스전극들의 상부에 위치한 상기 실리콘층이 불화수소(HF)와 에탄올이 혼합된 용액에 의하여 양극산화(anodization) 처리되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 18 항에 있어서,상기 산화된 다공성 실리콘층은 상기 다공성 실리콘층이 전기화학적 산화(electrochemical oxidation)법에 의하여 산화되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극의 상면에 버스전극들을 형성하는 단계;상기 유지전극 및 버스전극을 매립하도록 상기 기판의 상면에 유전체층을 형성하는 단계;상기 유전체층을 식각하여 상기 버스전극의 상면을 노출시키는 트렌치를 형성하는 단계;상기 버스전극의 상면에 실리콘층을 형성하는 단계;상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및상기 다공성 실리콘층을 산화시키는 단계;를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 25 항에 있어서,상기 유전체층의 상면 및 상기 산화된 실리콘층의 상면에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 25 항에 있어서,상기 실리콘층은 폴리실리콘층 또는 비정질 실리콘층이며, 플라즈마 화학기상증착(PECVD)법에 의하여 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널 의 제조방법.
- 제 25 항에 있어서,상기 다공성 실리콘층은 상기 베이스전극들의 상부에 위치한 상기 실리콘층이 불화수소(HF)와 에탄올이 혼합된 용액에 의하여 양극산화 처리되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 제 25 항에 있어서,상기 산화된 다공성 실리콘층은 상기 다공성 실리콘층이 전기화학적 산화법에 의하여 산화되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 기판의 상면에 다수의 유지전극을 형성하고, 상기 유지전극들을 매립하도록 유전체층을 형성하는 단계;상기 유전체층을 식각하여 상기 유지전극의 상면을 노출시키는 트렌치를 형성하는 단계;상기 유지전극의 상면에 실리콘층을 형성하는 단계;상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계; 및상기 다공성 실리콘층을 산화시키는 단계;를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
- 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;상기 하부기판의 상면에 형성되는 다수의 제1 전극;상기 제1 전극들을 매립하도록 상기 하부기판의 상면에 형성되는 제1 유전체층;상기 상부기판의 하면에 상기 제1 전극들과 교차하는 방향으로 형성되는 다수의 제2 전극;상기 제2 전극들을 매립하도록 상기 상부기판의 하면에 형성되는 제2 유전체층;상기 제1 유전체층의 상부와 상기 제2 유전체층의 하부 중 적어도 하나에 상기 제1 전극들 또는 제2 전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및상기 방전셀들의 내벽에 형성되는 형광체층;을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 31 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다 공성 비정질 실리콘층인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 31 항에 있어서,상기 유전체층과 산화된 다공성 실리콘층 사이에는 베이스전극이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;상기 하부기판의 상면에 형성되는 다수의 제1 전극;상기 상부기판의 하면에 상기 제1 전극들과 교차하는 방향으로 형성되는 다수의 제2 전극;상기 제1 전극과 제2 전극 중 어느 하나의 전극 표면에 형성되는 다수의 산화된 다공성 실리콘층;상기 하부기판과 상부기판 사이에 마련되는 것으로, 상기 방전공간을 구획하여 방전셀들을 형성하는 다수의 격벽; 및상기 방전셀들의 내벽에 형성되는 형광체층;을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 34 항에 있어서,상기 제1 전극과 제2 전극 중 상기 산화된 다공성 실리콘층이 형성되는 전극 은 캐소드 전극인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 34 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 서로 대향되게 배치되는 하부패널 및 상부패널;상기 하부패널과 상부패널 중 적어도 하나의 패널에 형성되는 다수의 방전전극; 및상기 방전전극들이 형성된 패널에 상기 방전전극들에 대응하여 형성되는 다수의 산화된 다공성 실리콘층;을 구비하는 것을 특징으로하는 평판 램프.
- 제 37 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 평판 램프.
- 제 37 항에 있어서,상기 산화된 다공성 실리콘층들의 일면에는 베이스전극들이 형성되는 것을 특징으로 하는 평판 램프.
- 서로 대향되게 배치되어 그 사이에 방전공간을 형성하는 하부기판 및 상부기판;상기 하부기판과 상부기판 중 적어도 하나의 기판 외면에 형성되는 다수의 방전전극;상기 방전전극들이 형성된 기판 내면 쪽에 상기 방전전극들에 대응하여 상기 방전전극들과 나란한 방향으로 형성되는 다수의 산화된 다공성 실리콘층;상기 하부기판과 상부기판 사이에 마련되는 다수의 스페이서; 및상기 방전공간의 내벽에 형성되는 형광체층;을 구비하는 것을 특징으로 하는 평판 램프.
- 제 40 항에 있어서,상기 산화된 다공성 실리콘층은 산화된 다공성 폴리실리콘층 또는 산화된 다공성 비정질 실리콘층인 것을 특징으로 하는 평판 램프.
- 제 40 항에 있어서,상기 방전전극들이 형성된 기판 내면과 상기 산화된 다공성 실리콘층 사이에는 다수의 베이스전극이 형성되는 것을 특징으로 하는 평판 램프.
- 기판의 하면에 다수의 방전전극을 형성하고, 상기 기판의 상면에 다수의 베이스전극을 형성하는 단계;상기 기판의 상면에 상기 베이스전극들을 매립하도록 실리콘층을 형성하는 단계;상기 베이스전극들의 상부에 위치한 상기 실리콘층을 다공성 실리콘층으로 변화시키는 단계;상기 다공성 실리콘층을 산화시키는 단계; 및상기 기판 상에 남아 있는 실리콘층을 제거하는 단계;를 포함하는 것을 특징으로 하는 평판 램프의 제조방법.
- 제 43 항에 있어서,상기 베이스전극은 상기 기판의 상면에 베이스전극 물질을 증착하고, 이를 패터닝함으로써 형성되는 것을 특징으로 하는 평판 램프의 제조방법.
- 제 43 항에 있어서,상기 실리콘층은 폴리실리콘층 또는 비정질 실리콘층이며, 플라즈마 화학기상증착(PECVD)법에 의하여 형성되는 것을 특징으로 하는 평판 램프의 제조방법.
- 제 43 항에 있어서,상기 다공성 실리콘층은 상기 베이스전극들의 상부에 위치한 상기 실리콘층이 불화수소(HF)와 에탄올이 혼합된 용액에 의하여 양극산화 처리되어 형성되는 것을 특징으로 하는 평판 램프의 제조방법.
- 제 43 항에 있어서,상기 산화된 다공성 실리콘층은 상기 다공성 실리콘층이 전기화학적 산화법에 의하여 산화되어 형성되는 것을 특징으로 하는 평판 램프의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/178,493 US20060012304A1 (en) | 2004-07-13 | 2005-07-12 | Plasma display panel and flat lamp using oxidized porous silicon |
| JP2005204256A JP2006032341A (ja) | 2004-07-13 | 2005-07-13 | プラズマディスプレイパネル，プラズマディスプレイパネルの製造方法，平板ランプ，平板ランプの製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040054488 | 2004-07-13 | ||
| KR20040054488 | 2004-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060005972A KR20060005972A (ko) | 2006-01-18 |
| KR100670246B1 true KR100670246B1 (ko) | 2007-01-16 |
Family
ID=35912532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040103670A KR100670246B1 (ko) | 2004-07-13 | 2004-12-09 | 산화된 다공성 실리콘을 이용한 플라즈마 디스플레이 패널및 평판 램프 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100670246B1 (ko) |
| CN (1) | CN100373523C (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682927B1 (ko) * | 2005-02-01 | 2007-02-15 | 삼성전자주식회사 | 플라즈마 방전을 이용한 발광소자 |
| KR100768223B1 (ko) * | 2006-04-12 | 2007-10-17 | 삼성에스디아이 주식회사 | 디스플레이 장치 |
| EP2124247A1 (de) * | 2008-05-20 | 2009-11-25 | CENTROSOLAR Glas GmbH & Co. KG | Beleuchtungseinheit für ein Display und Verfahren zur Herstellung einer Leuchtkammer für eine Beleuchtungseinheit |
| KR100989134B1 (ko) | 2009-01-07 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000285797A (ja) | 1999-03-31 | 2000-10-13 | Canon Inc | 電界電子放出素子およびその製造方法、該電界電子放出素子を用いた平面ディスプレイ装置およびその製造方法 |
| JP2000294153A (ja) | 1999-04-12 | 2000-10-20 | Dainippon Printing Co Ltd | プラズマディスプレイパネル用前面板ユニットおよびそれを用いたプラズマディスプレイパネル |
| JP2003242893A (ja) | 2002-02-15 | 2003-08-29 | Sony Corp | プラズマ表示装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430300A (en) * | 1991-07-18 | 1995-07-04 | The Texas A&M University System | Oxidized porous silicon field emission devices |
| DE59808602D1 (de) * | 1997-03-21 | 2003-07-10 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Gasentladungslampe mit dielektrisch behinderten elektroden |
| JP2000173554A (ja) * | 1998-12-01 | 2000-06-23 | Md Komu:Kk | 誘電体バリア放電ランプ |
| JP2001236885A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | プラズマディスプレイパネルおよびその製造方法 |
| JP3389243B1 (ja) * | 2001-07-03 | 2003-03-24 | 松下電器産業株式会社 | プラズマディスプレイパネルおよびその製造方法 |
| CN1216394C (zh) * | 2001-09-25 | 2005-08-24 | 松下电工株式会社 | 场致发射型电子源 |
-
2004
- 2004-12-09 KR KR1020040103670A patent/KR100670246B1/ko not_active IP Right Cessation
-
2005
- 2005-05-26 CN CNB2005100738882A patent/CN100373523C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000285797A (ja) | 1999-03-31 | 2000-10-13 | Canon Inc | 電界電子放出素子およびその製造方法、該電界電子放出素子を用いた平面ディスプレイ装置およびその製造方法 |
| JP2000294153A (ja) | 1999-04-12 | 2000-10-20 | Dainippon Printing Co Ltd | プラズマディスプレイパネル用前面板ユニットおよびそれを用いたプラズマディスプレイパネル |
| JP2003242893A (ja) | 2002-02-15 | 2003-08-29 | Sony Corp | プラズマ表示装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1722346A (zh) | 2006-01-18 |
| KR20060005972A (ko) | 2006-01-18 |
| CN100373523C (zh) | 2008-03-05 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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| LAPS | Lapse due to unpaid annual fee |