KR100669457B1 - Thin film transistor, flat panel display device with the thin film transistor and method of manufacturing the same - Google Patents

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Abstract

본 발명의 목적은 박막 트랜지스터에서 핫 캐리어로 인한 특성 열화 및 오프 누설 전류를 최소화하면서, 유기 El 표시 장치의 공정을 단순화하고 비용을 절감시키는 것이다.An object of the present invention is to simplify the process and reduce the cost of an organic El display device while minimizing the characteristic degradation and off leakage current due to hot carriers in the thin film transistor.

본 발명은 하나의 하프톤 마스크를 적용하여 NMOS TFT의 N＋ 소오스 및 드레인 영역과 N－ LDD 영역 형성 및 저장 캐패시터의 하부 전극 도핑 등을 각각 수행하여 화소부의 화소 구동부에 적용되는 PMOS TFT 및 저장 캐패시터와 데이터 및 스캔 구동부에 적용되는 CMOS TFT 제조 시 사용되는 마스크 수를 6 개로 저감시킴으로써, 유기 EL 표시 장치의 제조 공정을 단순화하고 제조 비용을 절감시킨다. 또한, 하프톤 마스크를 적용하여 NMOS TFT의 LDD 영역을 게이트 전극과 소정 폭만큼 중첩시켜 형성함으로써, TFT의 핫캐리어 스트레스로 인한 특성 열화 및 오프 누설 전류 등을 최소화한다.According to the present invention, a PMOS TFT and a storage capacitor are applied to the pixel driver of the pixel portion by forming a N + source and drain region and an N - LDD region of the NMOS TFT and a lower electrode doping of the storage capacitor by applying one halftone mask. By reducing the number of masks used in the manufacture of CMOS TFTs applied to the data and scan drivers to six, the manufacturing process of the organic EL display device is simplified and the manufacturing cost is reduced. In addition, by applying a halftone mask to form the LDD region of the NMOS TFT by overlapping the gate electrode by a predetermined width, characteristic degradation due to the hot carrier stress of the TFT and off leakage current are minimized.

유기 EL 표시 장치, LDD, 하프톤 마스크, 핫 캐리어, TFTOrganic EL Display, LDD, Halftone Mask, Hot Carrier, TFT

Description

박막 트랜지스터, 이를 구비한 평판 표시 장치 및 그 제조방법{THIN FILM TRANSISTOR, FLAT PANEL DISPLAY DEVICE WITH THE THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}Thin film transistor, flat panel display having same, and manufacturing method thereof {THIN FILM TRANSISTOR, FLAT PANEL DISPLAY DEVICE WITH THE THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시예에 따른 유기 EL 표시 장치를 개략적으로 나타낸 도면.1 schematically shows an organic EL display device according to an embodiment of the present invention.

도 2는 도 1의 유기 EL 표시 장치의 화소부를 나타낸 회로도.FIG. 2 is a circuit diagram illustrating a pixel portion of the organic EL display device of FIG. 1.

도 3은 도 1의 유기 EL 표시 장치의 화소부를 나타낸 레이아웃 평면도.3 is a layout plan view showing a pixel portion of the organic EL display device of FIG. 1;

도 4는 도 1의 유기 EL 표시 장치의 화소부를 나타낸 단면도로서, 도 3의 Ⅰ-Ⅰ 선에 따른 부분 단면도.4 is a cross-sectional view illustrating a pixel portion of the organic EL display device of FIG. 1, and is a partial cross-sectional view taken along line II of FIG. 3.

도 5a 내지 도 5f는 본 발명의 실시예에 따른 유기 EL 표시 장치의 제조방법을 설명하기 위한 순차적 공정 단면도.5A to 5F are sequential cross-sectional views illustrating a method of manufacturing an organic EL display device according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 유기 EL 표시 장치의 NMOS TFT 영역을 나타낸 단면도.6 is a cross-sectional view showing an NMOS TFT region of an organic EL display device according to an embodiment of the present invention.

본 발명은 박막 트랜지스터, 이 박막 트랜지스터를 구비한 평판 표시 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 LDD 영역을 구비한 박막 트랜지스터, 이 박막 트랜지스터를 구비한 유기 전계발광 표시 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, a flat panel display including the thin film transistor, and a manufacturing method thereof. More particularly, the present invention relates to a thin film transistor including an LDD region, an organic electroluminescent display including the thin film transistor, and a manufacturing method thereof. It is about.

일반적으로 박막 트랜지스터(Thin Film Transistor; 이하, TFT라 칭함)는 능동 매트릭스 방식의 액정 표시(Liquid Crystal Display; LCD) 장치나 유기 전계발광(electroluminescent; EL) 표시 장치의 구동 소자로서 사용되고 있다. Generally, a thin film transistor (hereinafter referred to as TFT) is used as a driving element of an active matrix liquid crystal display (LCD) device or an organic electroluminescent (EL) display device.

여기서, 유기 EL 표시 장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 자발광형 표시 소자로서, N×M 개의 유기 발광셀들을 전압구동 또는 전류구동하여 영상을 표현할 수 있도록 되어 있다. Here, the organic EL display device is a self-luminous display element that electrically excites an organic compound to emit light, and is capable of displaying an image by driving voltage or current driving N × M organic light emitting cells.

이러한 유기 발광셀은 정공 주입 전극인 애노드 전극과, 발광층인 유기 박막과 전자 주입 전극인 캐소드 전극의 구조로 이루어져, 각 전극으로부터 각각 정공과 전자를 유기박막 내부로 주입시켜 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다. 여기서, 유기발광층은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emitting layer; EML)에 전자 수송층(Electron Transport Layer; ETL), 정공 수송층(Hole Transport Layer; HTL)을 포함한 다층 구조로 이루어지고, 때로는 별도의 전자 주입층(Electron Injection Layer; EIL)과 홀주입층(Hole Injection Layer; HIL)을 더 포함할 수 있다.The organic light emitting cell is composed of an anode electrode as a hole injection electrode, an organic thin film as a light emitting layer, and a cathode electrode as an electron injection electrode, and injects holes and electrons from each electrode into the organic thin film to combine the injected holes and electrons. Light emission occurs when the exciton falls from the excited state to the ground state. Herein, the organic light emitting layer has a multilayer structure including an electron transport layer (ETL) and a hole transport layer (HTL) in the emitting layer (EML) to improve the light emission efficiency by improving the balance between electrons and holes. And may further include a separate electron injection layer (EIL) and a hole injection layer (HIL).

이와 같이 유기 EL 표시 장치는 두 전극 사이에 유기박막의 발광층이 존재함에 따라 액정 표시(Liquid Crystal Display; LCD) 장치와는 달리 별도의 광원을 필 요로 하지 않을 뿐만 아니라 낮은 전압 구동 및 넓은 시야각 확보가 가능하고 응답속도가 빨라 고해상도 구현에 적합한 장점을 갖는다.As such, the organic EL display device does not require a separate light source, unlike liquid crystal display (LCD) devices, as the light emitting layer of the organic thin film is present between the two electrodes. It is possible and the response speed is suitable for high resolution.

한편, 능동 매트릭스 방식의 유기 EL 표시 장치에는 각 화소마다 형성되어 각각의 화소를 구동하는 화소 구동용 TFT와, 이 화소 구동용 TFT를 작동하며 스캔 라인(scan line; gate line)과 데이터 라인(data line)에 신호를 인가하는 구동회로용 TFT가 구비된다.On the other hand, in an active matrix type organic EL display device, a pixel driving TFT which is formed for each pixel and drives each pixel, and a scan line (gate line) and a data line (data line) operating the pixel driving TFT are operated. A driver circuit TFT for applying a signal to the line is provided.

또한, 유기 EL 표시 장치의 TFT로 레이저를 이용한 결정화 기술에 의해 비정질 실리콘(Amorphous Silicon; a-Si) TFT와 유사한 600℃ 이하의 낮은 온도에서 제작이 가능하면서 a-Si TFT에 비해 전자(electron)나 정공(hole)의 이동도가 높은 저온 폴리실리콘(Low Temperature Polycrystalline Silicon; LTPS) TFT를 적용함에 따라, N 채널 모스(N-channel Metal Oxide Silicon; NMOS)와 P 채널 모스(P-channel MOS; PMOS)가 공존하는 상보형 모스(Complementary MOS) TFT의 구현이 가능하여 기판 상에 화소구동용 TFT와 구동 회로용 TFT를 동시에 집적하는 것이 가능해지고 있다.In addition, the crystallization technique using a laser as a TFT of an organic EL display device enables fabrication at a lower temperature of 600 ° C. or lower similar to that of an amorphous silicon (a-Si) TFT, and is compared with an a-Si TFT. By applying a low temperature polycrystalline silicon (LTPS) TFT having high hole mobility, N-channel metal oxide silicon (NMOS) and P-channel MOS; Complementary MOS TFTs, in which PMOS) coexist, can be implemented, so that pixel driving TFTs and driving circuit TFTs can be simultaneously integrated on a substrate.

그런데, 상술한 LTPS TFT에서는 폴리실리콘의 액티브층이 많은 부분에서 트랩 준위를 가짐에 따라 핫 캐리어(hot carrier)로 인한 특성 열화나 다량의 오프(OFF) 누설 전류 등이 발생하고, 이러한 현상은 특히 NMOS TFT에서 더욱 더 심하게 발생하기 때문에 NMOS TFT의 소오스 및 드레인 영역 내측의 액티브 영역에 저농도 도핑 드레인(Lightly Doped Drain; LDD) 영역을 적용하여 액티브층을 안정화시키는 방법 등을 적용하고 있다.However, in the LTPS TFT described above, as the active layer of polysilicon has a trap level in many parts, deterioration of characteristics due to hot carriers or a large amount of OFF leakage current occurs. Since it occurs more severely in the NMOS TFT, a method of stabilizing the active layer by applying a lightly doped drain (LDD) region to the active region inside the source and drain regions of the NMOS TFT is applied.

그러나, TFT에 LDD 영역을 적용하면서 기판 상에 화소 구동용 TFT와 구동 회로용 TFT를 집적하기 위해서는, 각각의 TFT의 액티브층 및 저장 캐패시터의 하부 전극 형성을 위한 제 1 마스크, 저장 캐패시터의 하부 전극 도핑을 위한 제 2 마스크, NMOS TFT의 LDD 영역 형성을 위한 제 3 마스크, 각 TFT의 게이트 전극 형성을 위한 제 4 마스크, NMOS TFT의 N＋ 소오스 및 드레인 영역 형성을 위한 제 5 마스크, PMOS TFT의 P＋소오스 및 드레인 영역 형성을 위한 제 6 마스크, NMOS 및 PMOS TFT의 소오스 및 드레인 영역을 노출시키는 비아홀 형성을 위한 제 7 마스크 및 NMOS 및 PMOS TFT의 소오스 및 드레인 전극 형성을 위한 제 8 마스크 등 적어도 8 개 이상의 마스크를 사용하여야 하므로, 복잡한 공정 및 높은 제조 비용이 요구된다는 문제가 있다.However, in order to integrate the pixel driving TFT and the driving circuit TFT on the substrate while applying the LDD region to the TFT, the first mask for forming the active layer of each TFT and the lower electrode of the storage capacitor, and the lower electrode of the storage capacitor Second mask for doping, third mask for LDD region formation of NMOS TFT, fourth mask for gate electrode formation of each TFT, fifth mask for N + source and drain region formation of NMOS TFT, of PMOS TFT A sixth mask for forming a P + source and drain region, a seventh mask for forming a via hole exposing the source and drain regions of the NMOS and PMOS TFTs, and an eighth mask for forming a source and drain electrode of the NMOS and PMOS TFTs, and the like Since eight or more masks must be used, there is a problem that complicated processes and high manufacturing costs are required.

또한, TFT에 LDD 영역을 적용하더라도 폴리실리콘막의 액티브층을 안정화시키는 데에는 어느 정도 한계가 있어 핫 캐리어로 인한 특성 열화 및 오프 누설 전류 등을 완전히 억제하기가 어렵다.In addition, even when the LDD region is applied to the TFT, there is a limit in stabilizing the active layer of the polysilicon film, so that it is difficult to completely suppress characteristic deterioration and off leakage current due to hot carriers.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리실리콘 액티브층의 우수한 안정성을 확보하여 핫 캐리어로 인한 특성 열화 및 오프 누설 전류를 최소화할 수 있는 박막 트랜지스터를 제공하는데 그 목적이 있다. The present invention is to solve the problems of the prior art as described above, to provide a thin film transistor that can ensure excellent stability of the polysilicon active layer to minimize the deterioration of characteristics due to hot carriers and off leakage current have.

또한, 본 발명은 상기 박막 트랜지스터를 구비한 유기 EL 표시 장치를 제공 하는데 다른 목적이 있다.Another object of the present invention is to provide an organic EL display device including the thin film transistor.

또한, 본 발명은 상기 유기 El 표시 장치의 공정을 단순화하고 비용을 절감할 수 있는 제조 방법을 제공하는데 또 다른 목적이 있다.In addition, another object of the present invention is to provide a manufacturing method that can simplify the process and reduce the cost of the organic El display device.

상술한 본 발명의 목적은 기판; 기판 상에 형성된 액티브층; 액티브층 양측에 형성된 소오스 및 드레인 영역; 소오스 및 드레인 영역 내측의 상기 액티브층에 형성된 LDD 영역; 액티브층을 덮으면서 기판 전면 상에 형성된 게이트 절연막; 및 LDD 영역과 소정 폭만큼 중첩되어 액티브층 상에 형성된 게이트 전극을 포함하는 박막 트랜지스터에 의해 달성될 수 있다.The above object of the present invention is a substrate; An active layer formed on the substrate; Source and drain regions formed on both sides of the active layer; An LDD region formed in the active layer inside the source and drain regions; A gate insulating film formed on the entire surface of the substrate while covering the active layer; And a gate electrode overlapping the LDD region by a predetermined width and formed on the active layer.

바람직하게, 소오스 및 드레인 영역과 LDD 영역은 각각 N형 불순물로 도핑된다.Preferably, the source and drain regions and the LDD regions are each doped with N-type impurities.

또한, 상술한 본 발명의 목적은 기판에 화소 구동부와 표시부로 구성된 화소부와, 화소부를 구동하기 위한 데이터 구동부 및 스캔 구동부가 형성되고, 데이터 구동부 및 스캔 구동부가 기판 상에 형성된 액티브층; 액티브층 양측에 형성된 N＋ 소오스 및 드레인 영역; 소오스 및 드레인 영역 내측의 상기 액티브층에 형성된 N- LDD 영역; 액티브층을 덮으면서 기판 전면 상에 형성된 게이트 절연막; 및 LDD 영역과 소정 폭만큼 중첩되어 액티브층 상에 형성된 게이트 전극을 구비하는 박막 트랜지스터를 각각 포함하는 평판 표시 장치에 의해 달성될 수 있다.In addition, the object of the present invention described above is a pixel portion comprising a pixel driver and a display portion on the substrate, an active layer having a data driver and a scan driver for driving the pixel portion, wherein the data driver and the scan driver are formed on the substrate; N + source and drain regions formed on both sides of the active layer; An N - LDD region formed in the active layer inside the source and drain regions; A gate insulating film formed on the entire surface of the substrate while covering the active layer; And thin film transistors each having a gate electrode formed on the active layer by overlapping the LDD region by a predetermined width.

여기서, 화소 구동부가 박막 트랜지스터를 적어도 하나 이상 포함할 수 있 다.Here, the pixel driver may include at least one thin film transistor.

또한, 표시부가 제 1 전극, 유기 전계 발광층 및 제 2 전극이 순차적으로 적층된 구조로 이루어진다.In addition, the display unit has a structure in which the first electrode, the organic electroluminescent layer, and the second electrode are sequentially stacked.

또한, 상술한 본 발명의 목적은 제 1 도전형 MOS 박막 트랜지스터가 형성되는 제 1 영역, 제 2 도전형 MOS 박막 트랜지스터가 형성되는 제 2 영역 및 저장 캐패시터가 형성되는 제 3 영역이 정의된 기판을 준비하는 단계; 제 1 마스크를 이용하여 제 1 및 제 2 영역의 기판 상에 제 1 및 제 2 액티브층을 각각 형성함과 동시에 제 3 영역의 기판 상에 하부 전극을 형성하는 단계; 기판 전면 상에 게이트 절연막을 형성하는 단계; 제 2 마스크를 이용하여 게이트 절연막 상에 제 2 액티브층의 소오스 및 드레인 예정 영역과 상기 제 3 영역은 오픈시키고, 제 2 액티브층 중앙 및 제 1 영역에서는 제 1 두께를 가지고 제 2 액티브층의 LDD 예정 영역에서는 상기 제 1 두께보다 얇은 제 2 두께를 가지면서 제 1 영역과 함께 상기 제 2 액티브층의 중앙 및 상기 LDD 예정 영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 제 2 도전형의 제 1 불순물을 도핑시켜 하부 전극을 도핑시킴과 동시에 제 2 액티브층의 양측에 제 2 도전형의 소오스 및 드레인 영역을 형성하는 단계; 포토레지스트 패턴을 상기 제 2 두께만큼 제거하여 LDD 예정 영역을 오픈시키면서 포토레지스트 패턴이 제 3 두께를 갖도록 하는 단계; 제 3 두께를 가지는 포토레지스트 패턴을 마스크로하여 제 1 불순물보다 낮은 농도를 가지는 제 2 도전형의 제 2 불순물을 도핑시켜 소오스 및 드레인 영역 내측의 제 2 액티브층에 제 2 도전형의 LDD 영역을 형성하는 단계; 포토레지스트 패턴 을 완전히 제거하는 단계; 및 제 3 마스크를 이용하여 제 1 및 제 2 영역의 게이트 절연막 상에 제 1 및 제 2 게이트 전극을 각각 형성함과 동시에 제 3 영역의 게이트 절연막 상에 상부 전극을 형성하는 단계를 포함하는 평판 표시 장치의 제조방법에 의해 달성될 수 있다.In addition, an object of the present invention described above is to provide a substrate in which a first region in which a first conductivity type MOS thin film transistor is formed, a second region in which a second conductivity type MOS thin film transistor is formed, and a third region in which a storage capacitor are formed are defined. Preparing; Forming a first electrode and a second active layer on the substrate of the first and second regions by using the first mask and simultaneously forming a lower electrode on the substrate of the third region; Forming a gate insulating film on the entire surface of the substrate; The source and drain regions of the second active layer and the third region are opened on the gate insulating layer using a second mask, and the LDD of the second active layer has a first thickness in the center and the first region of the second active layer. Forming a photoresist pattern in the predetermined region, the photoresist pattern having a second thickness thinner than the first thickness and masking the center of the second active layer and the LDD predetermined region together with the first region; Doping the lower electrode by doping the first impurity of the second conductivity type using the photoresist pattern as a mask, and simultaneously forming source and drain regions of the second conductivity type on both sides of the second active layer; Removing the photoresist pattern by the second thickness such that the photoresist pattern has a third thickness while opening the LDD predetermined region; Using a photoresist pattern having a third thickness as a mask, a second conductive impurity having a lower concentration than that of the first impurity is doped to form a second conductive LDD region in the second active layer inside the source and drain regions. Forming; Completely removing the photoresist pattern; And forming an upper electrode on the gate insulating film of the third region while simultaneously forming the first and second gate electrodes on the gate insulating film of the first and second regions using the third mask. It can be achieved by the method of manufacturing the device.

바람직하게, 제 1 도전형은 P형이고, 제 2 도전형은 N형이다.Preferably, the first conductivity type is P type and the second conductivity type is N type.

또한, 제 2 두께가 제 1 두께보다 약 1/2 정도 얇고, 제 3 두께도 제 1 두께보다 약 1/2 정도 얇다.Also, the second thickness is about 1/2 thinner than the first thickness, and the third thickness is also about 1/2 thinner than the first thickness.

또한, 제 2 마스크로 하프톤 마스크를 사용하는데, 제 2 마스크는 제 1 영역과 제 2 영역의 제 2 액티브층의 중앙으로의 광투과를 차단하기 위한 차광영역과, 제 2 액티브층의 LDD 영역으로의 광투과를 1/2 정도 차단하기 위한 반차광영역과, 제 2 액티브층의 소오스 및 드레인 영역으로의 광투과 및 제 3 영역으로의 광투과를 위한 투광영역으로 이루어진다.In addition, a halftone mask is used as the second mask, wherein the second mask includes a light shielding area for blocking light transmission to the center of the second active layer of the first area and the second area, and an LDD area of the second active layer. And a semi-shielding region for blocking light transmission to about 1/2, and a light-transmitting region for light transmission to the source and drain regions of the second active layer and light transmission to the third region.

또한, 제 2 게이트 전극이 LDD 영역과 소정 폭만큼 서로 중첩되도록 형성한다.In addition, the second gate electrode is formed to overlap the LDD region by a predetermined width.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

먼저, 본 발명의 실시예에 따른 LTPS TFT를 적용한 유기 EL 표시 장치를 도 1 내지 도 4를 참조하여 설명한다.First, an organic EL display device employing an LTPS TFT according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4.

도 1에 나타낸 바와 같이, 유기 EL 표시 장치는 기판(10)에 화소부(100)와 이 화소부(100)를 구동하기 위한 데이터 구동부(200a) 및 스캔 구동부(200b)가 집 적되어 형성된 구성을 갖는다. As shown in FIG. 1, the organic EL display device includes a pixel unit 100 and a data driver 200a and a scan driver 200b for driving the pixel unit 100 integrated on the substrate 10. Has

여기서, 기판(10)은 투명한 절연 기판으로 이루어지고 그 재질로는 유리나 플라스틱이 사용될 수 있으며, 데이터 구동부(200a) 및 스캔 구동부(200b)는 각각 CMOS TFT들로 이루어진다.Here, the substrate 10 may be made of a transparent insulating substrate, and glass or plastic may be used as the material, and the data driver 200a and the scan driver 200b may be formed of CMOS TFTs, respectively.

화소부(100)는 도 2 및 도 3에 도시된 바와 같이, 구동할 화소를 선택하는 스캔라인(Scan Line; SL), 제어된 양에 따라 화소에 전압을 인가하는 데이터 라인(DL), 스캔라인(SL)의 신호에 따라 데이터의 흐름을 제어하는 스위칭 소자(T1), 전원을 공급하는 파워라인(Power Line; PL), 데이터 라인(DL)으로부터 인가되는 전압에 따라 이 전압과 파워라인(PL)에 의해 공급되는 전압차 만큼의 전하를 축적하는 저장 캐패시터(Cs), 저장 캐패시터(Cs)에 축적된 전하에 의한 전압을 입력받아 전류를 흘려주는 구동 소자(T2)로 구성된 화소 구동부(T)와, 구동 소자(T2)에 흐르는 전류에 의해 발광하는 유기 발광 소자로 구성된 표시부(P)를 포함하여 단위 화소를 구성하며, 이 단위 화소 영역은 실질적으로 스캔라인(SL)과 데이터 라인(DL)에 의해 정의되는 영역이다.2 and 3, the pixel unit 100 includes a scan line SL for selecting a pixel to be driven, a data line DL for applying a voltage to the pixel according to a controlled amount, and a scan. The switching element T1 controls the flow of data according to the signal of the line SL, the power line PL for supplying power, and the voltage and the power line according to the voltage applied from the data line DL. Pixel driver T consisting of a storage capacitor Cs that accumulates a charge corresponding to the voltage difference supplied by PL), and a driving element T2 that receives a voltage from the charge accumulated in the storage capacitor Cs and flows a current therein. ) And a display unit P composed of an organic light emitting element that emits light by a current flowing through the driving element T2, and constitutes a unit pixel, and the unit pixel area substantially includes a scan line SL and a data line DL. Is defined by).

또한, 스위칭 소자(T1)와 구동 소자(T2)는 각각 1개의 PMOS TFT로 구성되는데, 이러한 스위칭 소자(T1)와 구동 소자(T2)는 동작 특성에 따라 각각 하나 이상의 PMOS 및/또는 NMOS TFT의 조합으로 구성될 수 있다.In addition, the switching element T1 and the driving element T2 are each constituted by one PMOS TFT, and the switching element T1 and the driving element T2 are each of one or more PMOS and / or NMOS TFTs according to operating characteristics. It can be configured in combination.

상술한 화소부(100)의 구동 소자(T2)와 표시부(P)를 도 4를 참조하여 좀 더 상세히 살펴보면, 기판(10) 상에 LTPS층으로 이루어진 액티브층(11)이 형성되고, 액티브층(11)의 양측에 P＋ 소오스 및 드레인 영역(11a, 11b)이 형성되며, 액티브층(11) 및 기판(10) 상에는 P＋ 소오스 및 드레인 영역(11a, 11b)을 노출시키는 비아홀(12a, 12b)이 구비된 게이트 절연막(12)이 형성된다. 그리고, 액티브층(11)의 중앙에 대응하여 게이트 절연막(12) 상에 게이트 전극(13)이 형성되고, 게이트 전극(13) 및 게이트 절연막(12) 상에는 게이트 절연막(12)의 비아홀(12a, 12b)과 관통하여 P＋ 소오스 및 드레인 영역(11a, 11b)을 노출시키는 비아홀(16a, 16b)이 구비된 제 1 절연막(16)이 형성되며, 제 1 절연막(16) 상에는 게이트 절연막(12)의 비아홀(12a, 12b)과 제 1 절연막(16)의 비아홀(16a, 16b)을 통하여 P＋ 소오스 및 드레인 영역(11a, 11b)과 전기적으로 각각 연결되는 소오스 및 드레인 전극(15a, 15b)이 형성되어 구동 소자(T2)를 구성한다.Looking at the driving element T2 and the display unit P of the pixel unit 100 in detail with reference to FIG. 4, an active layer 11 made of an LTPS layer is formed on the substrate 10, and the active layer P + source and drain regions 11a and 11b are formed on both sides of (11), and via holes 12a and 11 expose P + source and drain regions 11a and 11b on the active layer 11 and the substrate 10. A gate insulating film 12 provided with 12b) is formed. The gate electrode 13 is formed on the gate insulating film 12 corresponding to the center of the active layer 11, and the via holes 12a and the gate insulating film 12 are formed on the gate electrode 13 and the gate insulating film 12. A first insulating film 16 having via holes 16a and 16b penetrating 12b and exposing P + source and drain regions 11a and 11b is formed, and a gate insulating film 12 is formed on the first insulating film 16. The source and drain electrodes 15a and 15b electrically connected to the P + source and drain regions 11a and 11b through the via holes 12a and 12b and the via holes 16a and 16b of the first insulating layer 16 are respectively formed. It is formed to constitute the drive element T2.

구동 소자(T2)를 보호하도록 제 1 절연막(16) 상에 드레인 전극(15b)을 노출시키는 비아홀(16b)이 구비된 제 2 절연막(16)이 형성된다. 제 2 절연막(16) 상에는 비아홀(16b)을 통하여 드레인 전극(15b)과 전기적으로 연결되는 양극 전극으로서의 제 1 전극(17)이 형성되며, 제 1 전극(17) 상에는 특정한 색의 빛을 발광하는 유기 전계 발광층(19)과 음극 전극으로서의 제 2 전극(20)이 순차적으로 형성되어 표시부(P)를 구성하며, 제 2 절연막(16) 상에는 화소와 화소 사이를 절연하면서 표면을 평탄화하는 제 3 절연막(18)이 형성된다.A second insulating layer 16 having a via hole 16b exposing the drain electrode 15b is formed on the first insulating layer 16 to protect the driving element T2. A first electrode 17 is formed on the second insulating layer 16 as an anode electrode electrically connected to the drain electrode 15b through the via hole 16b, and emits light of a specific color on the first electrode 17. The organic electroluminescent layer 19 and the second electrode 20 as the cathode electrode are sequentially formed to form the display portion P, and on the second insulating film 16, a third insulating film which insulates the pixel and insulates the surface. 18 is formed.

여기서, 제 1 전극(17) 및 제 2 전극(20)은 ITO, IZO, Al, Mg-Ag, Ca, Ca/Ag, Ba 중의 하나 또는 그 이상의 물질로 이루어질 수 있으며, 또한 디스플레이 장치의 발광 유형에 따라 그 물질이 달라질 수 있다. 예컨대, 이 유기 EL 표시 장치가 전면 발광형인 경우 제 1 전극(17)은 Pt, Au, Pd 또는 Ni로 이루어질 수 있고, 제 2 전극(20)은 IZO로 이루어질 수도 있다.Here, the first electrode 17 and the second electrode 20 may be made of one or more materials of ITO, IZO, Al, Mg-Ag, Ca, Ca / Ag, Ba, and also the light emitting type of the display device. Depending on the material can vary. For example, when the organic EL display device is a top emission type, the first electrode 17 may be made of Pt, Au, Pd, or Ni, and the second electrode 20 may be made of IZO.

유기 전계 발광층(19)은 코퍼 프탈로시아닌(copper phthalocyanine; CuPc), N,N'-디(나프탈렌-1-일)-N,N'-디페틸-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N' -diphenyl-benzidine; NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등과 같은 저분자 유기물로 이루어지거나 고분자 유기물로 이루어진다.The organic electroluminescent layer 19 is copper phthalocyanine (CuPc), N, N'-di (naphthalen-1-yl) -N, N'-dipetyl-benzidine (N, N'-Di (naphthalene-1) It consists of low molecular weight organic materials such as -yl) -N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3), or polymer organic materials.

예컨대, 유기 전계 발광층(19)이 저분자 유기물로 이루어지는 경우에는 홀 주입층(Hole Injection layer; HIL), 홀 수송층(Hole Transport Layer; HTL), 발광층(Emitting Layer; EML) 및 전자 수송층(Electron Transport Layer; ETL)을 포함한 다층 구조로 이루어진다.For example, when the organic electroluminescent layer 19 is made of a low molecular organic material, a hole injection layer (HIL), a hole transport layer (HTL), an emitting layer (EML), and an electron transport layer (Electron Transport Layer) ; Multi-layer structure including ETL).

또한, 유기 전계 발광층(19)이 고분자 유기물로 이루어지는 경우에는 홀 수송층(Hole Transport Layer; HTL) 및 발광층(Emitting Layer; EML)으로 이루어지며, 이때 HTL는 PEDOT 물질로 이루어지고 EML은 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질로 이루어진다.In addition, when the organic electroluminescent layer 19 is made of a polymer organic material, it is made of a hole transport layer (HTL) and an emitting layer (EML), wherein the HTL is made of PEDOT material and the EML is poly-phenylene. Poly-Phenylenevinylene (PPV) -based or polyfluorene-based material (Polyfluorene).

다음으로, 도 5a 내지 도 5f를 참조하여 본 발명의 실시예에 따른 유기 EL 표시 장치의 제조 방법을 설명한다.Next, a method of manufacturing an organic EL display device according to an embodiment of the present invention will be described with reference to FIGS. 5A to 5F.

도 5a를 참조하면, 데이터 구동부 또는 스캔 구동부 등의 구동부 영역(A1)과 화소부 영역(A2)이 정의되고, 구동부 영역(A1)에는 PMOS TFT 영역(P1)과 NMOS TFT 영역(N)이 정의되며, 화소부 영역(A2)에는 PMOS TFT 영역(P2)과 저장 캐패시터 영역(C)이 정의된 기판(50)을 준비한다. 여기서, 도 5a를 도 3의 Ⅱ-Ⅱ 선에 따른 부분 단면도라고 볼 때, PMOS TFT 영역(P2)은 화소 구동부(T; 도 3 참조)의 구동 소자(T1) 영역을 나타낸다. Referring to FIG. 5A, a driver region A1 and a pixel region A2 such as a data driver or a scan driver are defined, and a PMOS TFT region P1 and an NMOS TFT region N are defined in the driver region A1. The substrate 50 in which the PMOS TFT region P2 and the storage capacitor region C are defined is prepared in the pixel portion region A2. Here, when FIG. 5A is regarded as a partial sectional view along the II-II line in FIG. 3, the PMOS TFT region P2 represents the region of the driving element T1 of the pixel driver T (see FIG. 3).

그 다음, 기판(50) 상에 비정질 실리콘막을 증착하고 엑시머 레이저(excimer laser) 등으로 어닐링하여 비정질 실리콘막을 결정화시켜 LTPS층을 형성한다. 그 후, TFT의 액티브층 및 저장 캐패시터의 하부 전극 형성을 위한 제 1 마스크(미도시)를 이용한 포토리소그라피 및 식각공정에 의해 LTPS층을 패터닝하여, TFT 영역(P1, N, P2)의 기판 상에는 액티브층(51a, 51b, 51c)을 각각 형성하고 저장 캐패시터 영역(C)의 기판(10) 상에는 저장 캐패시터의 하부 전극(52)을 형성한다.Next, an amorphous silicon film is deposited on the substrate 50 and annealed with an excimer laser or the like to crystallize the amorphous silicon film to form an LTPS layer. Thereafter, the LTPS layer is patterned by a photolithography and etching process using a first mask (not shown) for forming the active layer of the TFT and the lower electrode of the storage capacitor, and then on the substrate of the TFT regions P1, N, and P2. The active layers 51a, 51b, and 51c are formed, respectively, and the lower electrode 52 of the storage capacitor is formed on the substrate 10 of the storage capacitor region C.

그 다음, 액티브층(51a, 51b, 51c) 및 하부 전극(52)을 덮도록 기판(50) 전면 상에 게이트 절연막(53)을 형성하고, 게이트 절연막(53) 상에 제 1 포토레지스트막을 도포하고, 제 2 마스크(54)를 이용하여 포토레지스트막을 노광한 후 현상하여 제 1 포토레지스트 패턴(55)을 형성한다. 여기서, 제 2 마스크(300)는 PMOS TFT 영역(P1, P2) 및 NMOS TFT 영역(N)의 액티브층(51b) 중앙으로의 광투과를 차단하기 위한 차광영역(310a, 310b, 310c)과, NMOS TFT 영역(N)의 저농도 도핑 드레인(Lightly Doped Drain; LDD) 예정 영역으로의 광투과를 1/2 정도 차단하기 위한 반차광영역(320)과, NMOS TFT 영역(N)의 소오스 및 드레인 예정 영역으로의 광투과 및 저장 캐패시터 영역(C)으로의 광투과를 위한 투광영역(330a, 330b)으로 이루어진 하프톤 마스크이다. 이에 따라, 제 1 포토레지스트 패턴(55)이 저장 캐패시터 영역(C) 및 NMOS TFT 영역(N)의 소오스 및 드레인 예정 영역은 오픈시키고, PMOS TFT 영역(P1, P2) 및 NMOS TFT 영역(N)의 액티브층(51b) 중앙에서는 제 1 두께(d1)로 형성되고 NMOS TFT 영역(N)의 LDD 예정 영역에서는 제 1 두께보다 약 1/2 정도 얇은 제 2 두께(d2)로 형성되어 액티브층(51b)의 중앙과 LDD 예정 영역은 마스킹한다.Next, a gate insulating film 53 is formed on the entire surface of the substrate 50 to cover the active layers 51a, 51b, 51c and the lower electrode 52, and a first photoresist film is coated on the gate insulating film 53. The photoresist film is exposed using the second mask 54 and then developed to form the first photoresist pattern 55. Here, the second mask 300 includes light blocking regions 310a, 310b, 310c for blocking light transmission to the center of the active layer 51b of the PMOS TFT regions P1 and P2 and the NMOS TFT region N. Semi-shielding region 320 for blocking light transmission to the lightly doped drain (LDD) predetermined region of NMOS TFT region N, and source and drain schedule of NMOS TFT region N It is a halftone mask composed of light transmitting areas 330a and 330b for light transmission to the area and light transmission to the storage capacitor area C. Accordingly, the first photoresist pattern 55 opens the source and drain predetermined regions of the storage capacitor region C and the NMOS TFT region N, and opens the PMOS TFT regions P1 and P2 and the NMOS TFT region N. The first thickness d1 in the center of the active layer 51b of the active layer 51b and the second thickness d2 in the LDD predetermined region of the NMOS TFT region N, which is about 1/2 thinner than the first thickness. The center of 51b) and the LDD predetermined area are masked.

도 5b를 참조하면, 제 1 포토레지스트 패턴(55)을 마스크로하여 기판(10)으로 N＋ 불순물을 도핑(54)하여 캐패시터 영역(52)의 하부 전극(52)을 도핑시킴과 동시에 NMOS TFT 영역(N)의 액티브층(51b) 양측에 N＋ 소오스 및 드레인 영역(54a, 54b)을 형성한다.Referring to FIG. 5B, an NMOS TFT is doped with a first photoresist pattern 55 as a mask to dope N + impurities into the substrate 10 to dope the lower electrode 52 of the capacitor region 52. N + source and drain regions 54a and 54b are formed on both sides of the active layer 51b of the region N. FIG.

도 5c를 참조하면, 레지스트 용매를 이용한 시너 스트립(thinner strip) 공정이나 산소 플라즈마를 이용한 에싱(ashing) 공정에 의해 제 1 포토레지스트 패턴(55)을 제 2 두께(d2) 만큼 제거하여 LDD 예정 영역을 오픈시키면서 제 1 포토레지스트 패턴(55)이 제 3 두께(d3)를 갖도록 한다. 이때, 제 3 두께(d3)는 제 2 두께(d2)와 마찬가지로 제 1 두께(d1)보다 약 1/2 정도 얇다. 그 다음, 제 3 두께(d3)를 가지는 제 1 포토레지스트 패턴(55a)을 마스크로하여 N－ 불순물을 도핑(56)하여 N＋ 소오스 및 드레인 영역(54a, 54b) 내측에 N＋ 소오스 및 드레인 영역(54a, 54b)과 접하는 N－ LDD 영역(56a, 56b)을 형성한다. Referring to FIG. 5C, the LDD predetermined region is removed by removing the first photoresist pattern 55 by a second thickness d2 by a thinner strip process using a resist solvent or an ashing process using an oxygen plasma. While opening the first photoresist pattern 55 to have a third thickness d3. At this time, the third thickness d3 is about 1/2 thinner than the first thickness d1 like the second thickness d2. Then, the third thickness of the first picture using the resist pattern (55a) as a mask, N having a (d3), - the doping (56) by N + source and drain regions (54a, 54b) inside the N + source and drain impurity N - LDD regions 56a and 56b are formed in contact with the regions 54a and 54b.

도 5d를 참조하면, 레지스트 용매를 이용한 시너 스트립 공정이나 산소 플라즈마를 이용한 에싱 공정에 의해 제 1 포토레지스트 패턴(55a)을 완전히 제거하고, 게이트 절연막(53) 상에 게이트 전극 물질막을 증착한 후, 게이트 전극 형성을 위한 제 3 마스크(미도시)를 이용한 포토리소그라피 및 식각공정에 의해 게이트 전극 물질막을 패터닝하여 TFT 영역(P1, N, P2)의 액티브층(51a, 51b, 51c) 위의 게이트 절연막(53) 상에는 게이트 전극(57a, 57b, 57c)을 각각 형성하고, 저장 캐패시터 영역(C)의 하부 전극(52) 위의 게이트 절연막(53) 상에는 상부 전극(58)을 형성한다. 이때, 하프톤 마스크인 제 2 마스크(300) 적용에 의해 NMOS TFT 영역(N)에서 N- LDD 영역(56a, 56b)이 게이트 전극(57a)을 향해 일부 연장되어 형성되기 때문에, 도 6에 도시된 바와 같이, 게이트 전극(57b)이 N- LDD 영역(56a, 56b)과 소정 폭(W1, W2)만큼 서로 중첩되어 형성된다.Referring to FIG. 5D, after the first photoresist pattern 55a is completely removed by a thin strip process using a resist solvent or an ashing process using an oxygen plasma, the gate electrode material film is deposited on the gate insulating film 53. The gate insulating film on the active layers 51a, 51b, and 51c of the TFT regions P1, N, and P2 is patterned by a photolithography and etching process using a third mask (not shown) for forming a gate electrode. Gate electrodes 57a, 57b, and 57c are formed on the 53, and an upper electrode 58 is formed on the gate insulating film 53 on the lower electrode 52 of the storage capacitor region C. In this case, since the N - LDD regions 56a and 56b are partially extended toward the gate electrode 57a in the NMOS TFT region N by the application of the second mask 300 which is a halftone mask, it is shown in FIG. As described above, the gate electrode 57b is formed to overlap the N - LDD regions 56a and 56b by the predetermined widths W1 and W2.

도 5e를 참조하면, 기판 전면 상에 제 2 포토레지스트막을 도포하고, PMOS TFT의 P＋ 소오스 및 드레인 영역 형성을 위한 제 4 마스크(미도시)를 이용하여 제 2 포토레지스트막을 노광한 후 현상하여, PMOS TFT 영역(P1, P2)만을 오픈시키는 제 2 포토레지스트 패턴(58)을 형성한다. 그 후, 제 2 포토레지스트 패턴(58)을 마스크로하여 기판(50)으로 P＋ 불순물을 도핑(60)하여 PMOS TFT 영역(P1, P2)의 액 티브층(51a, 51c) 양측에 P＋ 소오스 및 드레인 영역(60a, 60b, 60c, 60d)을 각각 형성한다.Referring to FIG. 5E, the second photoresist film is coated on the entire surface of the substrate, and the second photoresist film is exposed after development using a fourth mask (not shown) for forming P + source and drain regions of the PMOS TFT. The second photoresist pattern 58 is formed to open only the PMOS TFT regions P1 and P2. Then, the second photo liquid capacitive layer of the resist pattern 58 to the substrate 50 as a mask to the P + impurity doping (60) PMOS TFT region (P1, P2), (51a, 51c) on both sides of P + Source and drain regions 60a, 60b, 60c, 60d are formed, respectively.

도 5f를 참조하면, 레지스트 용매를 이용한 시너 스트립 공정이나 산소 플라즈마를 이용한 에싱 공정에 의해 제 2 포토레지스트 패턴(58)을 제거한다. 그 후, 도시되지는 않았지만, 기판 전면 상에 층간절연막을 형성하고 비아홀 형성을 위한 제 5 마스크를 이용한 포토리소그라피 및 식각공정에 의해 층간절연막을 패터닝하여 층간절연막에 P＋ 소오스 및 드레인 영역(60a, 60b, 60c, 60d)과 N＋ 소오스 및 드레인 영역(54a, 54b)을 각각 노출시키는 비아홀들을 형성한다. 그 다음, 비아홀들을 매립하도록 층간절연막 상에 소오스 및 드레인 전극용 물질막을 증착하고, 소오스 및 드레인 전극 형성을 위한 제 6 마스크를 이용한 포토리소그라피 및 식각공정에 의해 패터닝하여, 비아홀들을 통하여 P＋ 소오스 및 드레인 영역(60a, 60b, 60c, 60d)과 N＋ 소오스 및 드레인 영역(54a, 54b)과 전기적으로 각각 연결되는 소오스 및 드레인 전극들을 형성하여 각각의 TFT를 완성한 후, 화소부 영역(A2)에 표시부(P; 도 4 참조)를 형성한다.Referring to FIG. 5F, the second photoresist pattern 58 is removed by a thin strip process using a resist solvent or an ashing process using an oxygen plasma. Thereafter, although not shown, an interlayer insulating film is formed on the entire surface of the substrate, and the interlayer insulating film is patterned by a photolithography and etching process using a fifth mask for forming via holes, thereby forming a P + source and drain region 60a, Via-holes exposing 60b, 60c, 60d and N + source and drain regions 54a, 54b are formed, respectively. Subsequently, a material film for source and drain electrodes is deposited on the interlayer insulating film to fill the via holes, and patterned by photolithography and etching using a sixth mask for forming the source and drain electrodes, thereby forming P + source and Source and drain electrodes electrically connected to the drain regions 60a, 60b, 60c, and 60d and the N + source and drain regions 54a and 54b, respectively, are formed to complete respective TFTs, and then in the pixel portion region A2. The display part P (refer FIG. 4) is formed.

상기 실시예에 의하면, 하나의 하프톤 마스크를 적용하여 NMOS TFT의 N＋ 소오스 및 드레인 영역과 N－ LDD 영역 형성 및 저장 캐패시터의 하부 전극 도핑 등을 각각 수행하므로, 화소부의 화소 구동부에 적용되는 PMOS TFT 및 저장 캐패시터와 데이터 및 스캔 구동부에 적용되는 CMOS TFT 제조 시 사용되는 마스크 수를 6 개로 저감시킬 수 있다.According to the above embodiment, since one halftone mask is applied to form N + source and drain regions and N - LDD regions of the NMOS TFT, and doping the lower electrode of the storage capacitor, respectively, the PMOS is applied to the pixel driver of the pixel portion. The number of masks used in manufacturing TFTs and storage capacitors and CMOS TFTs applied to data and scan drivers can be reduced to six.

또한, 하프톤 마스크 적용에 의해 NMOS TFT의 LDD 영역이 게이트 전극과 소정 폭만큼 중첩되어 형성되므로 핫 캐리어 스트레스로 인한 특성 열화 및 오프 누설 전류 등을 최소화할 수 있다.In addition, since the LDD region of the NMOS TFT overlaps the gate electrode by a predetermined width by applying a halftone mask, deterioration of characteristics and off leakage current due to hot carrier stress can be minimized.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

예를 들어, 상기 실시예에서는 화소부의 화소 구동부에 PMOS TFT를 적용하는 경우에 대해서만 설명하였지만, 화소 구동부에 NMOS TFT를 적용하는 경우에도 동일하게 적용하여 실시할 수 있다.For example, in the above embodiment, only the case where the PMOS TFT is applied to the pixel driver in the pixel portion has been described. However, the same applies to the case where the NMOS TFT is applied to the pixel driver.

또한, 상기 실시예에서는 구동 소자로 TFT를 사용하고 발광부가 유기 전계 발광층을 포함하는 유기 EL 표시 장치에 대해서만 설명하였지만, TFT를 구동 소자로 사용하는 것이 가능한 액정 표시 장치 등의 평판 표시 장치에도 적용하여 실시할 수 있다.Further, in the above embodiment, only the organic EL display device in which the TFT is used as the driving element and the light emitting part includes the organic electroluminescent layer is described. However, the present invention is also applied to a flat panel display device such as a liquid crystal display device in which the TFT can be used as the driving element. It can be carried out.

상술한 본 발명에 의하면, 하나의 하프톤 마스크를 적용하여 NMOS TFT의 N＋ 소오스 및 드레인 영역과 N－ LDD 영역 형성 및 저장 캐패시터의 하부 전극 도핑 등 을 각각 수행하여 화소부의 화소 구동부에 적용되는 PMOS TFT 및 저장 캐패시터와 데이터 및 스캔 구동부에 적용되는 CMOS TFT 제조 시 사용되는 마스크 수를 6 개로 저감시킴으로써, 유기 EL 표시 장치의 제조 공정을 단순화할 수 있고 제조 비용을 절감할 수 있다.According to the present invention described above, a PMOS applied to the pixel driver of the pixel portion by applying one halftone mask to form N + source and drain regions and N - LDD regions of the NMOS TFT and doping of the lower electrode of the storage capacitor, respectively. By reducing the number of masks used in manufacturing TFTs and storage capacitors and CMOS TFTs applied to the data and scan drivers to six, the manufacturing process of the organic EL display device can be simplified and the manufacturing cost can be reduced.

또한, 하프톤 마스크를 적용하여 NMOS TFT의 LDD 영역을 게이트 전극과 소정 폭만큼 중첩시켜 형성함으로써, TFT의 핫캐리어 스트레스로 인한 특성 열화 및 오프 누설 전류 등을 최소화할 수 있으므로, 유기 EL 표시 장치의 품질을 개선할 수 있다.In addition, since the LDD region of the NMOS TFT is formed by overlapping the gate electrode by a predetermined width by applying a halftone mask, deterioration of characteristics and off leakage current due to hot carrier stress of the TFT can be minimized. Can improve the quality.

Claims (12)

기판;Board; 상기 기판 상에 형성된 액티브층;An active layer formed on the substrate; 상기 액티브층 양측에 형성된 소오스 및 드레인 영역;Source and drain regions formed on both sides of the active layer; 상기 소오스 및 드레인 영역 내측의 상기 액티브층에 형성된 저농도 도핑 드레인 영역;A lightly doped drain region formed in the active layer inside the source and drain regions; 상기 액티브층을 덮으면서 상기 기판 전면 상에 형성된 게이트 절연막; 및 A gate insulating film formed on the entire surface of the substrate while covering the active layer; And 상기 저농도 도핑 드레인 영역과 소정 폭만큼 중첩되어 상기 액티브층 상에 형성된 게이트 전극을 포함하는 박막 트랜지스터.And a gate electrode overlapping the low concentration doped drain region by a predetermined width and formed on the active layer. 제 1 항에 있어서, The method of claim 1, 상기 소오스 및 드레인 영역과 상기 저농도 도핑 드레인 영역은 각각 N형 불순물로 도핑된 박막 트랜지스터.And the source and drain regions and the lightly doped drain region are each doped with N-type impurities. 기판에 화소 구동부와 표시부로 구성된 화소부와, 상기 화소부를 구동하기 위한 데이터 구동부 및 스캔 구동부가 형성된 평판 표시 장치에 있어서, A flat panel display including a pixel portion including a pixel driver and a display portion on a substrate, and a data driver and a scan driver for driving the pixel portion. 상기 데이터 구동부 및 스캔 구동부가 The data driver and the scan driver 상기 기판 상에 형성된 액티브층;An active layer formed on the substrate; 상기 액티브층 양측에 형성된 N＋ 소오스 및 드레인 영역;N + source and drain regions formed on both sides of the active layer; 상기 소오스 및 드레인 영역 내측의 상기 액티브층에 형성된 N- 저농도 도핑 드레인 영역;An N - lightly doped drain region formed in the active layer inside the source and drain regions; 상기 액티브층을 덮으면서 상기 기판 전면 상에 형성된 게이트 절연막; 및 A gate insulating film formed on the entire surface of the substrate while covering the active layer; And 상기 저농도 도핑 드레인 영역과 소정 폭만큼 중첩되어 상기 액티브층 상에 형성된 게이트 전극을 구비하는 박막 트랜지스터를 각각 포함하는 평판 표시 장치.And thin film transistors each overlapping the low concentration doped drain region by a predetermined width and having a gate electrode formed on the active layer. 제 3 항에 있어서, The method of claim 3, wherein 상기 화소 구동부가 상기 박막 트랜지스터를 적어도 하나 이상 포함하는 평판 표시 장치.The pixel display unit includes at least one thin film transistor. 제 3 항에 있어서, The method of claim 3, wherein 상기 표시부가 제 1 전극, 유기 전계 발광층 및 제 2 전극이 순차적으로 적층된 구조로 이루어진 평판 표시 장치.And a display structure in which the display portion is formed by sequentially stacking a first electrode, an organic EL layer, and a second electrode. 제 1 도전형 모스 박막 트랜지스터가 형성되는 제 1 영역, 제 2 도전형 모스 박막 트랜지스터가 형성되는 제 2 영역 및 저장 캐패시터가 형성되는 제 3 영역이 정의된 기판을 준비하는 단계;Preparing a substrate on which a first region in which a first conductive MOS thin film transistor is formed, a second region in which a second conductive MOS thin film transistor is formed, and a third region in which a storage capacitor are formed are defined; 제 1 마스크를 이용하여 상기 제 1 및 제 2 영역의 기판 상에 제 1 및 제 2 액티브층을 각각 형성함과 동시에 상기 제 3 영역의 기판 상에 하부 전극을 형성하는 단계;Forming a first electrode and a second active layer on the substrate of the first and second regions by using a first mask and simultaneously forming a lower electrode on the substrate of the third region; 상기 기판 전면 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the entire surface of the substrate; 제 2 마스크를 하프톤 마스크로 하며, 제 2 마스크를 이용하여 상기 게이트 절연막 상에 상기 제 2 액티브층의 소오스 및 드레인 예정 영역과 상기 제 3 영역은 오픈시키고, 상기 제 2 액티브층 중앙 및 상기 제 1 영역에서는 제 1 두께를 가지고 상기 제 2 액티브층의 저농도 도핑 드레인 예정 영역에서는 상기 제 1 두께보다 얇은 제 2 두께를 가지면서 상기 제 1 영역과 함께 상기 제 2 액티브층의 중앙 및 상기 저농도 도핑 드레인 예정 영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계;The second mask is a halftone mask, and a source and drain predetermined region and the third region of the second active layer are opened on the gate insulating layer using the second mask, and the center and the second active layer are opened. In the region where the first active layer has a first thickness and the lightly doped drain of the second active layer has a second thickness that is thinner than the first thickness, the central region and the lightly doped drain of the second active layer together with the first region Forming a photoresist pattern masking the predetermined region; 상기 포토레지스트 패턴을 마스크로하여 제 2 도전형의 제 1 불순물을 도핑시켜 상기 하부 전극을 도핑시킴과 동시에 상기 제 2 액티브층의 양측에 제 2 도전형의 소오스 및 드레인 영역을 형성하는 단계;Doping the lower electrode by doping the first impurity of the second conductivity type using the photoresist pattern as a mask, and simultaneously forming source and drain regions of the second conductivity type on both sides of the second active layer; 상기 포토레지스트 패턴을 상기 제 2 두께만큼 제거하여 상기 저농도 도핑 드레인 예정 영역을 오픈시키면서 상기 포토레지스트 패턴이 제 3 두께를 갖도록 하는 단계;Removing the photoresist pattern by the second thickness such that the photoresist pattern has a third thickness while opening the lightly doped drain region; 상기 제 3 두께를 가지는 포토레지스트 패턴을 마스크로하여 상기 제 1 불순물보다 낮은 농도를 가지는 제 2 도전형의 제 2 불순물을 도핑시켜 상기 소오스 및 드레인 영역 내측의 상기 제 2 액티브층에 제 2 도전형의 저농도 도핑 드레인 영역을 형성하는 단계; A second conductivity type is formed in the second active layer inside the source and drain regions by doping a second impurity of a second conductivity type having a concentration lower than the first impurity by using the photoresist pattern having the third thickness as a mask. Forming a low concentration doped drain region of the; 상기 포토레지스트 패턴을 완전히 제거하는 단계; 및 Completely removing the photoresist pattern; And 제 3 마스크를 이용하여 상기 제 1 및 제 2 영역의 게이트 절연막 상에 제 1 및 제 2 게이트 전극을 각각 형성함과 동시에 제 3 영역의 게이트 절연막 상에 상부 전극을 형성하는 단계를 포함하는 평판 표시 장치의 제조방법.Forming a first electrode and a second gate electrode on the gate insulating film of the first and second regions by using a third mask, and simultaneously forming an upper electrode on the gate insulating film of the third region. Method of manufacturing the device. 제 6 항에 있어서, The method of claim 6, 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 평판 표시 장치의 제조방법.The first conductive type is P type, and the second conductive type is N type manufacturing method of a flat panel display device. 제 6 항에 있어서, The method of claim 6, 상기 제 2 두께가 상기 제 1 두께보다 1/2 정도 얇은 평판 표시 장치의 제조방법.And a second thickness of about 1/2 of the thickness of the first thickness. 제 6 항 또는 제 8 항에 있어서, The method of claim 6 or 8, 상기 제 3 두께가 상기 제 1 두께보다 1/2 정도 얇은 평판 표시 장치의 제조방법.And a third thickness of about 1/2 of the thickness of the first thickness. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 제 2 마스크는 상기 제 1 영역과 상기 제 2 영역의 제 2 액티브층의 중앙으로의 광투과를 차단하기 위한 차광영역과, 상기 제 2 액티브층의 저농도 도핑 드레인 영역으로의 광투과를 1/2 정도 차단하기 위한 반차광영역과, 상기 제 2 액티브층의 소오스 및 드레인 영역으로의 광투과 및 제 3 영역으로의 광투과를 위한 투광영역으로 이루어지는 평판 표시 장치의 제조방법.The second mask may include a light blocking area for blocking light transmission to the center of the second active layer of the first area and the second area, and a light transmission to the lightly doped drain area of the second active layer. 10. A method of manufacturing a flat panel display device comprising: a semi-shielding region for blocking about two degrees; and a light-transmitting region for transmitting light to the source and drain regions of the second active layer and light to the third region. 제 6 항에 있어서, The method of claim 6, 상기 제 2 게이트 전극이 상기 저농도 도핑 드레인 영역과 소정 폭만큼 서로 중첩되도록 형성하는 평판 표시 장치의 제조방법.And forming the second gate electrode to overlap the lightly doped drain region by a predetermined width.
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