KR100667109B1 - 플라즈마 디스플레이 패널 및 그 구동방법 - Google Patents

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Abstract

본 발명은 소비전력을 최소화함과 아울러 휘도 및 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 주사/서스테인전극과, 주사/서스테인전극과 나란하게 형성되는 공통서스테인전극과, 주사/서스테인전극과 교차되는 방향으로 형성되어 있는 어드레스전극과, 주사/서스테인전극 및 공통서스테인전극의 사이에 주사/서스테인전극과 나란하게 형성되는 프라이밍/소거전극을 구비한다.
본 발명에 의하면, 주사/서스테인전극 및 공통서스테인전극이 방전셀의 주변부에 형성되기 때문에 방전면적을 최대화 할 수 있으며, 이에 따라 발광효율 및 휘도가 향상된다.

Description

플라즈마 디스플레이 패널 및 그 구동방법{Plasma Display Panel and Driving Method thereof}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 전극들에 인가되는 구동파형을 나타내는 파형도.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 전극구조를 나타내는 도면.
도 6은 도 5에 도시된 플라즈마 디스플레이 패널의 전극들에 인가되는 구동파형을 나타내는 파형도.
도 7은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극구조를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1,40 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인구동부
34 : 공통서스테인구동부 36 : 어드레스구동부
본 발명은 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것으로 특히, 소비전력을 최소화함과 아울러 휘도 및 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면 의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2는 종래의 3 전극 교류 면방전형 PDP의 구동장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 3 전극 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 도 3과 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 종래의 3전극 교류 면방전형 PDP의 구동방법에 있어서 서브필드 별로 PDP의 각 전극 라인에 공급되는 구동 파형을 나타낸 파형도이다.
도 4를 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선 순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인 기간으로 나뉘어진다. 먼저 리셋 기간에는 방전셀들을 초기화하고, 어드레스 방전을 돕기 위해 공통서스테인전극라인(Z)에 공급되는 방전펄스로 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 간에 방전을 일으켜 각 방전셀들에 프라이밍 하전입자 및 벽전하를 형성시킨다. 어드레스 기간에는 PDP의 각 주사/서스테인전극라인(Y)들에 스캔펄스(-Vs)가 순차적으로 인가되고, 스캔펄스에 동기되어 데이터펄스(Vd)가 각 어드레스전극라인(X)에 공급된다. 이때, 공통서스테인전극라인(Z)들에는 소정레벨의 직류전압이 공급되며, 이 직류전압은 어드레스전극라인(X)과 주사/서스테인전극라인(Y) 사이의 어드레스 방전이 안정적으로 일어날 수 있게 한다. 서스테인 기간 에는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 서스테인 펄스가 공급되어 어드레스 기간에 선택된 방전셀들을 발광시킨다.
이와 같은 종래의 교류 면방전 PDP에서 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)은 상부기판(10)의 중앙부에 형성된다. 따라서, 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z) 간에 발생되는 서스테인 방전은 상부기판(10)의 중앙에 집중되어 방전공간의 활용도가 떨어진다. 이에 따라 방전면적이 축소되어 발광효율 및 휘도가 저하되는 문제점이 있다. 또한, 이와 같은 문제점을 해결하기 위하여 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)을 상부기판(10)의 주변부에 형성하면, 서스테인 방전시에 많은 소비전력이 소비되어 방전효율이 저하된다.
따라서, 본 발명의 목적은 소비전력을 최소화함과 아울러 휘도 및 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 구동방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 주사/서스테인전극과, 주사/서스테인전극과 나란하게 형성되는 공통서스테인전극과, 주사/서스테인전극과 교차되는 방향으로 형성되어 있는 어드레스전극과, 주사/서스테 인전극 및 공통서스테인전극의 사이에 주사/서스테인전극과 나란하게 형성되는 프라이밍/소거전극을 구비한다.
본 발명의 플라즈마 디스플레이 패널은 방전셀의 일측 가장자리에 형성되는 공통서스테인전극과, 공통서스테인전극과 대향되도록 방전셀의 다른 측 가장자리에 형성되는 프라이밍/소거전극과, 공통서스테인전극과 교차되는 방향으로 형성되는 어드레스전극과, 프라이밍/소거전극과 공통서스테인전극의 사이에 공통서스테인전극과 나란하게 형성되는 주사/서스테인전극을 구비한다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 어드레스 기간에 선택된 방전셀들에 벽전하를 형성하기 위한 보조 서스테인 기간과; 보조 서스테인 기간에 벽전하가 형성된 방전셀들을 발광시키기 위한 메인 서스테인 기간을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예에 의한 전극구조를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 의한 전극구조는 도시되지 않은 하부기판에 형성되는 n개의 어드레스라인들(X)과, 도시되지 않은 상부기판에 어드레스전극라인들(X)과 교차되는 방향으로 형성되는 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)과, 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)의 사이에 형성되는 프라이밍/소거전극(P/E)으로 구성된 다. 주사/서스테인전극라인(Y), 공통서스테인전극라인(Z), 프라이밍/소거전극(P/E) 및 어드레스전극라인들(X)이 교차되는 부분에 방전셀(40)이 위치된다. 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)은 방전셀(40)의 주변부에 서로 대향되게 형성된다. 주사/서스테인전극라인(Y)과 프라이밍/소거전극(P/E)은 좁은간격(Wn)으로 형성되고, 공통서스테인전극라인(Z)과 프라이밍전극라인(P/E)은 넓은간격(Ww)으로 형성된다. 이와 같은 전극라인들에 공급되는 구동파형을 도 6을 참조하여 상세히 설명하기로 한다.
도 6을 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인 기간, 방전셀에 형성된 벽전하를 재결합하기 위한 이레이즈 기간으로 나뉘어진다. 또한, 서스테인 기간은 데이터 기입된 셀들에 벽전하를 형성하기 위한 보조 서스테인 기간과, 보조 서스테인 기간에 벽전하가 형성된 방전셀들을 발광시키기 위한 메인 서스테인 기간으로 나뉘어진다.
먼저, 리셋 기간에는 프라이밍/소거전극라인들(P/E)에 리셋펄스(Vr)가 공급된다. 프라이밍/소거전극라인들(P/E)에 리셋펄스(Vr)가 공급되면 서로 좁은간격(Wn)으로 형성되어 있는 주사/서스테인전극라인들(Y)과 프라이밍/소거전극라인들(P/E)간에 제 1 리셋방전이 일어난다. 이때, 어드레스전극라인들(X) 및 공통서스테인전극라인들(Z)에는 오방전 방지를 위한 직류전압(Vm)이 공급된다. 주사/서스테인전극라인들(Y)과 프라이밍/소거전극라인들(P/E) 간의 제 1 리셋방전 에 의해 방전셀이 초기화 된 후, 주사/서스테인전극라인들(Y)에 셋업펄스(Vs)가 공급된다. 주사/서스테인전극라인들(Y)에 셋업펄스(Vs)가 공급되면 서로 좁은간격(Wn)으로 형성되어 있는 주사/서스테인전극라인들(Y)과 프라이밍/소거전극라인들(P/E)간에 셋업방전이 일어나 각 방전셀들에 프라이밍 하전입자 및 벽전하가 형성된다. 어드레스 기간에는 주사/서스테인전극라인들(Y) 및 프라이밍/소거전극라인들(P/E)에 스캔펄스(-Vs)가 순차적으로 인가되고, 스캔펄스(-Vs)에 동기되어 데이터펄스(Vd)가 각 어드레스전극라인들(X)에 공급된다. 본 발명에서 스캔펄스(-Vs)는 서로 동기되어 주사/서스테인전극라인들(Y) 및 프라이밍/소거전극라인들(P/E)에 각각 공급된다. 이후, 주사/서스테인전극라인들(Y)과 어드레스전극라인들(X) 간에 제 1 어드레스 방전이 일어나고, 프라이밍/소거전극라인들(P/E)과 어드레스전극라인들(X) 간에 제 2 어드레스방전이 일어난다. 즉, 본 발명의 어드레스 기간에는 2번의 어드레스 방전이 일어나게 된다. 따라서, 주사서스테인전극라인들(Y) 및 프라이밍/소거전극라인들(P/E)에 낮은 전압의 스캔펄스(-Vs)가 인가되도 서스테인방전에 필요한 충분한 벽전하를 방전셀에 형성된다. 어드레스 기간에 공통서스테인전극라인들(Z)에는 소정레벨의 직류전압이 공급되고, 이 직류전압은 어드레스전극라인들(X)과 주사/서스테인전극라인들(Y) 사이의 어드레스 방전이 안정적으로 일어날 수 있게 한다. 보조 서스테인 기간에는 프라이밍/소거전극라인들(P/E)에 보조펄스(Va)가 공급된다. 프라이밍/소거전극라인들(P/E)에 보조펄스(Va)가 공급되면 프라이밍/소거전극라인들(P/E)과 좁은간격(Wn)으로 형성되어 있는 주사/서스테 인전극라인들(Y)과 보조 서스테인방전이 일어난다. 이와 같은 보조 서스테인 방전은 어드레스 기간에 선택된 방전셀들에서만 일어나게 되고, 보조 서스테인 방전이 일어난 방전셀들에는 메인 서스테인 방전을 일으키기 위한 충분한 벽전하가 형성된다. 메인 서스테인 기간에는 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)에 서스테인펄스(Vsus1, Vsus2)가 교번적으로 공급된다. 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)에 서스테인펄스(Vsus1, Vsus2)가 공급되면, 보조 서스테인 방전이 일어난 방전셀들에서 서스테인 방전이 일어난다. 즉, 보조 서스테인 방전에 의해 충분한 벽전하가 형성되어 있기 때문에 방전셀의 주변부에 형성된 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)간에 서스테인방전이 일어날 수 있다. 이레이즈 기간에는 프라이밍/소거전극라인들(P/E)에 소거펄스(Ve)를 공급하여 서스테인 방전에 의해 생성된 벽전하를 재결합시킨다.
한편, 본 발명의 실시예에서는 도 5와 같이 주사/서스테인전극라인들(Y) 및 공통서스테인전극라인들(Z)의 사이에 프라이밍/소거전극라인들(P/E)을 형성하였다. 하지만, 도 7과 같이 프라이밍/소거전극라인들(P/E) 및 공통서스테인전극라인들(Z)의 사이에 주사/서스테인전극라인들(Y)을 형성할 수도 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 및 그 구동방법에 의하면 주사/서스테인전극 및 공통서스테인전극이 방전셀의 주변부에 형성되고, 주사/서스테인전극 및 공통서스테인전극 사이에 프라이밍/소거전극을 형성한 다. 주사/서스테인전극 및 공통서스테인전극이 방전셀의 주변부에 형성되기 때문에 방전면적을 최대화 할 수 있으며, 이에 따라 발광효율 및 휘도가 향상된다. 또한, 프라이밍/소거전극으로 보조 서스테인 방전을 일으켜 서스테인방전시에 소비전력을 최소화 할 수 있다.


Claims (13)

  1. 주사/서스테인전극과,
    상기 주사/서스테인전극과 나란하게 형성되는 공통서스테인전극과,
    상기 주사/서스테인전극과 교차되는 방향으로 형성되어 있는 어드레스전극과,
    상기 주사/서스테인전극 및 공통서스테인전극의 사이에 상기 주사/서스테인전극과 나란하게 형성되는 프라이밍/소거전극을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 주사/서스테인전극, 공통서스테인전극, 프라이밍/소거전극 및 어드레스전극의 교차부에 방전셀이 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 2 항에 있어서,
    상기 주사/서스테인전극은 상기 방전셀의 일측 가장자리에 형성되고,
    상기 공통서스테인전극은 상기 주사/서스테인전극과 대향되게 상기 방전셀의 다른 측 가장자리에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 주사/서스테인전극 및 프라이밍/소거전극간의 간격이 상기 공통서스테인전극 및 프라이밍/소거전극간의 간격보다 좁은 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 방전셀의 일측 가장자리에 형성되는 공통서스테인전극과,
    상기 공통서스테인전극과 대향되도록 상기 방전셀의 다른 측 가장자리에 형성되는 프라이밍/소거전극과,
    상기 공통서스테인전극과 교차되는 방향으로 형성되는 어드레스전극과,
    상기 프라이밍/소거전극과 상기 공통서스테인전극의 사이에 상기 공통서스테인전극과 나란하게 형성되는 주사/서스테인전극을 구비하며,
    상기 주사/서스테인전극 및 프라이밍/소거전극간의 간격이 상기 공통서스테인전극 및 프라이밍/소거전극간의 간격보다 좁은 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 삭제
  7. 어드레스전극들, 주사/서스테인전극들 및 공통서스테인전극들과, 상기 주사/서스테인전극들 및 공통서스테인전극들사이에 프라이밍/소거전극들이 형성되고, 리 셋기간, 어드레스기간, 서스테인기간 및 이레이즈 기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서;
    상기 서스테인기간은 상기 어드레스 기간에 선택된 방전셀들에 벽전하를 형성하기 위한 보조 서스테인 기간과;
    상기 보조 서스테인 기간에 벽전하가 형성된 방전셀들을 발광시키기 위한 메인 서스테인 기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 7 항에 있어서,
    상기 리셋기간은,
    상기 프라이밍/소거전극들에 방전셀을 초기화하기 위한 제 1 리셋펄스가 공급되는 단계와,
    상기 제 1 리셋펄스에 동기되어 상기 어드레스전극들 및 공통서스테인전극들에 오방전 방지를 위한 직류전압이 공급되는 단계와,
    상기 제 1 리셋펄스가 공급된 후 상기 주사/서스테인전극들에 제 2 리셋펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 7 항에 있어서,
    상기 어드레스 기간에 2번의 어드레스 방전이 일어나는 단계를 포함하는 것 을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 7 항에 있어서,
    상기 어드레스 기간은,
    상기 주사/서스테인전극에 순차적으로 제 1 스캔펄스가 인가되는 단계와,
    상기 제 1 스캔펄스에 동기되어 상기 프라이밍/소거전극에 제 2 스캔펄스가 인가되는 단계와,
    상기 제 1 스캔펄스에 동기되어 상기 켜질 방전셀에 선택하기 위하여 상기 어드레스전극에 데이터펄스가 인가되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 7 항에 있어서,
    상기 보조 서스테인 기간동안 상기 프라이밍/소거전극에 보조펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 7 항에 있어서,
    상기 메인 서스테인 기간동안 상기 주사/서스테인전극 및 공통서스테인전극에 서스테인 펄스가 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 7 항에 있어서,
    상기 이레이즈 기간동안 방전셀에 형성된 벽전하를 재결합하기 위한 소거펄스가 상기 프라이밍/소거전극에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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