KR100665227B1 - Phase change memory device and fabricating method for the same - Google Patents

Phase change memory device and fabricating method for the same Download PDF

Info

Publication number
KR100665227B1
KR100665227B1 KR1020050098191A KR20050098191A KR100665227B1 KR 100665227 B1 KR100665227 B1 KR 100665227B1 KR 1020050098191 A KR1020050098191 A KR 1020050098191A KR 20050098191 A KR20050098191 A KR 20050098191A KR 100665227 B1 KR100665227 B1 KR 100665227B1
Authority
KR
South Korea
Prior art keywords
phase change
plurality
memory device
change memory
change material
Prior art date
Application number
KR1020050098191A
Other languages
Korean (ko)
Inventor
김두응
이창수
조우영
최병길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050098191A priority Critical patent/KR100665227B1/en
Application granted granted Critical
Publication of KR100665227B1 publication Critical patent/KR100665227B1/en

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00 - G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00 - G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00 - G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/24Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, e.g. resistance switching non-volatile memory structures
    • H01L27/2409Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, e.g. resistance switching non-volatile memory structures comprising two-terminal selection components, e.g. diodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/24Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including solid state components for rectifying, amplifying or switching without a potential-jump barrier or surface barrier, e.g. resistance switching non-volatile memory structures
    • H01L27/2463Arrangements comprising multiple bistable or multistable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays, details of the horizontal layout
    • H01L27/2472Arrangements comprising multiple bistable or multistable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays, details of the horizontal layout the switching components having a common active material layer
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/06Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/12Details
    • H01L45/122Device geometry
    • H01L45/1233Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/14Selection of switching materials
    • H01L45/141Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H01L45/143Selenides, e.g. GeSe
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/14Selection of switching materials
    • H01L45/141Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H01L45/144Tellurides, e.g. GeSbTe
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/16Manufacturing
    • H01L45/1666Patterning of the switching material
    • H01L45/1675Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/72Array wherein the access device being a diode
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00Nanotechnology
    • Y10S977/70Nanostructure
    • Y10S977/754Dendrimer, i.e. serially branching or "tree-like" structure

Abstract

A phase change memory device and a method of manufacturing the same are provided to pattern a phase change material in a line type by disposing the phase change material parallel with a word line. A phase change memory device includes a semiconductor substrate, bit lines(BL0,BL1,BL2,BL3) and word lines disposed on the semiconductor substrate in a cross direction, and a phase change material strip(152) disposed between the bit lines and the word lines and being substantially parallel with the word lines. The phase change material strip is substantially parallel with at least one portion of the word lines. The phase change material strip has at least two resistance values in response to a current penetrating the material.

Description

상변화 메모리 장치 및 그 제조 방법{Phase change memory device and fabricating method for the same} The phase change memory device and a method of manufacturing {Phase change memory device and fabricating method for the same}

도 1 및 도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 블록도 및 회로도이다. Figure 1 and Figure 2 is a schematic and block diagram illustrating a phase change memory device according to an embodiment of the present invention.

도 3a는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 레이아웃도이다. Figure 3a is a layout diagram illustrating a phase change memory device according to an embodiment of the present invention.

도 3b는 도 3a의 B-B'를 따라 절단한 단면도이다. Figure 3b is a cross-sectional view taken along the B-B 'of Figure 3a.

도 3c는 도 3a의 C-C'를 따라 절단한 단면도이다. Figure 3c is a cross-sectional view taken along C-C 'of Figure 3a.

도 3d는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 3d is a perspective view illustrating a phase change memory device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 4 is a perspective view illustrating a phase change memory device according to another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 5 is a perspective view illustrating a phase change memory device according to still another embodiment of the present invention.

도 6a 내지 도 8c는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다. Figure 6a-Figure 8c are the respective manufacturing process step-by-step intermediate layout and cross-sectional views for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명) (Description of the Related Art)

1 : 상변화 메모리 장치 10_1, 10_2 : 로우 디코더 1: a phase change memory device 10_1, 10_2: row decoder

20_1, 20_2 : 컬럼 디코더 30_1, 30_2, 30_3, 30_4 : 입출력 회로 20_1, 20_2: column decoders 30_1, 30_2, 30_3, 30_4: input and output circuits

100_1, 100_2, 100_3, 100_4 : 메모리 뱅크 100_1, 100_2, 100_3, 100_4: memory bank

BLKi; BLKi; i=0~7 : 메모리 블록 GBLj; i = 0 ~ 7: GBLj memory block; j=0~n : 글로벌 비트 라인 j = 0 ~ n: a global bit line

BL0, BL1, BL2, BL3 : 비트 라인 BL0, BL1, BL2, BL3: a bit line

YSELk; YSELk; k=0~3 : 컬럼 선택 트랜지스터 k = 0 ~ 3: column select transistor

DCHk; DCHk; k=0~3 : 디스차지 트랜지스터 k = 0 ~ 3: discharge transistor

110 : 반도체 기판 120 : 하부 몰드막 패턴 110: semiconductor substrate 120: a lower mold layer pattern

130 : 상부 몰드막 패턴 132 : 제1 반도체 패턴 130: upper mold layer pattern 132: first semiconductor pattern

134 : 제2 반도체 패턴 140 : 절연막 패턴 134: a second semiconductor pattern 140: an insulating film pattern

142 : 하부 전극 컨택 152 : 상변화 물질 스트립 142: lower electrode contacts 152: the phase change material strip

154 : 배리어층 154: barrier layer

본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 내구성(endurance)이 향상된 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. The present invention relates to a phase change memory device, and more particularly, durability (endurance) is directed to an improved phase-change memory device and a method of manufacturing the same.

상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. The phase change memory device (Phase change Random Access Memory; PRAM) stores the data using a phase change material such as a crystalline state or the Calibrator Kozje arsenide alloy is changed into an amorphous state (chalcogenide alloy) while cooling after heating. 즉, 결 정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다. In other words, the phase change material in the decision state has a low resistance phase change material in the amorphous state has high resistance, the crystalline state is defined as a set (set) or logic level 0, and the amorphous state is reset (reset) or logic level 1 It can be defined as.

상변화 메모리 장치는 비트 라인과 워드 라인이 교차되는 영역에 각각 형성된 다수의 상변화 메모리 셀을 포함한다. The phase change memory device includes a plurality of phase-change memory cells each formed in a region where a bit line and a word line cross. 여기서, 상변화 메모리 셀은 관통 전류에 따라 저항의 크기가 변화하는 상변화 물질과, 상변화 물질을 흐르는 관통 전류를 제어하는 억세스 소자(예를 들어, 셀 다이오드)를 포함한다. Here, the phase change memory cell (e.g., cell diodes) access device for controlling a phase change material, and the through current flowing through the phase change material to the magnitude of the resistance changes according to the through-current and a.

종래의 상변화 메모리 장치는 상변화 물질을 각 상변화 메모리 셀별로 독립되도록 식각하여 형성한다. Conventional phase change memory device is formed by etching so that independent of the phase change material for each phase change memory cell. 그런데, 상변화 물질은 식각 공정에 매우 민감하여 결함이 발생할 수 있다. By the way, the phase change material may be a fault occurs very sensitive to the etching process. 상변화 물질은 반복적인 기입 및/또는 독출 동작에 대하여 그 특성을 유지하도록 우수한 내구성을 갖는 것이 필요한데, 식각 공정에 의한 결함은 이러한 내구성을 감소시킨다. The phase change material is then with respect to the repetitive write and / or read operations need to have a good durability to maintain their properties, defects caused by an etching process is reduced to such durability.

뿐만 아니라, 대용량화, 고집적화되는 상변화 메모리 장치를 제조하기 위해서는 디자인룰을 줄여 상변화 메모리 셀의 크기를 감소시켜야 하는데, 상변화 물질을 각 상변화 메모리 셀별로 독립하여 제조하려면 공정상 많은 어려움이 따른다. In addition, the capacity, in order to manufacture a phase change memory device is highly integrated to have to reduce the size of the phase-change memory cell by reducing the design rule, to manufacture independently the phase change material in each phase change memory cell, follow these steps on the many difficulties .

본 발명이 이루고자 하는 기술적 과제는, 내구성이 향상된 상변화 메모리 장치를 제공하는 것이다. The present invention is to provide improved durability, phase change memory devices.

본 발명이 이루고자 하는 다른 기술적 과제는, 내구성이 향상된 상변화 메모리 장치의 제조 방법을 제공하는 것이다. The present invention is to provide a method for producing durable and improved phase-change memory device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Is not limited to this aspect are the technical problems referred to above of the invention, still another aspect are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는 반도체 기판, 반도체 기판 상에 서로 교차되도록 배치된 비트 라인과 워드 라인, 및 비트 라인과 워드 라인 사이에 위치하고, 워드 라인과 실질적으로 평행한 상변화 물질 스트립을 포함한다. The technical problem the phase change in accordance with an embodiment of the present invention for achieving the memory device is positioned between the bit line and word line, and bit lines and word lines arranged to intersect each other on a semiconductor substrate, a semiconductor substrate, the word lines and substantially it includes a parallel phase change material strip.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 반도체 기판, 반도체 기판 상에 제1 방향으로 연장된 다수의 비트 라인, 각 비트 라인 상에 제1 방향을 따라 분리 배열된 다수의 셀 다이오드, 다수의 셀 다이오드 상에 다수의 비트 라인과 교차하도록 제2 방향으로 연장된 다수의 상변화 물질 스트립으로, 각 상변화 물질 스트립은 다수의 셀 다이오드와 전기적으로 연결된 다수의 상변화 물질 스트립, 및 다수의 상변화 물질 스트립 상에 형성된 다수의 워드 라인으로, 각 워드 라인은 각 상변화 물질 스트립과 실질적으로 평행한 다수의 워드 라인을 포함한다. The descriptive phase change memory device according to another embodiment of the present invention for achieving the task is a semiconductor substrate, extending in a first direction on a semiconductor substrate a plurality of bit lines, separated along a first direction on each bit line array, a plurality of cell diodes and a plurality of cell diodes the number of bit lines and a plurality of phase change material in a strip extending in a second direction so as to cross the respective phase change material strip has a plurality of the connected plurality of cell diodes and electrical change material strip, and a plurality of phase change material in a plurality of word lines formed on the strip, and each word line includes a respective phase change material strip and substantially parallel to the plurality of word lines.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법은 반도체 기판 상에 제1 방향으로 연장된 다수의 비트 라인을 형성하고, 각 비트 라인 상에 제1 방향을 따라 분리 배열된 다수의 셀 다이오드를 형성하고, 다수의 셀 다이오드 상에 비트 라인과 교차하도록 제2 방향으로 연 장된 다수의 상변화 물질 스트립 및 다수의 워드 라인을 형성하되, 각 상변화 물질 스트립과 각 워드 라인은 실질적으로 평행하도록 형성하는 것을 포함한다. The manufacturing method of the other phase change memory device according to an embodiment of the present invention for achieving the technical problem is to form a plurality of bit lines extending in a first direction on the semiconductor substrate, the first direction on each bit line a separation to form a arranged a plurality of cell diodes and forming a plurality of stored open in a second direction so as to intersect the bit lines on the cell diode plurality of phase change material strip and a plurality of word lines, each phase change material strip along and each word line includes forming substantially parallel to.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. More specific details of the invention are included in the following description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. Methods of accomplishing the advantages and features of the present invention and reference to the embodiments that are described later in detail in conjunction with the accompanying drawings will be apparent. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. However, the invention is not limited to the embodiments set forth herein be embodied in many different forms, only, and the present embodiments are to complete the disclosure of the present invention, ordinary skill in the art will to those provided to indicate that the full scope of the invention, the present invention will only be defined by the appended claims. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Like reference numerals throughout the specification refer to like elements.

본 명세서에서 "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. "And / or" as used herein includes each and every combination of one or more of the mentioned items.

도 1 및 도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도 및 회로도이다. Figure 1 and Figure 2 is a schematic and block diagram illustrating a phase change memory device according to embodiments of the present invention. 본 발명의 실시예들에서는 설명의 편의를 위해서 4개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. In embodiments of the present invention for the convenience of description and out of the four memory banks for example, without being limited thereto. 또한, 도 2에서는 설명의 편의상 제1 메모리 블록(BLK0)과 관련된 영역만을 중심으로 도시한다. In addition, Figure 2 illustrates only the central region related to the convenience, the first memory block (BLK0) of the description.

우선 도 1을 참조하면, 상변화 메모리 장치(1)는 메모리 뱅크(100_1, 100_2, 100_3, 100_4), 로우 디코더(10_1, 10_2), 컬럼 디코더(20_1, 20_2), 입출력 회로(30_1, 30_2, 30_3, 30_4)를 포함한다. Referring first to Figure 1, a phase change memory device 1 includes memory banks (100_1, 100_2, 100_3, 100_4), a row decoder (10_1, 10_2), column decoder (20_1, 20_2), input-output circuit (30_1, 30_2, It includes 30_3, 30_4).

메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 각각 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. Memory banks (100_1, 100_2, 100_3, 100_4) comprises a plurality of phase change memory cells arranged in a matrix form, respectively. 또한, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 다수의 메모리 블록(BLKi; i=0~7)을 포함한다. Each of the memory banks (100_1, 100_2, 100_3, 100_4) comprises a plurality of memory blocks; include (BLKi i = 0 ~ 7). 본 발명의 일 실시예에서는 8개의 메모리 블록(BLKi; i=0~7)을 포함하는 경우를 예로 들었으나 이에 제한되는 것은 아니다. In one embodiment of the present invention, eight memory block, but not heard if they include (BLKi i = 0 ~ 7) As an example of limitation.

로우 디코더(10_1, 10_2)는 2개의 메모리 뱅크(100_1, 100_2 또는 100_3, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 로우 어드레스를 지정한다. A row decoder (10_1, 10_2) are disposed corresponding to the two memory banks (100_1, 100_2, or 100_3, 100_4), designates the row address of the memory banks (100_1, 100_2, 100_3, 100_4). 예를 들어, 로우 디코더(10_1)는 제1 및 제2 메모리 뱅크(100_1, 100_2)의 로우 어드레스를 선택할 수 있다. For example, the row decoder (10_1) may select the row address of the first and second memory banks (100_1, 100_2).

또한, 컬럼 디코더(20_1, 20_2)는 2개의 메모리 뱅크(100_1, 100_3 또는 100_2, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 컬럼 어드레스를 지정한다. Further, specifying the column addresses in the column decoders (20_1, 20_2) has two memory banks are arranged in correspondence to (100_1, 100_3, or 100_2, 100_4), the memory banks (100_1, 100_2, 100_3, 100_4). 예를 들어, 컬럼 디코더(20_1)는 제1 및 제3 메모리 뱅크(100_1, 100_3)의 컬럼 어드레스를 선택할 수 있다. For example, a column decoder (20_1) may select a column address of the first and third memory banks (100_1, 100_3).

입출력 회로(30_1, 30_2, 30_3, 30_4)는 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에 대응하여 배치되어, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 기입 및/또는 독출 동작을 한다. Input-output circuit (30_1, 30_2, 30_3, 30_4) are arranged in correspondence to respective memory banks (100_1, 100_2, 100_3, 100_4), the write and / or read operations in the respective memory banks (100_1, 100_2, 100_3, 100_4) and the. 즉, 도면에는 표시하지 않았으나, 입출력 회로(30_1, 30_2, 30_3, 30_4)는 기입 회로 및/또는 독출 회로를 포함할 수 있다. That is, the drawing Although not shown, input-output circuit (30_1, 30_2, 30_3, 30_4) may include a write circuit and / or the read circuit.

도 2를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치(1)는 메모리 블록(BLK0), 다수의 글로벌 비트 라인(GBLj; j=0~n), 다수의 비트 라인(BL0, BL1, BL2, BL3), 컬럼 선택 트랜지스터(YSELk; k=0~3), 디스차지 트랜지스터(DCHk; k=0~3)를 포함한다. 2, the phase change in accordance with an embodiment of the invention the memory device 1 includes memory blocks (BLK0), a plurality of global bit lines (GBLj; j = 0 ~ n), a plurality of bit lines (BL0, BL1, BL2, BL3), a column select transistor (YSELk; and a k = 0 ~ 3); k = 0 ~ 3), the discharge transistor (DCHk.

메모리 블록(BLK0)은 다수의 상변화 메모리 셀(Cp)을 포함한다. The memory block (BLK0) includes a plurality of phase change memory cells (Cp). 다수의 상변화 메모리 셀(Cp)은 워드 라인(WL00, WL0n)과 비트 라인(BL0, BL1, BL2, BL3)이 교차되는 영역에 위치하고, 특히, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 계층적 비트 라인 구조를 갖기 위해 각 글로벌 비트 라인(GBLj; j=0~n)에 연결되어 분기될 수 있다. A plurality of phase change memory cells (Cp) is a word line (WL00, WL0n) and bit lines (BL0, BL1, BL2, BL3) is located in the intersection area, in particular, a plurality of bit lines (BL0, BL1, BL2, BL3 ) are each global bit line (GBLj to have a hierarchical bit line structure; it may be branch connected to the j = 0 ~ n). 자세히 설명하면, 다수의 글로벌 비트 라인(GBLj; j=0~n)은 다수의 메모리 블록(도 1의 BLKi; i=0~7)에 공통되도록 일방향으로 연장되어 형성된다. In more detail, a plurality of global bit lines (GBLj; j = 0 ~ n) is (in Fig. 1 BLKi; i = 0 ~ 7) a plurality of memory blocks are formed to extend in one direction such that the common. 다수의 비트 라인(BL0, BL1, BL2, BL3)은 각각 컬럼 선택 트랜지스터(YSELk; k=0~3)를 통해서 글로벌 비트 라인(GBLj; j=0~n)과 선택적으로 연결되고, 각 비트 라인(BL0, BL1, BL2, BL3)에는 다수의 상변화 메모리 셀(Cp)이 연결된다. A plurality of bit lines (BL0, BL1, BL2, BL3) each column select transistor (YSELk; k = 0 ~ 3) through the global bit line; is optionally connected to the (GBLj j = 0 ~ n), each bit line (BL0, BL1, BL2, BL3), the plurality of phase change memory cells (Cp) is connected.

상변화 메모리 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 상변화 물질(Rp)와, 상변화 물질(Rp)에 흐르는 관통 전류를 제어하는 억세스 소자(D)를 포함한다. Phase change memory cell (Cp) is for controlling the through-current flowing in the crystalline state or a change to an amorphous state, the phase change material has a different resistance for each state (Rp), and a phase change material (Rp) in accordance with the through-current It comprises access elements (D). 상변화 물질(Rp)은 워드 라인(WL00, WL0n)과 억세스 소자(D) 사이에 연결되고, 억세스 소자(D)로는 애노드(anode)는 비트 라인(BL0, BL1, BL2, BL3)에 연결되고 캐소드(cathode)는 상변화 물질(Rp)과 연결된 셀 다이오드를 사용할 수 있다. The phase change material (Rp) is connected between the word lines (WL00, WL0n) and access elements (D), access device (D) roneun anode (anode) is connected to the bit lines (BL0, BL1, BL2, BL3) a cathode (cathode) may use the cell diode is associated with the phase change material (Rp).

컬럼 선택 트랜지스터(YSELk; k=0~3)는 컬럼 선택 신호(YSi; i=0~3)에 응답하여 글로벌 비트 라인(GBLj; j=0~n)과 비트 라인(BL0, BL1, BL2, BL3)을 선택적으로 연결한다. Column select transistor (YSELk; k = 0 ~ 3) is a column select signal (YSi; i = 0 ~ 3) in response to the global bit line (GBLj; j = 0 ~ n) and bit lines (BL0, BL1, BL2, the BL3) selectively connects. 여기서, 컬럼 선택 신호(YSi; i=0~3)는 컬럼 어드레스 및 블록 정보(block information)를 디코딩한 신호에 의해서 턴온된다. Here, the column select signal (YSi; i = 0 ~ 3) is turned on by the decoded signal of the column address and the block information (block information).

디스차지(discharge) 트랜지스터(DCHi; i=0~3)는 기입 동작 또는 독출 동작 하기 전후에 비트 라인(BL0, BL1, BL2, BL3)의 전압을 디스차지한다. The discharge (discharge) transistor (DCHi; i = 0 ~ 3) occupies the discharge voltage before and after the operation to a write operation or a read bit line (BL0, BL1, BL2, BL3). 디스차지 트랜지스터(DCHk; k=0~3)는 비트 라인(BL0, BL1, BL2, BL3)과 접지 전압 사이에 형성되어, 컬럼 선택 신호의 상보 신호(YSBi; i=0~3)에 응답하여 디스차지 하기 때문에, 컬럼 선택 트랜지스터(YSELk; k=0~3)가 턴오프되었을 때 턴온되게 된다. In response to the; (i = 0 ~ 3 YSBi); discharge transistor (DCHk k = 0 ~ 3) are bit lines (BL0, BL1, BL2, BL3) and is formed between the ground voltage, the complementary signal of the column select signal since the charge display, the column select transistor, is to be turned on when (YSELk k = 0 ~ 3) is turned off.

이하에서, 도 2를 참조하여 상변화 메모리 장치(1)의 동작을 설명한다. Hereinafter, referring to FIG. 2, the operation of the phase change memory device (1).

우선, 상변화 메모리 장치(1)의 기입 동작은, 상변화 물질(Rp)을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간 동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. First, phase-change write-in operation of the memory device (1) is a phase change material (Rp) the melting point (melting temperature; Tm) and then later heated by rapidly cooling, or such that the amorphous state of the logic level 1, the crystallization temperature ( crystallization; after heating to a temperature not higher than Tx) above the melting point (Tm) was cooled and kept at that temperature for a period of time such that the crystalline state of the logic level 0. 여기서, 상변화 물질(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 기입 전류가 상변화 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 기입 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 기입 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. Here, in order to phase change the phase change material (Rp) there is quite a high level, the write current in the through the phase change material (Rp), for example, the write current for the reset is provided to a size of about 1mA, of the write current for the set it is available in a size of about 0.6 to 0.7mA. 이러한 기입 전류는 기입 회로(미도시)로부터 제공되어 글로벌 비트 라인(GBLj; j=0~n), 비트 라인(BL0, BL1, BL2, BL3), 셀 다이오드(D), 상변화 물질(Rp)을 거쳐서 워드 라인(WL00, WL0n)으로 빠져나가게 된다. The write current of the write circuit is provided from the (not shown), a global bit line (GBLj; j = 0 ~ n), the bit lines (BL0, BL1, BL2, BL3), a cell diode (D), material phase-change (Rp) through the escape it is in the word line (WL00, WL0n).

한편, 상변화 메모리 장치(1)의 독출 동작은, 상변화 물질(Rp)이 상변화되지 않는 레벨의 독출 전류를 상변화 물질(Rp)에 제공하여 저장된 데이터를 독출하게 된다. On the other hand, the phase change read operation of the memory device 1, by providing the read current in the phase change material (Rp) level is not a phase change in the phase change material (Rp) is read out the stored data. 이러한 독출 전류는 독출 회로(미도시)로부터 제공되어 글로벌 비트 라인(GBLj; j=0~n), 비트 라인(BL0, BL1, BL2, BL3), 셀 다이오드(D), 상변화 물질(Rp) 을 거쳐서 워드 라인(WL00, WL0n)으로 빠져나가게 된다. This read current is read out circuit is supplied from the (not shown), a global bit line (GBLj; j = 0 ~ n), the bit lines (BL0, BL1, BL2, BL3), a cell diode (D), material phase-change (Rp) through the escape it is in the word line (WL00, WL0n).

도 3a는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 레이아웃도이고, 도 3b는 도 3a의 B-B'를 따라 절단한 단면도이고, 도 3c는 도 3a의 C-C'를 따라 절단한 단면도이고, 도 3d는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 3a is a layout diagram illustrating a phase change memory device according to an embodiment of the present invention, "a cross-sectional view taken along a, Figure 3c is C-C of Figure 3a, Figure 3b is a B-B of Figure 3a and a cross-sectional view taken along, Figure 3d is a perspective view illustrating a phase change memory device according to an embodiment of the present invention. 도 3d에서는 설명의 편의상 층간 절연막, 메탈간 절연막 등을 생략하여 도시한다. Figure 3d in the illustrated omitted for convenience interlayer insulating film, such as a metal between the insulation film of the description. 또한, 본 발명의 일 실시예는 비트 라인이 워드 라인 상에 배치된 구조(bit line over word line structure)를 갖는다. Further, one embodiment of the present invention has a structure of the bit line (bit line over word line structure) disposed on the word line.

도 3a 내지 도 3d를 참조하면, 제1 도전형(예를 들어, P형)의 반도체 기판(110) 상에, 반도체 기판(110)의 소정 영역의 상면을 노출하는 다수의 개구부(121)를 구비하는 하부 몰드막 패턴(120)이 배치된다. On Figures 3a Referring to Figure 3d, the semiconductor substrate 110 of a first conductivity type (e.g., P-type), a plurality of openings 121 that expose the upper surface of a predetermined region of a semiconductor substrate 110 the lower mold layer pattern 120 having disposed. 여기서, 반도체 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. Here, the semiconductor substrate 110 may be a (Silicon On Insulator) silicon substrate, SOI substrate, a GaAs substrate, a silicon germanium substrate, a ceramic substrate, a quartz substrate, or a glass substrate for a display.

또한, 하부 몰드막 패턴(120)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다. The lower mold layer pattern 120 may be silicon oxide (SiOx), for example, FOX (Flowable OXide), TOSZ (Tonen SilaZene), USG (Undoped Silicate Glass), (Boro Silicate Glass), BSG, PSG (Phospho Silicate can be Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), HDP (high density plasma).

하부 몰드막 패턴(120)의 다수의 개구부(121)는 다수의 비트 라인(BL0, BL1, BL2, BL3)으로 채워진다. Plurality of openings of the lower mold layer pattern 120, 121 is filled with a plurality of bit lines (BL0, BL1, BL2, BL3). 다수의 개구부(121)가 제1 방향으로 연장되어 형성되어 있으므로, 채워진 비트 라인(BL0, BL1, BL2, BL3) 역시 제1 방향으로 연장되어 형 성된다. Since a plurality of openings 121 are formed extending in a first direction and filled with a bit line (BL0, BL1, BL2, BL3) are also castle-shaped and extend in the first direction. 또한, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 반도체 기판(110)과 동일한 도전형(예를 들어, P형)일 수 있다. Further, the plurality of bit lines (BL0, BL1, BL2, BL3) may be the same conductivity type as the semiconductor substrate 110 (e. G., Type P). 여기서, 비트 라인(BL0, BL1, BL2, BL3)의 불순물 농도는 1*10 19 atoms/cm 3 보다 더 높을 수 있으나, 이에 제한되는 것은 아니다. Here, the impurity concentration in the bit line (BL0, BL1, BL2, BL3), but may be higher than 1 * 10 19 atoms / cm 3 , but is not limited thereto. 한편, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 에피택시얼층(epitaxial layer)일 수 있다. On the other hand, a plurality of bit lines (BL0, BL1, BL2, BL3) may be an epitaxial eolcheung (epitaxial layer). 여기서, 단결정 반도체 기판(110)을 사용한 경우, 다수의 비트 라인(BL0, BL1, BL2, BL3) 역시 단결정이 된다. Here, the case of using a single crystal semiconductor substrate 110, a plurality of bit lines (BL0, BL1, BL2, BL3) is also a single crystal.

다수의 비트 라인(BL0, BL1, BL2, BL3) 및 하부 몰드막 패턴(120) 상에, 다수의 비트 라인(BL0, BL1, BL2, BL3)의 소정 영역의 상면을 노출하는 다수의 개구부(131)를 구비하는 상부 몰드막 패턴(130)이 배치된다. A plurality of bit lines (BL0, BL1, BL2, BL3) and on the lower mold layer pattern 120, a plurality of bit lines with a multitude of openings (131 to expose the upper surface of the predetermined area of ​​the (BL0, BL1, BL2, BL3) a) an upper mold layer pattern 130 having disposed. 상부 몰드막 패턴(130)은 전술한 하부 몰드막 패턴(120)과 동일하게 실리콘 산화막(SiOx)일 수 있으나, 이에 제한되는 것은 아니다. An upper mold layer pattern (130) may be a lower mold layer pattern 120, the same silicon oxide film (SiOx) and above, but is not limited thereto. 예를 들어, 상부 몰드막 패턴(130)은 SiN, SiON과 같은 실리콘 질화막일 수도 있다. For example, the upper mold layer pattern 130 may be a silicon nitride film such as SiN, SiON.

상부 몰드막 패턴(130)의 다수의 개구부(131)는 제1 도전형(예를 들어, P형)을 갖는 다수의 제1 반도체 패턴(132)과, 각 제1 반도체 패턴(132) 상에 적층되고 제2 도전형(예를 들어, N형)을 갖는 다수의 제2 반도체 패턴(134)이 채워진다. In the plurality of openings 131 has a first conductivity type a plurality of first semiconductor pattern 132, each of the first semiconductor pattern (132) having a (e.g., P type) of the upper mold layer pattern 130 stacked and filled with a second conductivity type (e.g., N type), a plurality of second semiconductor pattern 134 having a. 구체적으로, 제1 및 제2 반도체 패턴(132, 134)은 다수의 개구부(131)의 위치를 따라, 각 비트 라인(BL0, BL1, BL2, BL3) 상에 제1 방향(비트 라인(BL0, BL1, BL2, BL3)의 연장 방향)을 따라 분리 배열된다. Specifically, the first and second semiconductor pattern 132 and 134 are along the position of the plurality of openings 131, the first direction (bit line to each bit line (BL0, BL1, BL2, BL3) (BL0, BL1, it is arranged separated along the extension direction) of BL2, BL3).

이러한 제1 및 제2 반도체 패턴(132, 134)은 셀 다이오드(D)를 구성한다. The first and second semiconductor patterns 132 and 134 constitute a cell diode (D). 여 기서, 다수의 제1 반도체 패턴(132)은 다수의 비트 라인(BL0, BL1, BL2, BL3)보다 낮은 불순물 농도일 수 있다. , Where, may be a plurality of first semiconductor pattern 132 is lower impurity concentration than the number of bit lines (BL0, BL1, BL2, BL3). 또한, 제2 반도체 패턴(134)의 불순물 농도는 제1 반도체 패턴(132)보다 높을 수 있다. Further, the second impurity concentration of the semiconductor pattern 134 may be higher than that of the first semiconductor pattern (132). 이는 셀 다이오드(D)는 역 바이어스(reverse bias)가 인가되는 경우, 역 바이어스된 셀 다이오드(reverse biased cell diode)를 통해서 흐르는 누설 전류를 감소시키기 위함이다. This cell diode (D) is a case to which the reverse bias (reverse bias), is to reduce the leakage current flowing through the reverse biased cell diodes (reverse biased diode cell) in order. 역 바이어스는 기입 또는 독출시 비선택된 상변화 메모리 셀의 셀 다이오드(D)에 인가될 수 있다. A reverse bias may be applied to the cell diode (D) of the phase change memory cell write or poison release unselected.

한편, 제1 및 제2 반도체 패턴(132, 134)은 에피택시얼층일 수 있다. On the other hand, the first and second semiconductor patterns 132 and 134 can be a layer Earl epitaxy. 이러한 경우, 제1 및 제2 반도체 패턴(132, 134)은 비트 라인(BL0, BL1, BL2, BL3)과 같이 단결정일 수 있다. In this case, the first and second semiconductor pattern 132 and 134 may be a single crystal, such as a bit line (BL0, BL1, BL2, BL3).

도면에서는 상부 몰드막 패턴(130)의 다수의 개구부(131)에 제1 및 제2 반도체 패턴(132, 134)이 채워진 경우만을 예로 들었으나, 다수의 개구부(131) 내의 제2 반도체 패턴(134) 상에 도전성 플러그가 선택적으로 더 채워질 수 있다. Drawing in the second semiconductor pattern (134 in the first and second semiconductor pattern 132 and 134 is but heard filled only if for example, a plurality of openings 131 in the plurality of openings 131 in the upper mold layer pattern 130 ) and a conductive plug on may optionally be filled more. 이러한 도전성 플러그는 저항성 접촉을 갖는 금속 플러그일 수 있다. The conductive plug may be metal plugs having ohmic contact. 예를 들어, 도전성 플러그는 텅스텐 플러그일 수 있다. For example, the conductive plugs may be tungsten plugs.

다수의 셀 다이오드(D) 및 상부 몰드막 패턴(130) 상에, 다수의 컨택홀(141)을 구비하는 절연막 패턴(140)이 배치된다. On the number of cell diode (D) and an upper mold layer pattern 130, the insulation film pattern 140 having a plurality of contact holes 141 it is arranged. 절연막 패턴(140)은 산화막(SiOx)일 수 있다. Insulation film pattern 140 may be an oxide film (SiOx). 컨택홀(141)에는 하부 전극 컨택(BEC; Bottom Electrode Contact)(142)이 채워진다. Contacts the lower electrode contact hole (141) (BEC; Bottom Electrode Contact) (142) is filled. 하부 전극 컨택(142)은 예를 들어 TiN을 사용할 수 있다. The lower electrode contact 142 may be used to contain TiN, for example.

하부 전극 컨택(142) 상에는 다수의 컨택홀(141)과 접속되는 다수의 상변화 물질 스트립(152)이 배치된다. A number of phase change material strip 152 connected with the lower electrode contacts 142, a plurality of contact holes 141 formed on are arranged. 다수의 상변화 물질 스트립(152)은 다수의 비트 라 인(BL0, BL1, BL2, BL3)과 교차되도록 제2 방향으로 연장되어 배치된다. A plurality of phase change material strip 152 is disposed extending in a second direction that intersects with the plurality of bit line-(BL0, BL1, BL2, BL3). 즉, 상변화 물질 스트립(152)은 각 상변화 메모리 셀 단위로 배치되지 않고, 제2 방향으로 배치된 다수의 상변화 메모리 셀에 대응되도록 배치된다. That is, the phase change material strip 152 is arranged to be not disposed in each of the phase change memory cell units, corresponding to the plurality of phase change memory cells arranged in the second direction.

상변화 물질 스트립(152)을 구성하는 상변화 물질로는 2개의 원소를 화합한 GaSb, InSb, InSe. A phase change material constituting the phase change material strip 152 has a unity GaSb two elements, InSb, InSe. Sb 2 Te 3 , GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb 2 Te 4 , InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te 81 Ge 15 Sb 2 S 2 등 다양한 종류의 물질을 사용할 수 있다. Sb 2 Te 3, GeTe, AgInSbTe , (GeSn) a compound the three compounds a GeSbTe elements, GaSeTe, InSbTe, SnSb 2 Te 4, InSbGe, 4 -element SbTe, GeSb (SeTe), Te 81 Ge 15 Sb 2 S 2 and so on can be used a variety of materials. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다. Among them may be mainly used the GeSbTe consisting of germanium (Ge), antimony (Sb), telru Solarium (Te).

상변화 물질 스트립(152) 상에는 배리어층(154)이 배치될 수 있다. The barrier layer 154 is formed on the phase change material strip 152 may be disposed. 배리어층(154)은 상변화 물질 스트립(152)을 구성하는 상변화 물질과 워드 라인(WL00, WL0n)의 재료가 서로 확산되는 것을 방지한다. Barrier layer 154 prevents the material of the phase change material and the word line (WL00, WL0n) constituting the phase-change material strips (152) being diffused with each other. 이러한 배리어층(154)은 예를 들어, Ti/TiN을 적층하여 구성할 수 있다. The barrier layer 154 may be, for example, be formed by laminating a Ti / TiN.

배리어층(154) 상에는 상변화 물질 스트립(152)과 인접하여 평행하게 연장되어, 비트 라인(BL0, BL1, BL2, BL3)과 교차되는 워드 라인(WL00, WL0n)이 배치된다. It is parallel to and adjacent the barrier layer 154, phase change material strip (152) formed on the bit line (BL0, BL1, BL2, BL3), a word line (WL00, WL0n) which intersects the arranged. 본 발명의 일 실시예에서는 상변화 물질 스트립(152)이 워드 라인(WL00, WL0n)과 완전히 평행하게 연장된 경우만을 설명하였으나, 상변화 물질 스트립(152)의 일부가 워드 라인(WL00, WL0n)과 평행하게 연장되는 경우가 가능함은 본 발명이 속하는 기술 분야의 당업자에게 자명한 사실이다. In exemplary embodiments, the phase change material strip 152 is word line (WL00, WL0n) and but completely parallel to describe the extension only if, the word line portion of the phase change material strip 152 of the present invention (WL00, WL0n) the case extending in parallel are possible and is in fact apparent to those skilled in the art. 또한, 워드 라인(WL00, WL0n)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)을 사용할 수 있다. In addition, word lines (WL00, WL0n) is, for example, can be used aluminum (Al) or tungsten (W).

특히, 도 3a 내지 도 3d에서와 같이 상변화 물질 스트립(152)이 워드 라인(WL00, WL0n)과 인접하여 평행한 경우, 다음과 같은 장점이 있다. In particular, in the case where Fig. 3a to the phase change material strip 152, as shown in the 3d are parallel and adjacent word lines (WL00, WL0n), it has the following advantages.

상변화 메모리 장치(1)의 상변화 물질 스트립(152)은 다수의 상변화 메모리 셀에 대응되도록 배치되므로, 라인 타입(line type)으로 상변화 물질을 패터닝할 수 있다. The phase change material strip of a phase change memory device (1) 152 are disposed so as to correspond to the plurality of phase change memory cell, it is possible to pattern the phase change material in-line type (line type). 상변화 물질이 상변화 메모리 셀 단위로 배치되는 경우(즉, 도트 타입(dot type)으로 패터닝하는 경우)에 비해 식각 공정이 간단하고 정확성이 높아진다. If the phase change material disposed in the phase change memory cell unit of the etching process it is simple and high accuracy compared to (that is, the dot type (dot type) if the patterning). 따라서, 상변화 물질이 받는 스트레스가 줄어들어 반복적인 기입 및/또는 독출 동작에 대하여 그 특성을 유지하는 내구성(endurance)이 우수해 진다. Accordingly, the durability (endurance) to stress the phase change material by reducing receiving maintain their characteristics with respect to the repetitive write and / or read operation is to excellent.

특히, 상변화 메모리 장치(1)의 기입 동작은 전술하였듯이, 상변화 물질을 상변화시키기 위해서 상당히 높은 레벨의 기입 전류가 상변화 물질에 제공된다. In particular, the writing operation of the phase change memory device (1) As described above, there is provided a phase change material has a very high write current level in order to phase change the phase change material. 그런데, 본 발명의 일 실시예에서 상변화 물질 스트립(152)이 워드 라인(WL00, WL0n)가 인접하여 평행하게 배치된 경우, 구체적으로 도 3d에서와 같이 제1 도전형(P형)의 비트 라인(BL0, BL1, BL2, BL3) 상에 셀 다이오드(D)가 배치되고, 셀 다이오드(D) 상에 상변화 물질 및 워드 라인(WL00, WL0n)이 배치되게 되면, 비트 라인(BL0, BL1, BL2, BL3)을 통해 제공되는 상당히 높은 레벨의 기입 전류가 셀 다이오드(D)를 거쳐서 상변화 물질에 도달하기 때문에, 상변화 물질이 받는 스트레스가 줄어들 수 있다. However, when the phase change material strip 152 are arranged in parallel to the word lines (WL00, WL0n) adjacent in one embodiment of the present invention, specifically, Fig bit of a first conductivity type (P-type), as in the 3d When the line (BL0, BL1, BL2, BL3) cell diode (D) on the are arranged, the phase change material and the word line for the cell diode (D) (WL00, WL0n) is to be placed, a bit line (BL0, BL1 , BL2, BL3) to a fairly high level, because of the write current provided through to reach the phase change material through the cell diode (D), can be reduced stress is the phase change material subject.

삭제 delete

삭제 delete

삭제 delete

삭제 delete

도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 4 is a perspective view illustrating a phase change memory device according to another embodiment of the present invention. 도 3d와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. The same reference symbols are used for the same components as substantially 3d, and detailed description of those components will be omitted.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 상변화 메모리 장치(2)는 다수의 워드 라인(WL00, WL0n) 상에 위치하고, 각 비트 라인(BL0, BL1, BL2, BL3)과 전기적으로 각각 연결된 다수의 메탈 라인(ML0, ML1, ML2, ML3)을 더 포함한다. 4, the phase change memory device according to another embodiment of the present invention (2) is situated on a plurality of word lines (WL00, WL0n), each bit line (BL0, BL1, BL2, BL3) and an electrical further it includes a plurality of metal lines (ML0, ML1, ML2, ML3) connected respectively. 이와 같은 다수의 메탈 라인(ML0, ML1, ML2, ML3)은 각각 다수의 비트 라인(BL0, BL1, BL2, BL3)과 실질적으로 평행할 수 있다. The plurality of metal lines (ML0, ML1, ML2, ML3) as may be parallel to the plurality of bit lines (BL0, BL1, BL2, BL3) are substantially respectively.

이와 같은 메탈 라인(ML0, ML1, ML2, ML3)은 비트 라인(BL0, BL1, BL2, BL3)을 따라 전달되는 신호 특성을 개선할 수 있다. The metal line (ML0, ML1, ML2, ML3), such may improve the signal characteristics that are passed along the bit lines (BL0, BL1, BL2, BL3). 본 발명의 일 실시예에 따른 상변화 메모리 장치(2)는 비트 라인(BL0, BL1, BL2, BL3)으로 제1 도전형의 에피택시얼층을 사용하였으므로, 상변화 메모리 장치(2)가 고집적화됨에 따라 비트 라인(BL0, BL1, BL2, BL3)을 따라 전달되는 신호 특성이 나빠질 수 있다. The phase change memory device (2) according to one embodiment of the present invention hayeoteumeuro using epitaxial eolcheung of a first conductivity type on a bit line (BL0, BL1, BL2, BL3), a phase change memory device (2) the degree of integration As the signal characteristics are passed along the along the bit line (BL0, BL1, BL2, BL3) may deteriorate. 그런데, 다른 실시예에서는 각 비트 라인(BL0, BL1, BL2, BL3)과 전기적으로 연결되며 비트 라인(BL0, BL1, BL2, BL3)에 비해 저항이 낮은 메탈 라인(ML0, ML1, ML2, ML3)을 통해서 신호가 동시에 전달되므로 신호 특성이 개선될 수 있다. However, in other embodiments, each bit line (BL0, BL1, BL2, BL3) and electrically connected to, and a bit line (BL0, BL1, BL2, BL3) is lower metal line (ML0, ML1, ML2, ML3) resistance compared to the signal may be a signal characteristic improvement, it is passed through at the same time.

도 5는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다. Figure 5 is a perspective view illustrating a phase change memory device according to still another embodiment of the present invention.

도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치(3)는 워드 라인이 비트 라인 상에 배치된 구조(word line over bit line structure)를 갖는다. Referring to Figure 5, and the phase change memory device 3 according to another embodiment of the present invention has a structure (word line over bit line structure) is disposed on the word line the bit line.

구체적으로, 다수의 워드 라인(WL00, WL0n)은 제2 방향으로 연장되어 형성되고, 워드 라인(WL00, WL0n) 상에는 배리어층(254)이 배치될 수 있다. Specifically, the number of word lines (WL00, WL0n) may be formed extending in the second direction is disposed a barrier layer 254 is formed on the word line (WL00, WL0n). 배리어층(254) 상에는 다수의 워드 라인(WL00, WL0n)과 평행하게 연장된 상변화 물질 스트립(252)을 배치된다. It is disposed a barrier layer 254, a plurality of word lines (WL00, WL0n) and the phase change material extending parallel to the strip (252) formed on. 즉, 상변화 물질 스트립(252)은 각 상변화 메모리 셀 단위로 배치되는 것이 아니고, 제2 방향으로 배치된 다수의 상변화 메모리 셀에 대응되도록 배치된다. That is, the phase change material strip 252 is not intended to be disposed in each of the phase change memory cell unit, and is arranged so as to correspond to the plurality of phase change memory cells arranged in the second direction. 한편, 다수의 전극 컨택(electrode contact)(242)은 각 상변화 물질 스트립(252)의 연장 방향을 따라 배열된다. On the other hand, a plurality of contact electrodes (electrode contact) (242) are arranged along the extending direction of each of the phase change material strip (252). 각 전극 컨택(242) 상에는 셀 다이오드(D)가 각각 분리 배치되고, 셀 다이오드(D)는 서로 다른 도전형의 반도체 패턴(232, 234)으로 구성된다. Each contact electrode 242 formed on the cell diode (D) is disposed separated, respectively, the cell diode (D) is of a semiconductor pattern with each other (232, 234) of the other conductivity type. 다수의 셀 다이오드(D) 상에는 다수의 워드 라인(WL00, WL0n)과 교차되도록 제1 방향으로 연장되어 형성된 다수의 비트 라인(BL0, BL1, BL2, BL3)이 배치된다. A number of cell diode (D) a plurality of extending in the first direction to intersect with the word lines (WL00, WL0n) formed on the plurality of bit lines formed (BL0, BL1, BL2, BL3) are disposed.

이하 도 6a 내지 도 8c, 도 2a 내지 도 2d을 참조하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. With reference to Figure 6a to Figure 8c, Figure 2a to 2d, a description of a method for manufacturing a phase change memory device according to an embodiment of the present invention. 도 6a 내지 도 8c는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다. Figure 6a-Figure 8c are the respective manufacturing process step-by-step intermediate layout and cross-sectional views for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

우선 도 6a 내지 도 6c를 참조하면, 제1 도전형(예를 들어, P형)의 반도체 기판(110) 상에, 반도체 기판(110)의 소정 영역의 상면을 노출하고, 제1 방향으로 연장되어 형성된 다수의 개구부(121)를 구비하는 하부 몰드막 패턴(120)을 형성한다. Referring first to Figure 6a to Figure 6c, a first conductivity type on a semiconductor substrate 110 (e.g., P-type), and exposing a top surface of a predetermined region of the semiconductor substrate 110, extending in a first direction It is to form a lower mold layer pattern 120 having a plurality of openings 121 is formed.

도 7a 내지 도 7c를 참조하면, 하부 몰드막 패턴(120)의 다수의 개구부(121)를 채우도록 다수의 비트 라인(BL0, BL1, BL2, BL3)을 형성한다. When Fig. 7a to refer to Figure 7c, and the bottom to form a plurality of bit lines (BL0, BL1, BL2, BL3) to fill the mold layer a plurality of openings 121 of the pattern 120.

구체적으로, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 하부 몰드막 패턴(120)에 의해 노출된 반도체 기판(110)을 씨드층으로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 성장시킬 수 있다. Specifically, the plurality of bit lines (BL0, BL1, BL2, BL3) are optional to the semiconductor substrate 110 exposed by the lower mold layer pattern 120 in the seed layer epitaxially grown (Selective Epitaxial Growth; SEG) It can be grown using the method. 여기서, 단결정 반도체 기판(110)의 경우, 성장된 다수의 에피택시얼층 역시 단결정이 된다. Here, in the case of the single crystal semiconductor substrate 110, a plurality of epitaxial growth eolcheung is also a single crystal.

또는, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수 있다. Alternatively, the plurality of bit lines (BL0, BL1, BL2, BL3) is a solid phase epitaxial growth; can be formed using (SPE Solid Phase Epitaxial) method. 구체적으로, 하부 몰드막 패턴(120)의 다수의 개구부를 매립하도록 다결정 반도체층(polycrystalline semiconductor layer) 또는 비정질 반도체층(amorphous semiconductor layer)을 형성하고, 형성된 반도체층을 하부 몰드막 패턴(120)의 상면이 노출되도록 평탄화한다. Specifically, the lower mold layer pattern 120, a plurality of polycrystalline semiconductor layer to fill the opening (polycrystalline semiconductor layer) or an amorphous semiconductor layer (amorphous semiconductor layer), the formation and the formed semiconductor layer lower mold layer pattern 120 of the It is planarized such that the top surface is exposed. 그 후, 성장된 다결정 또는 비정질 반도체층을 약 400℃의 온도에서 이온빔을 주입함으로써 단결정으로 변화시킨다. Then, by injecting an ion beam to the grown polycrystalline or amorphous semiconductor layer at a temperature of about 400 ℃ changes of a single crystal.

이와 같이, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장 방식을 이용하여 다수의 비트 라인(BL0, BL1, BL2, BL3)을 형성하면, 하부 몰드막 패턴(120)의 다수의 개구부(121) 내에 어떠한 보이드(voids) 또는 틈(seams)이 형성되는 것을 근본적으로 방지하므로, 비트 라인(BL0, BL1, BL2, BL3)의 저항을 줄일 수 있다. In this way, selective epitaxial growth or a solid phase epitaxial With the growth method to form a plurality of bit lines (BL0, BL1, BL2, BL3), a plurality of openings 121 of the lower mold layer pattern 120 Since any voids (voids) or gaps (seams) essentially prevented from being formed, it is possible to reduce the resistance of the bit lines (BL0, BL1, BL2, BL3).

이어서, 에피택시얼층이 성장된 반도체 기판(110)의 전면에 제1 도전형의 불순물을 이온 주입하여 다수의 비트 라인(BL0, BL1, BL2, BL3)을 완성한다. Then, by ion implanting impurities of the first conductivity type on the entire surface of the epitaxial semiconductor substrate 110, the eolcheung the growth is completed the number of bit lines (BL0, BL1, BL2, BL3). 여기서, 다수의 비트 라인(BL0, BL1, BL2, BL3)의 불순물 농도는 1*10 19 atoms/cm 3 보다 더 높도록 형성할 수 있으나, 이에 제한되는 것은 아니다. Here, the impurity concentration of the plurality of bit lines (BL0, BL1, BL2, BL3), but can be formed to be higher than 1 * 10 19 atoms / cm 3 , but is not limited thereto. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다. However, when the impurities are doped at a selective epitaxial growth or a solid phase epitaxial growth during in-situ may be dispensed with an ion implantation process.

이어서, 다수의 비트 라인(BL0, BL1, BL2, BL3) 및 하부 몰드막 패턴(120) 상에, 다수의 비트 라인(BL0, BL1, BL2, BL3)의 소정 영역의 상면을 노출하는 다수의 개구부(131)을 구비하는 상부 몰드막 패턴(130)을 형성한다. Then, the plurality of openings that expose the upper surface of the predetermined area of ​​the plurality of bit lines (BL0, BL1, BL2, BL3) and on the lower mold layer pattern 120, a plurality of bit lines (BL0, BL1, BL2, BL3) to form an upper mold layer pattern 130 having a (131). 상부 몰드막 패턴(130)의 개구부(131)은 각 비트 라인(BL0, BL1, BL2, BL3)의 연장 방향을 따라 다수 개가 배열된다. Opening 131 of the upper mold layer pattern 130 are multiple dog arranged along the extending direction of the bit lines (BL0, BL1, BL2, BL3). 또한, 개구부(131)는 하부의 비트 라인(BL0, BL1, BL2, BL3)과의 오정렬을 방지하기 위해 비트 라인(BL0, BL1, BL2, BL3)의 폭보다 작은 폭을 갖도록 형성할 수 있다. Further, the opening 131 may have a width smaller than the width of the bit lines (BL0, BL1, BL2, BL3) to form in order to avoid the misalignment with the lower bit line (BL0, BL1, BL2, BL3).

도 8a 내지 도 8c를 참조하면, 상부 몰드막 패턴(130)의 다수의 개구부(131)을 채우도록 제1 및 제2 반도체 패턴(132, 134)을 형성하여, 다수의 셀 다이오드(D)를 완성한다. When Fig. 8a to refer to FIG. 8c, and the first and second semiconductor pattern 132, 134 formed to fill the plurality of openings 131 in the upper mold layer pattern 130, a plurality of the cell diode (D) to complete.

구체적으로, 제1 및 제2 반도체 패턴(132, 134)은 선택적 에피택시얼 성장 방식을 이용하여 성장시킬 수 있는데, 제1 반도체 패턴(132)은 상부 몰드막 패턴(130)에 의해 노출된 비트 라인(BL0, BL1, BL2, BL3)을 씨드층으로 하여 성장시키고, 제2 반도체 패턴(134)은 제1 반도체 패턴(132)을 씨드층으로 하여 성장시킬 수 있다. Specifically, the first and second semiconductor patterns (132, 134) may be grown using a selective epitaxial growth method, the first semiconductor pattern 132 is a bit exposed by the upper mold layer pattern 130 line (BL0, BL1, BL2, BL3) and the growth in the seed layer, a second semiconductor pattern 134 may be grown using the first semiconductor pattern 132, the seed layer. 여기서, 비트 라인(BL0, BL1, BL2, BL3)이 단결정일 경우, 성장된 제1 및 제2 반도체 패턴(132, 134) 역시 단결정이 된다. Here, when the bit lines (BL0, BL1, BL2, BL3), a single crystal, the first and second semiconductor pattern 132 and 134, the growth is also a single crystal.

또는, 제1 및 제2 반도체 패턴(132, 134)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수 있다. Alternatively, the first and second semiconductor pattern 132 and 134 are solid-phase epitaxial growth; can be formed using (SPE Solid Phase Epitaxial) method.

이어서, 제1 반도체 패턴(132)에는 제1 도전형의 불순물을 이온 주입하고, 제2 반도체 패턴(134)에는 제2 도전형의 불순물을 이온 주입한다. Then, the first semiconductor pattern 132, the ion implanting impurities of the first conductivity type, a second semiconductor pattern 134, there are implanted impurities of the second conductivity type. 여기서, 제1 반도체 패턴(132)은 비트 라인(BL0, BL1, BL2, BL3)보다 낮은 불순물 농도일 수 있고, 제2 반도체 패턴(134)의 불순물 농도는 제1 반도체 패턴(132)보다 높을 수 있다. Here, the first semiconductor pattern 132 is a bit line (BL0, BL1, BL2, BL3) than may be a low impurity concentration, the second impurity concentration of the semiconductor pattern 134 may be higher than that of the first semiconductor pattern (132) have. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다. However, when the impurities are doped at a selective epitaxial growth or a solid phase epitaxial growth during in-situ may be dispensed with an ion implantation process.

도면에는 도시하지 않았으나, 제2 반도체 패턴(134) 상에 상부 몰드막 패턴(130)의 다수의 개구부(131)를 채우는 도전성 플러그가 선택적으로 더 형성될 수 있다. Drawing, although not shown, second semiconductor pattern conductive plug to fill the plurality of openings 131 in the upper mold layer pattern 130 on the (134) can optionally be further formed. 이러한 경우에는, 제1 및 제2 반도체 패턴(134)이 상부 몰드막 패턴(130)의 다수의 개구부(131)의 하부 영역만을 채우고, 상부 영역에는 도전성 플러그가 채워지게 된다. In such a case, the first and second semiconductor pattern 134 is filled with only the lower region of the plurality of openings 131 in the upper mold layer pattern 130, the upper region becomes a conductive plug is filled.

이어서, 다수의 셀 다이오드(D) 및 상부 몰드막 패턴(130) 상에 다수의 컨택홀(141)을 구비하는 절연막 패턴(140)을 형성한다. Then, an insulating film pattern 140 having a plurality of contact holes 141 in the plurality of cell diode (D) and an upper mold layer pattern 130.

그 후, 다수의 컨택홀(141)을 매립하는 하부 전극 컨택(BEC; Bottom Electrode Contact)(142)을 형성한다. Then, the number of lower electrode contacts that fill the contact hole 141; to form a (BEC Bottom Electrode Contact) (142).

다시 도 2a 내지 도 2d를 참조하면, 하부 전극 컨택(142)과 절연막 패턴(140) 상에 상변화 물질층, 배리어 물질층, 워드 라인용 도전층을 순차적으로 적층하고, 패터닝하여 워드 라인(WL00, WL0n), 배리어층(154), 상변화 물질 스트립(152)을 형성한다. Referring again to Figure 2a to 2d, the lower electrode contact 142 and the insulating layer pattern 140, the phase change material layer over the barrier material layer, the word line laminating the conductive layer in order, and patterning the word lines (WL00 , WL0n), to form a barrier layer 154, phase change material strip (152). 다수의 상변화 물질 스트립(152)과 다수의 워드 라인(WL00, WL0n)은 서로 나란하게 연장되고, 비트 라인(BL0, BL1, BL2, BL3)과 교차된다. A plurality of phase change material strip 152 and the plurality of word lines (WL00, WL0n) are parallel to each other extend, and crossing the bit lines (BL0, BL1, BL2, BL3).

이와 같이 상변화 메모리 장치(1)의 상변화 물질을 라인 타입으로 패터닝하므로 식각 공정이 간단하고 정확성이 높아진다. Since patterning of the phase change material in this way a phase change memory device 1, the line type increases the simpler the etching process and the accuracy. 따라서, 상변화 물질이 받는 스트레스가 줄어들어 반복적인 기입 및/또는 독출 동작에 대하여 그 특성을 유지하는 내구성이 우수해 진다. Thus, the stress is a phase change material receiving reduced durability to maintain their characteristics with respect to the repetitive write and / or read operation is to excellent.

본 발명의 일 실시예의 제조 방법에서는 상변화 물질 스트립(152)이 워드 라인(WL00, WL0n)과 완전히 평행하게 연장된 경우만을 설명하였으나, 상변화 물질 스트립(152)의 일부가 워드 라인(WL00, WL0n)과 평행하게 연장되는 경우가 가능함은 본 발명이 속하는 기술 분야의 당업자에게 자명한 사실이다. In one embodiment of the production method of the present invention the phase change material strip 152 is word line (WL00, WL0n) and but completely parallel to describe the extension only if, the word line portion of the phase change material strip 152 (WL00, is possible when the extending parallel to WL0n) is that self-evident to those skilled in the art.

또한, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법으로부터, 본 발명이 속하는 기술 분야의 당업자라면 다른 실시예 및 또 다른 실시예의 제조 방법은 충분히 기술적으로 유추할 수 있으므로 그 설명을 생략한다. Further, the description thereof is omitted from the manufacturing method of a phase change memory device according to an embodiment of the invention, those skilled in the art other embodiments and of another embodiment manufacturing method can be sufficiently inferred technologically do.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Although above it described embodiments of the present invention with reference to the accompanying drawings, one of ordinary skill in the art to which the present invention without changing the technical spirit or essential features may be embodied in other specific forms it will be appreciated that. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Thus the embodiments described above are only to be understood as illustrative and non-restrictive in every respect.

상기한 바와 같은 상변화 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the phase change memory device as described above has the following effects: one or more. 상변화 물질을 워드 라인과 나란하게 배치하므로, 라인 타입(line type)으로 상변화 물질을 패터닝할 수 있다. Since the phase change material disposed side by side with the word line, it is possible to pattern the phase change material in-line type (line type). 따라서, 상변화 물질이 상변화 메모리 셀 단위로 배치되는 경우(즉, 도트 타입(dot type)으로 패터닝하는 경우)에 비해 식각 공정이 간단하고 정확성이 높아진다. Therefore, when the phase change material disposed in the phase change memory cell unit of the etching process is simple and high accuracy compared to (that is, the dot type (dot type) if the patterning). 따라서, 상변화 물질이 받는 스트레스가 줄어들어 반복적인 기입 및/또는 독출 동작에 대하여 그 특성을 유지하는 내구성(endurance)이 우수해 진다. Accordingly, the durability (endurance) to stress the phase change material by reducing receiving maintain their characteristics with respect to the repetitive write and / or read operation is to excellent.

삭제 delete

삭제 delete

Claims (23)

  1. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상에 서로 교차되도록 배치된 비트 라인과 워드 라인; The bit lines and word lines arranged to intersect each other on the semiconductor substrate; And
    상기 비트 라인과 상기 워드 라인 사이에 위치하고, 상기 워드 라인과 실질적으로 평행한 상변화 물질 스트립을 포함하는 상변화 메모리 장치. Located between the bit lines and the word lines, the phase change memory device including a phase change material in parallel with the word line strip and a substantially.
  2. 제 1항에 있어서, According to claim 1,
    상기 상변화 물질 스트립은 상기 워드 라인의 적어도 일부와 실질적으로 평행한 상변화 메모리 장치. The phase change material strip is at least a phase change memory device and a portion substantially parallel to the word lines.
  3. 제 1항에 있어서, According to claim 1,
    상기 상변화 물질 스트립은 상기 상변화 물질을 관통하는 관통 전류에 응답하여 적어도 2개의 저항값을 갖는 상변화 메모리 장치. The phase change material strip is a phase change memory device having at least two resistance values ​​in response to a through current passing through the phase change material.
  4. 제 3항에 있어서, 4. The method of claim 3,
    상기 상변화 물질은 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)을 구비하는 상변화 메모리 장치. The phase change material is a phase change memory device comprising a germanium (Ge), antimony (Sb), telru Solarium (Te).
  5. 제 3항에 있어서, 4. The method of claim 3,
    상기 상변화 물질 스트립과 상기 비트 라인 사이에 배치되어 상기 관통 전류를 제어하는 억세스 소자를 포함하는 상변화 메모리 장치. It is disposed between the phase change material strip and the bit line phase change memory device including an access device for controlling the penetration current.
  6. 제 1항에 있어서, According to claim 1,
    상기 워드 라인은 상기 비트 라인 상에 배치된 상변화 메모리 장치. The word line is a phase change memory device disposed on the bit line.
  7. 제 1항에 있어서, According to claim 1,
    상기 비트 라인은 상기 워드 라인 상에 배치된 상변화 메모리 장치. The bit line is a phase change memory device disposed on the word line.
  8. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상에 제1 방향으로 연장된 다수의 비트 라인; A plurality of bit lines extending in a first direction on the semiconductor substrate;
    상기 각 비트 라인 상에 상기 제1 방향을 따라 분리 배열된 다수의 셀 다이오드; A plurality of cell diodes arranged separated along the first direction on said each bit line;
    상기 다수의 셀 다이오드 상에 상기 다수의 비트 라인과 교차하도록 제2 방향으로 연장된 다수의 상변화 물질 스트립으로, 상기 각 상변화 물질 스트립은 상기 다수의 셀 다이오드와 전기적으로 연결된 다수의 상변화 물질 스트립; A plurality of phase change material connected to a plurality of said cell diode into a plurality of phase change material in a strip extending in a second direction so as to cross the plurality of bit lines, each of the phase change material strips are electrically with the plurality of cell diodes strip; And
    상기 다수의 상변화 물질 스트립 상에 형성된 다수의 워드 라인으로, 상기 각 워드 라인은 상기 각 상변화 물질 스트립과 실질적으로 평행한 다수의 워드 라인을 포함하는 상변화 메모리 장치. A plurality of word lines formed on the plurality of phase change material strip, wherein each word line is a phase change memory device comprising a respective phase change material strip and substantially parallel to the plurality of word lines.
  9. 제 8항에 있어서, The method of claim 8,
    상기 각 상변화 물질 스트립은 상기 각 워드 라인의 적어도 일부와 실질적으로 평행한 상변화 메모리 장치. Each of the phase change material strip is at least a phase change memory device and a portion substantially parallel to each of said word line.
  10. 제 8항에 있어서, The method of claim 8,
    상기 다수의 비트 라인은 제1 도전형의 에피택시얼층인 상변화 메모리 장치. A phase change memory device, the plurality of bit lines are of a first conductivity type epitaxial eolcheung.
  11. 제 10항에 있어서, 11. The method of claim 10,
    상기 각 셀 다이오드는 제1 도전형을 갖는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 적층되고 제2 도전형을 갖는 제2 반도체 패턴을 구비하는 상변화 메모리 장치. The phase change memory device of each of the cell diodes includes a first semiconductor patterns having the first semiconductor pattern, is laminated on the first semiconductor pattern the second conductivity type having a first conductivity type.
  12. 제 11항에 있어서, 12. The method of claim 11,
    상기 제1 도전형은 P형이고, 제2 도전형은 N형인 상변화 메모리 장치. The first conductivity type is P type and the second conductivity type is N type phase-change memory device.
  13. 제 8항에 있어서, The method of claim 8,
    상기 각 셀 다이오드 상에 위치하여, 상기 각 셀 다이오드와 상기 상변화 물질 스트립을 전기적으로 연결하는 다수의 하부 전극 컨택을 포함하는 상변화 메모리 장치. To the position on each cell the diode, a phase-change memory device including a plurality of the lower electrode contact electrically connecting the phase change material strips and each cell diode.
  14. 제 8항에 있어서, The method of claim 8,
    상기 다수의 워드 라인 상에 위치하고, 상기 각 비트 라인과 전기적으로 각각 연결된 다수의 메탈 라인을 더 포함하는 상변화 메모리 장치. Positioned on the plurality of word lines, a phase change memory device further comprises a plurality of metal lines, each coupled to the respective bit lines and electrically.
  15. 제 14항에 있어서, 15. The method of claim 14,
    상기 각 메탈 라인은 상기 각 비트 라인과 실질적으로 평행한 상변화 메모리 장치. Wherein each metal line is a phase change memory device by said each bit line and the substantially parallel.
  16. 반도체 기판 상에 제1 방향으로 연장된 다수의 비트 라인을 형성하고, And forming a plurality of bit lines extending in a first direction on a semiconductor substrate,
    상기 각 비트 라인 상에 상기 제1 방향을 따라 분리 배열된 다수의 셀 다이오드를 형성하고, Wherein along the first direction on each bit line to form a plurality of cells separated diode array,
    상기 다수의 셀 다이오드 상에 상기 비트 라인과 교차하도록 제2 방향으로 연장된 다수의 상변화 물질 스트립 및 다수의 워드 라인을 형성하되, 상기 각 상변화 물질 스트립과 각 워드 라인은 실질적으로 평행하도록 형성하는 것을 포함하는 상변화 메모리 장치의 제조 방법. But form a plurality of phase change material strip and a plurality of word lines extending in a second direction so as to cross the bit lines in the plurality of cell diodes, each of the phase change material strips and each word line is formed substantially parallel to method of manufacturing a phase change memory device, comprising.
  17. 제 16항에 있어서, 17. The method of claim 16,
    상기 각 상변화 물질 스트립은 상기 각 워드 라인의 적어도 일부와 실질적으로 평행한 상변화 메모리 장치의 제조 방법. Each of the phase change material strip manufacturing method of at least a portion substantially parallel to the phase change memory device of each of the word lines.
  18. 제 16항에 있어서, 상기 다수의 비트 라인을 형성하는 것은 17. The method of claim 16, wherein forming the plurality of bit lines
    상기 반도체 기판 상에 다수의 개구부를 구비한 하부 몰드막 패턴을 형성하고, And forming a lower mold film pattern having a plurality of openings on the semiconductor substrate,
    상기 하부 몰드막 패턴의 개구부 내에 제1 도전형의 에피택시얼층을 형성하는 것을 포함하는 상변화 메모리 장치의 제조 방법. Method of manufacturing a phase change memory device, comprising: forming an epitaxial eolcheung of the first conductivity type in the opening of the lower mold layer pattern.
  19. 제 18항에 있어서, 상기 다수의 셀 다이오드를 형성하는 것은 19. The method of claim 18, wherein forming the plurality of diode cells
    상기 하부 몰드막 및 비트 라인 상에 다수의 개구부를 구비하는 상부 몰드막 패턴을 형성하고, And forming an upper mold layer pattern including a plurality of openings on the lower mold layer and bit lines,
    상기 상부 몰드막 패턴의 개구부 내에 제1 도전형을 갖는 제1 반도체 패턴과 상기 제1 반도체 패턴 상에 적층되고 제2 도전형을 갖는 제2 반도체 패턴을 형성하는 것을 포함하는 상변화 메모리 장치의 제조 방법. Preparation of phase-change memory device, comprising: forming a second semiconductor patterns having the first semiconductor pattern and the second laminated on the first semiconductor pattern the second conductivity type having a first conductivity type in the opening of said upper mold layer pattern Way.
  20. 제 19항에 있어서, 20. The method of claim 19,
    상기 제1 도전형은 P형이고, 제2 도전형은 N형인 상변화 메모리 장치의 제조 방법. The first conductivity type is P-type, the second conductivity type is N type method for producing a phase change memory device.
  21. 제 16항에 있어서, 17. The method of claim 16,
    상기 다수의 셀 다이오드를 형성한 후, 상기 각 셀 다이오드 상에 위치하여, 상기 각 셀 다이오드와 상기 상변화 물질 스트립을 전기적으로 연결하는 다수의 하 부 전극 컨택을 형성하는 것을 포함하는 상변화 메모리 장치의 제조 방법. The phase change memory device, comprising: after forming a plurality of cell diodes, located on said each cell diode, form a plurality of the lower portion electrode contacts for electrically connecting the phase change material strips and each of the cell diodes the method of manufacture.
  22. 제 16항에 있어서, 17. The method of claim 16,
    상기 다수의 상변화 물질 스트립과 워드 라인을 형성한 후, 상기 다수의 워드 라인 상에 위치하고, 상기 각 비트 라인과 전기적으로 각각 연결된 다수의 메탈 라인을 형성하는 것을 더 포함하는 상변화 메모리 장치의 제조 방법. After the formation of the plurality of phase change material strip and a word line, the manufacture of phase change memory device further comprising positioned on the plurality of word lines, forming a plurality of metal lines, each connected to said each bit line and electrically Way.
  23. 제 22항에 있어서, 23. The method of claim 22,
    상기 각 메탈 라인은 상기 각 비트 라인과 실질적으로 평행한 상변화 메모리 장치의 제조 방법. Wherein each metal line production method of each of the bit lines substantially parallel to the phase change memory device.
KR1020050098191A 2005-10-18 2005-10-18 Phase change memory device and fabricating method for the same KR100665227B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050098191A KR100665227B1 (en) 2005-10-18 2005-10-18 Phase change memory device and fabricating method for the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020050098191A KR100665227B1 (en) 2005-10-18 2005-10-18 Phase change memory device and fabricating method for the same
US11/529,323 US7613037B2 (en) 2005-10-18 2006-09-29 Phase-change memory device and method of fabricating the same
US12/574,783 US7881103B2 (en) 2005-10-18 2009-10-07 Phase-change memory device and method of fabricating the same

Publications (1)

Publication Number Publication Date
KR100665227B1 true KR100665227B1 (en) 2007-01-09

Family

ID=37867025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050098191A KR100665227B1 (en) 2005-10-18 2005-10-18 Phase change memory device and fabricating method for the same

Country Status (2)

Country Link
US (2) US7613037B2 (en)
KR (1) KR100665227B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911194B1 (en) * 2007-11-13 2009-08-06 주식회사 하이닉스반도체 Phase Change Random Access Memory And Method of manufacturing The Same
KR101097439B1 (en) 2009-11-30 2011-12-23 주식회사 하이닉스반도체 Method of Manufacturing Phase Change Memory Device

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391045B2 (en) * 2006-09-18 2008-06-24 Ovonyx, Inc. Three-dimensional phase-change memory
KR101343362B1 (en) * 2007-12-20 2013-12-20 삼성전자주식회사 Method of manufacturing a memory unit, this method of manufacturing the memory unit, memory device made in accordance and thus the memory device made in accordance
KR101573270B1 (en) * 2008-01-15 2015-12-01 쌘디스크 3디 엘엘씨 Pillar devices and methods of making thereof
US7906392B2 (en) 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US7745312B2 (en) 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices
KR101490429B1 (en) * 2008-03-11 2015-02-11 삼성전자주식회사 Resistive memory device and method for forming thereof
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7858468B2 (en) 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR101574746B1 (en) * 2009-03-04 2015-12-07 삼성전자주식회사 A resistance variable memory device and a method
US20100225989A1 (en) * 2009-03-05 2010-09-09 The Regents Of The University Of California Phase change device
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) * 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US7927977B2 (en) 2009-07-15 2011-04-19 Sandisk 3D Llc Method of making damascene diodes using sacrificial material
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR20130043533A (en) * 2011-10-20 2013-04-30 삼성전자주식회사 Non-volatile memory device having conductive buffer pattern and method of forming the same
US8710481B2 (en) * 2012-01-23 2014-04-29 Sandisk 3D Llc Non-volatile memory cell containing a nano-rail electrode
WO2019066898A1 (en) * 2017-09-29 2019-04-04 Intel Corporation Self-aligned embedded phase change memory cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005071500A (en) 2003-08-26 2005-03-17 Renesas Technology Corp Nonvolatile semiconductor memory
JP2005150243A (en) 2003-11-12 2005-06-09 Toshiba Corp Phase transition memory
KR20050084240A (en) * 2002-12-13 2005-08-26 오보닉스, 아이엔씨. Forming phase change memories

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
JP2006508522A (en) 2002-02-22 2006-03-09 オヴォニクス インコーポレイテッド Single level of metal memory cells using chalcogenide cladding method
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP4660095B2 (en) 2002-04-04 2011-03-30 株式会社東芝 Phase change memory device
US6795338B2 (en) * 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050084240A (en) * 2002-12-13 2005-08-26 오보닉스, 아이엔씨. Forming phase change memories
JP2005071500A (en) 2003-08-26 2005-03-17 Renesas Technology Corp Nonvolatile semiconductor memory
JP2005150243A (en) 2003-11-12 2005-06-09 Toshiba Corp Phase transition memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911194B1 (en) * 2007-11-13 2009-08-06 주식회사 하이닉스반도체 Phase Change Random Access Memory And Method of manufacturing The Same
KR101097439B1 (en) 2009-11-30 2011-12-23 주식회사 하이닉스반도체 Method of Manufacturing Phase Change Memory Device

Also Published As

Publication number Publication date
US20100019217A1 (en) 2010-01-28
US7881103B2 (en) 2011-02-01
US7613037B2 (en) 2009-11-03
US20070086235A1 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
US8344348B2 (en) Memory device
JP4558950B2 (en) Electrically programmable memory device having an improved bonding
US7351992B2 (en) Forming nonvolatile phase change memory cell having a reduced thermal contact area
US8143612B2 (en) Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7442602B2 (en) Methods of fabricating phase change memory cells having a cell diode and a bottom electrode self-aligned with each other
US7321130B2 (en) Thin film fuse phase change RAM and manufacturing method
US7608503B2 (en) Side wall active pin memory and manufacturing method
US7964468B2 (en) Multi-level memory cell having phase change element and asymmetrical thermal boundary
US7838341B2 (en) Self-aligned memory cells and method for forming
US6025220A (en) Method of forming a polysilicon diode and devices incorporating such diode
CN100583484C (en) Manufacturing method for pipe-shaped electrode phase change memory
CN100481555C (en) I-shaped phase change memory cell, manufacturing method thereof, and array including the same
CN100563040C (en) Phase change memory cell and manufacturing method
US8173987B2 (en) Integrated circuit 3D phase change memory array and manufacturing method
US8129706B2 (en) Structures and methods of a bistable resistive random access memory
US20070111429A1 (en) Method of manufacturing a pipe shaped phase change memory
US7514334B2 (en) Thin film plate phase change RAM circuit and manufacturing method
US6747286B2 (en) Pore structure for programmable device
US8089059B2 (en) Programmable resistance memory element
US20050158950A1 (en) Non-volatile memory cell comprising a dielectric layer and a phase change material in series
US7514288B2 (en) Manufacturing methods for thin film fuse phase change ram
KR100873172B1 (en) Phase change memory cell having multilayer thermal insulation and method thereof
US7728319B2 (en) Vertical phase change memory cell and methods for manufacturing thereof
CN102522374B (en) Method for manufacturing a phase change memory device with pillar bottom electrode
US20110044098A1 (en) Nonvolatile Memory Cells Having Phase Changeable Patterns Therein for Data Storage

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8