KR100662517B1 - Operational trans-conductance amplifier using current sink - Google Patents

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KR100662517B1
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Abstract

본 발명은 연산 트랜스컨덕턴스 증폭기에 관한 것으로, 더욱 상세하게는 대기 전류를 최소화하여 전력 소모를 최소화할 수 있는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기에 관한 것이다. 본 발명에 따른 연산 트랜스컨덕턴스 증폭기는 바이어스부, 차동 입력부, 제1 전류싱크, 제2 전류싱크, 제1 전류미러, 제2 전류미러 및 출력단자를 포함한다. 본 발명에 의하면 주파수 보상이 이루어져 우성 극점 특성이 좋고 작은 대기전류를 가지면서도 높은 DC 전압 이득을 얻을 수 있다. 또한, 본 발명은 이러한 높은 DC 전압 이득 및 높은 전력 효율로 인해 저전압과 빠른 속도를 요하는 스위치-커패시터 회로에서 사용될 수 있다. The present invention relates to an operational transconductance amplifier, and more particularly, to an operational transconductance amplifier using a current sink capable of minimizing standby current to minimize power consumption. The operational transconductance amplifier according to the present invention includes a bias unit, a differential input unit, a first current sink, a second current sink, a first current mirror, a second current mirror, and an output terminal. According to the present invention, the frequency compensation is performed, so that the dominant pole characteristic is good and a high DC voltage gain can be obtained while having a small standby current. In addition, the present invention can be used in switch-capacitor circuits requiring low voltage and high speed due to such high DC voltage gain and high power efficiency.

OTA, 대기 전류, 전류싱크, 전류미러, 차동 입력, DC 전압 이득 OTA, standby current, current sink, current mirror, differential input, DC voltage gain

Description

전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기{Operational trans-conductance amplifier using current sink}Operational trans-conductance amplifier using current sink

도 1a는 기존의 전류 미러 연산 트랜스컨덕턴스 증폭기의 회로도. 1A is a circuit diagram of a conventional current mirror operational transconductance amplifier.

도 1b는 도 1a에 도시된 연산 트랜스컨덕턴스 증폭기의 출력단에 캐스코드 회로를 덧붙인 연산 트랜스컨덕턴스 증폭기의 회로도.1B is a circuit diagram of an operational transconductance amplifier with a cascode circuit added to the output of the operational transconductance amplifier shown in FIG. 1A.

도 2는 본 발명의 바람직한 일 실시예에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 회로도.2 is a circuit diagram of an operational transconductance amplifier using a current sink in accordance with a preferred embodiment of the present invention.

도 3은 본 발명의 바람직한 다른 실시예에 의한 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 회로도.3 is a circuit diagram of an operational transconductance amplifier using a current sink according to another embodiment of the present invention.

도 4는 기존의 연산 트랜스컨덕턴스 증폭기를 이용한 주파수 응답 결과 도면.4 is a frequency response result diagram using a conventional operational transconductance amplifier.

도 5는 본 발명에 따른 연산 트랜스컨덕턴스 증폭기를 이용한 주파수 응답 결과 도면.5 is a frequency response result using an operational transconductance amplifier according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 바이어스부 110 : 차동 입력부100: bias unit 110: differential input unit

120 : 제1 전류미러 130 : 제2 전류미러120: first current mirror 130: second current mirror

140 : 출력단자140: output terminal

200, 300 : 전류싱크200, 300: Current sink

310 : 제1 전류싱크310: first current sink

본 발명은 OTA(Operational trans-conductance amplifier, 연산 트랜스컨덕턴스 증폭기; 이하 '연산 트랜스컨덕턴스 증폭기'라 함)에 관한 것으로, 더욱 상세하게는 대기 전류를 최소화하여 전력 소모를 최소화할 수 있는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기에 관한 것이다.The present invention relates to an operational trans-conductance amplifier (OTA), hereinafter referred to as an operational transconductance amplifier, and more particularly, a current sink that minimizes standby current to minimize power consumption. An operational transconductance amplifier.

연산 트랜스컨덕턴스 증폭기는 아날로그 필터나 오버샘플 델타-시그마 데이터 변환기(oversampled delta-sigma data converter)와 같은 스위치-커패시터 회로 내에서 중심적인 역할을 하는 필수적인 블록이다. 연산 트랜스컨덕턴스 증폭기를 사용하는 시스템이 좋은 결과를 얻도록 동작하기 위해서는 연산 트랜스컨덕턴스 증폭기 자체의 넓은 대역폭, 높은 이득, 높은 슬루율 및 작은 대기 전류가 필수적이다.Operational transconductance amplifiers are essential blocks that play a central role in switch-capacitor circuits such as analog filters or oversampled delta-sigma data converters. The wide bandwidth, high gain, high slew rate, and small quiescent current of the operational transconductance amplifier itself are essential for a system using an operational transconductance amplifier to achieve good results.

도 1a는 기존의 전류 미러 연산 트랜스컨덕턴스 증폭기의 회로도이다. 도 1a를 참조하면, 전류 미러 연산 트랜스컨덕턴스 증폭기는 바이어스부(100), 차동 입력부(110), 제1 전류미러(120), 제2 전류미러(130) 및 출력단자(140)를 포함한다.1A is a circuit diagram of a conventional current mirror operational transconductance amplifier. Referring to FIG. 1A, the current mirror operational transconductance amplifier includes a bias unit 100, a differential input unit 110, a first current mirror 120, a second current mirror 130, and an output terminal 140.

바이어스부(100)는 바이어스 전압을 이용하여 연산 트랜스컨덕턴스 증폭기에서의 출력 전류 생성의 기초가 되는 바이어스 전류를 생성하여 차동 입력부(110)에 공급한다. 차동 입력부(110)는 제1 입력단자와 제2 입력단자를 포함하고 있어 2개의 전압 신호 즉, 제1 전압과 제2 전압을 입력받는다. 여기서, 제1 전압과 제2 전압은 각각 포지티브 전압 및 네거티브 전압이 모두 될 수 있다. 바이어스부(100)로부터 입력받은 바이어스 전류를 각각의 전압 크기에 따라 제1 바이어스 전류 및 제2 바이어스 전류로 분배한다. 제1 전류미러(120)는 제1 입력단자를 통해 입력받은 제1 전압 입력에 의한 제1 바이어스 전류를 미러링한다. 제2 전류미러(130)는 제2 입력 단자를 통해 입력받은 제2 전압 입력에 의한 제2 바이어스 전류를 미러링한다. 제1 전류미러(120) 및 제2 전류미러(130)에서 각각 미러링된 제1 바이어스 전류와 제2 바이어스 전류의 차이만큼의 크기를 가지는 출력 전류가 출력단자(140)를 통해 출력된다.The bias unit 100 generates a bias current, which is the basis of output current generation in the operational transconductance amplifier, using the bias voltage and supplies the bias current to the differential input unit 110. The differential input unit 110 includes a first input terminal and a second input terminal and receives two voltage signals, that is, a first voltage and a second voltage. Here, the first voltage and the second voltage may be both a positive voltage and a negative voltage, respectively. The bias current received from the bias unit 100 is divided into a first bias current and a second bias current according to each voltage magnitude. The first current mirror 120 mirrors the first bias current by the first voltage input received through the first input terminal. The second current mirror 130 mirrors the second bias current caused by the second voltage input received through the second input terminal. An output current having a magnitude equal to the difference between the first bias current and the second bias current mirrored by the first current mirror 120 and the second current mirror 130 is output through the output terminal 140.

이하, 도 1a에 도시된 트랜지스터들을 토대로 설명하며, 제1 바이어스 전류는 포지티브 전류로, 제2 바이어스 전류는 네거티브 전류로 가정한다. 전류 미러 연산 트랜스컨덕턴스 증폭기에서 트랜지스터 M1으로부터 나오는 네거티브 전류는 트랜지스터 M3-M5-M7-M8로 반복되고, 트랜지스터 M2로부터 나오는 포지티브 전류는 트랜지스터 M4-M6으로 반복된 후 출력단자로 미러링된 포지티브 전류 및 네거티브 전류의 차이 성분이 출력된다. 여기서, 트랜지스터 M3과 M4가 다이오드 형태로 연결되어 있어서 이들의 소신호 등가저항 즉, 트랜지스터 M1과 M2의 부하가 1/gm로 매우 작은 값이 되고, 이에 해당하는 제1 극점(pole) 값이 매우 크게 된다. 반면에, 출력단의 높은 출력 저항과 부하용량 CL(도면에 도시되지 않음)에 의하여 형성되는 제2 극점의 값이 매우 작아서, 제2 극점이 우성 극점(dominant pole)으로 선택되고 회로를 안정시키게 된다. 즉, 도 1a에 도시된 전류 미러 연산 트랜스컨덕턴스 증폭기에서는 부하용량이 증가할수록 위상여유가 늘어나고 회로가 안정되는 유리한 점이 있다. 또한, 넓은 출력 전압 스윙을 가짐으로 인해 도 1a에 도시된 전류 미러 연산 트랜스컨덕턴스 증폭기는 많이 쓰여 왔지만, DC 이득이 충분히 높지 않고, 전력 효율이 낮다는 문제점이 있다.Hereinafter, a description will be given based on the transistors shown in FIG. 1A, and it is assumed that the first bias current is a positive current and the second bias current is a negative current. In the current mirror op amp, the negative current from transistor M1 is repeated to transistors M3-M5-M7-M8, and the positive current from transistor M2 is repeated to transistors M4-M6 and then mirrored to the output terminals. The difference component of the current is output. Here, the transistors M3 and M4 are connected in a diode form so that their small signal equivalent resistances, i.e., the loads of the transistors M1 and M2, are very small at 1 / g m , and the corresponding first pole value is Very large. On the other hand, the value of the second pole formed by the high output resistance of the output stage and the load capacitance C L (not shown) is so small that the second pole is selected as the dominant pole and stabilizes the circuit. do. That is, in the current mirror operational transconductance amplifier shown in FIG. 1A, as the load capacity increases, the phase margin increases and the circuit is stabilized. In addition, although the current mirror arithmetic transconductance amplifier shown in FIG. 1A has been widely used due to the wide output voltage swing, there is a problem in that the DC gain is not sufficiently high and the power efficiency is low.

더 높은 DC 이득을 얻기 위해 기존 연산 트랜스컨덕턴스 증폭기의 출력단은 더 큰 출력 저항성분을 얻을 수 있는 캐스코드(cascode) 회로로 수정될 수 있다. 도 1b는 도 1a에 도시된 연산 트랜스컨덕턴스 증폭기의 출력단에 캐스코드 회로를 덧붙인 연산 트랜스컨덕턴스 증폭기의 회로도이다. 도 1b에 도시된 바와 같이, 기존의 연산 트랜스컨덕턴스 증폭기의 출력단에 위치한 트랜지스터 M6과 출력단자 사이에 트랜지스터 M30을 연결하고, 트랜지스터 M8과 출력단자 사이에 트랜지스터 M20을 연결하여 캐스코드 회로로 구성한다. 2단의 증폭을 통해 전압 이득을 높일 수는 있지만, 추가로 연결된 트랜지스터 M20 및 M30이 포화영역에서 동작하도록 하여야 하는 특성으로 인해 출력 스윙(swing)이 제한받는다. 따라서 넓은 전압의 회로에서는 사용될 수 없다는 것이 큰 문제점으로 나타났다. 게다가 도 1a 내지 도 1b에 도시된 전류 미러 연산 트랜스컨덕턴스 증폭기는 출력단자를 통해 출력되는 최대 출력 전류인 Io,max를 제한하게 되면서 결과적으로 수학식 (1)과 같은 슬루율을 나타낸다.To achieve higher DC gains, the output stages of existing op amps can be modified with cascode circuitry to achieve larger output resistance. FIG. 1B is a circuit diagram of an operational transconductance amplifier in which a cascode circuit is added to an output terminal of the operational transconductance amplifier shown in FIG. 1A. As shown in FIG. 1B, the transistor M30 is connected between the output terminal of the transistor M6 and the output terminal of the conventional operational transconductance amplifier, and the transistor M20 is connected between the transistor M8 and the output terminal to form a cascode circuit. The voltage gain can be increased by two stages of amplification, but the output swing is limited by the additionally coupled transistors M20 and M30 that operate in the saturation region. Therefore, it cannot be used in a wide voltage circuit. In addition, the current mirror arithmetic transconductance amplifier shown in Figs. 1A to 1B limits the maximum output current Io, max output through the output terminal, resulting in a slew rate as shown in Equation (1).

Figure 112005013642229-pat00001
- 수학식 (1)
Figure 112005013642229-pat00001
Equation (1)

It와 Cload(도시되지 않음)는 각각 바이어스 전류와 부하 커패시터를 말한다. 여기서, 도 1a 내지 도 3에 도시된 NMOS 트랜지스터 아래에 써놓은 알파벳은 그 트랜지스터들의 크기(폭과 길이의 비율, W/L; 이하 'W/L'이라 함)를 표시한 것이다. 다시 말하면, 도 1에서 트랜지스터 M6과 M4의 W/L 비율이 각각 A 대 B 라는 것이다. 여기서, 더 높은 슬루율을 위해 만약 바이어스 전류 It 또는 전류 미러링 비율 A/B가 증가된다면 대기전류 또한 증가된다. 최근 배터리만으로 동작되는 휴대용 시스템이 인기를 얻고 있는 바, 증가된 대기전류는 전력효율을 최대로 갖고자 하는 많은 시스템에 부적절하다. 높은 슬루율을 얻기 위한 적합한 해법은 슬루잉 동안에 바이어스 전류 It를 끌어올리는 것이다. 하지만, 대기전류를 낮춰서 전력 효율을 최대화할 수는 있지만, 기존의 전류 미러 연산 트랜스컨덕턴스 증폭기가 가지고 있는 낮은 DC 이득은 여전히 풀지 못한 과제로 남아 있다.It and C load (not shown) refer to bias current and load capacitor, respectively. Here, the alphabet written under the NMOS transistors shown in FIGS. 1A to 3 indicates the size of the transistors (a ratio of width and length, W / L; hereinafter referred to as 'W / L'). In other words, the W / L ratios of the transistors M6 and M4 in FIG. 1 are A to B, respectively. Here, the standby current is also increased if the bias current It or the current mirroring ratio A / B is increased for higher slew rate. Recently, battery-operated portable systems have gained in popularity, and increased quiescent current is inadequate for many systems that want to achieve maximum power efficiency. A suitable solution for obtaining a high slew rate is to raise the bias current It during slewing. However, while lowering quiescent current can maximize power efficiency, the low DC gain of conventional current mirror op amps still remains unsolved.

따라서 상술한 문제점을 해결하기 위해, 본 발명의 목적은 주파수 보상이 이루어져 우성 극점 특성이 좋고 작은 대기전류를 가지면서도 높은 DC 전압 이득을 얻을 수 있는, 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기를 제공하고자 한다.Accordingly, to solve the above problems, an object of the present invention is to provide an operational transconductance amplifier using a current sink that can be obtained by the frequency compensation is good dominant pole characteristics and has a small standby current and high DC voltage gain .

본 발명의 다른 목적은 전력 효율이 좋은, 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기를 제공하고자 한다.Another object of the present invention is to provide an operational transconductance amplifier using a current sink with good power efficiency.

본 발명의 또 다른 목적은 높은 DC 전압 이득 및 높은 전력 효율로 인해 저전압과 빠른 속도를 요하는 스위치-커패시터 회로에서 사용될 수 있는, 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기를 제공하고자 한다.Another object of the present invention is to provide an operational transconductance amplifier using a current sink, which can be used in switch-capacitor circuits requiring low voltage and high speed due to high DC voltage gain and high power efficiency.

상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 바이어스 전압을 이용하여 바이어스 전류를 생성하는 바이어스부; 제1 입력단자 및 제2 입력단자를 포함하고, 상기 제1 입력단자 및 상기 제2 입력단자를 통해 입력받은 제1 차동전압 및 제2 차동전압의 차이에 상응하도록 상기 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 분배하는 차동 입력부; 상기 차동 입력부에 연결되어 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류 중 일부를 싱크하는 제1 전류싱크 및 제2 전류싱크; 상기 제1 바이어스 전류와 상기 제1 전류싱크에 의해 싱크된 전류의 차이에 상응하는 전류를 입력받아 전류 미러링하는 제1 전류미러; 상기 제2 바이어스 전류와 상기 제2 전류싱크에 의해 싱크된 전류의 차이에 상응하는 전류를 입력받아 전류 미러링하는 제2 전류미러; 및 상기 제1 전류미러에 의해 미러링된 전류와 상기 제2 전류미러에 의해 미러링된 전류의 차이에 상응하는 전류를 출력하는 출력단자를 포함하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기를 제공한다.In order to achieve the above object, according to an aspect of the present invention, a bias unit for generating a bias current using a bias voltage; A first bias current including a first input terminal and a second input terminal, the bias current corresponding to a difference between a first differential voltage and a second differential voltage received through the first input terminal and the second input terminal; And a differential input unit configured to distribute the second bias current; A first current sink and a second current sink connected to the differential input to sink some of the first bias current and the second bias current; A first current mirror configured to mirror the current by receiving a current corresponding to a difference between the first bias current and the current sinked by the first current sink; A second current mirror configured to mirror the current by receiving a current corresponding to a difference between the second bias current and the current sinked by the second current sink; And an output terminal for outputting a current corresponding to a difference between the current mirrored by the first current mirror and the current mirrored by the second current mirror.

바람직하게는, 상기 제1 전류싱크 및 상기 제2 전류싱크는 소정의 동일한 싱크 전압에 의해 소정의 싱크 전류를 생성할 수 있고, 상기 제1 전류싱크 및 상기 제2 전류싱크는 드레인이 각각 상기 차동 입력부와 상기 제1 전류미러의 연결부분 및 상기 차동 입력부와 상기 제2 전류미러의 연결부분에 연결되고, 게이트를 통해 상기 싱크 전압을 입력받으며, 소스는 그라운드에 연결된 트랜지스터로 구현될 수 있다.Preferably, the first current sink and the second current sink can generate a predetermined sink current by a predetermined same sink voltage, and the first current sink and the second current sink have drains respectively different from each other. The input unit may be connected to the connection portion of the first current mirror and the differential input unit to the connection portion of the second current mirror, the sink voltage may be input through a gate, and the source may be implemented as a transistor connected to ground.

또한 바람직하게는, 상기 제1 전류싱크 및 상기 제2 전류싱크는 대기상태 이외에는 서로 다른 싱크 전압에 의해 각각 다른 크기의 싱크 전류를 생성할 수 있다. 상기 제1 전류싱크는 상기 싱크 전압이 상기 제2 차동전압이고 상기 제2 바이어스 전류 중 일부를 전류 미러링하여 전류싱크하는 것을 특징으로 할 수 있고, 상기 제1 전류싱크는, 게이트가 상기 제2 차동전압을 입력받고 소스가 상기 바이어스부에 연결되며 드레인이 상기 제2 바이어스 전류 중 일부를 출력하는 제1 트랜지스터; 및 상기 제1 트랜지스터의 드레인을 통해 출력되는 전류를 입력받아 전류 미러링하여 상기 싱크 전류를 생성하는 제1 싱크 전류미러를 포함할 수 있다.Also preferably, the first current sink and the second current sink may generate sink currents having different magnitudes by different sink voltages except for the standby state. The first current sink may be characterized in that the sink voltage is the second differential voltage and the current sink by current mirroring a portion of the second bias current, the first current sink, the gate is the second differential A first transistor receiving a voltage, a source connected to the bias unit, and a drain outputting a part of the second bias current; And a first sink current mirror configured to receive the current output through the drain of the first transistor and mirror the current to generate the sink current.

또한, 상기 제2 전류싱크는 상기 싱크 전압이 상기 제1 차동전압이고 상기 제1 바이어스 전류 중 일부를 전류 미러링하여 전류싱크하는 것을 특징으로 할 수 있고, 상기 제2 전류싱크는, 게이트가 상기 제1 차동전압을 입력받고 소스가 상기 바이어스부에 연결되며 드레인이 상기 제1 바이어스 전류 중 일부를 출력하는 제2 트랜지스터; 및 상기 제2 트랜지스터의 드레인을 통해 출력되는 전류를 입력받아 전류 미러링하여 상기 싱크 전류를 생성하는 제2 싱크 전류미러를 포함할 수 있다.In addition, the second current sink may be characterized in that the sink voltage is the first differential voltage and the current sink by current mirroring a part of the first bias current, the second current sink, the gate is the second A second transistor receiving a first differential voltage, a source connected to the bias unit, and a drain of which outputs a part of the first bias current; And a second sink current mirror configured to receive the current output through the drain of the second transistor and mirror the current to generate the sink current.

그리고 상기 연산 트랜스컨덕턴스 증폭기에 포함되는 트랜지스터는 CMOS로 이루어질 수 있다.In addition, the transistor included in the operational transconductance amplifier may be formed of CMOS.

본 발명의 그 밖의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다. 이하, 본 발명에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 이하 상세한 설명에서는 CMOS 트랜지스터를 기준으로 설명하며, CMOS 이외에 NMOS, PMOS 트랜지스터 또는 JFET의 경우에도 본 발명이 적용됨은 물론이다. 또한, N형 트랜지스터 및 P형 트랜지스터로 이루어진 회로의 구성은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 대칭되는 P형 트랜지스터 및 N형 트랜지스터로 변환되어 이루어질 수 있음은 당연하다. 이하 설명에서 사용되는 도면의 시뮬레이션은 CMOS 0.35㎛ 공정 파라미터를 사용한 "HSPICE" 시뮬레이션으로 실행함을 특징으로 하며 이것이 권리범위를 한정하는 것이 아님은 물론이다.Other objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. Hereinafter, a preferred embodiment of the operational transconductance amplifier using the current sink according to the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, the detailed description will be made based on a CMOS transistor, and the present invention may be applied to an NMOS, a PMOS transistor, or a JFET in addition to the CMOS. In addition, it is a matter of course that the configuration of the circuit consisting of the N-type transistor and the P-type transistor can be made by converting the P-type transistor and the N-type transistor symmetrical by those skilled in the art. The simulations of the figures used in the description below are characterized by running in " HSPICE " simulations using CMOS 0.35 [mu] m process parameters, which of course does not limit the scope of rights.

도 2는 본 발명에 바람직한 일 실시예에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 회로도이다. 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기는 바이어스부(100), 차동 입력부(110), 제1 전류미러(120), 제2 전류미러(130), 출력단자(140) 및 전류싱크(200)를 포함한다.2 is a circuit diagram of an operational transconductance amplifier using a current sink according to an embodiment of the present invention. The operational transconductance amplifier using the current sink includes a bias unit 100, a differential input unit 110, a first current mirror 120, a second current mirror 130, an output terminal 140, and a current sink 200. do.

바이어스부(100)는 바이어스 전압을 이용하여 바이어스 전류를 생성하고 차동 입력부(110)에 바이어스 전류를 공급한다.The bias unit 100 generates a bias current using the bias voltage and supplies a bias current to the differential input unit 110.

차동 입력부(110)는 제1 입력단자 및 제2 입력단자를 포함하고 있다. 이 중 제1 입력단자를 통해 제1 전압을 입력받고, 제2 입력단자를 통해 제2 전압을 입력받는다. 바이어스부(100)로부터 공급받은 바이어스 전류를 입력받은 제1 전압과 제2 전압의 차이에 상응하도록 제1 바이어스 전류와 제2 바이어스 전류로 분배한다.The differential input unit 110 includes a first input terminal and a second input terminal. Among them, the first voltage is input through the first input terminal, and the second voltage is input through the second input terminal. The bias current supplied from the bias unit 100 is divided into a first bias current and a second bias current so as to correspond to a difference between the first voltage and the second voltage.

전류싱크(200) 중 제1 전류싱크는 차동 입력부(110)와 제1 전류미러(120)의 연결부분에 동시에 연결되어 있다. 또한, 전류싱크(200) 중 제2 전류싱크는 차동 입력부(110)와 제2 전류미러(130)의 연결부분에 동시에 연결되어 있다. 제1 전류싱크 및 제2 전류싱크는 소정의 싱크 전압에 상응하는 전류를 싱크(sink)하는 역할을 담당하고 있다. 싱크되는 전류의 크기는 싱크 전압 Vbias에 따라 임의로 정할 수 있으며, 이를 통해 연산 트랜스컨덕턴스 증폭기의 대기 전류를 크게 줄일 수 있다.The first current sink of the current sink 200 is simultaneously connected to the connection portion of the differential input unit 110 and the first current mirror 120. In addition, the second current sink of the current sink 200 is simultaneously connected to the connection portion of the differential input unit 110 and the second current mirror 130. The first current sink and the second current sink serve to sink current corresponding to a predetermined sink voltage. The amount of sink current can be arbitrarily determined according to the sink voltage Vbias, which greatly reduces the standby current of the operational transconductance amplifier.

제1 전류미러(120) 및 제2 전류미러(130)는 제1 바이어스 전류 및 제2 바이어스 전류 중 전류싱크(200)에 의해 싱크된 전류를 뺀 만큼의 크기에 해당하는 전류를 입력받아 미러링하여 출력한다. 전류미러의 원리는 당업자에게는 자명한 바 상세한 설명은 생략한다.The first current mirror 120 and the second current mirror 130 are mirrored by receiving a current corresponding to the size of the first bias current and the second bias current minus the current sinked by the current sink 200 Output The principle of the current mirror is obvious to those skilled in the art, and thus detailed description thereof will be omitted.

출력단자(140)는 제1 전류미러에 의해 미러링된 전류와 제2 전류미러에 의해 미러링된 전류의 차이만큼의 크기를 가지는 출력 전류를 출력한다. 즉, 차동 입력부(110)를 통해 전압을 입력받은 후 출력단자(140)를 통해 전류를 출력하기 때문에 트랜스컨덕턴스 증폭기가 되는 것이다.The output terminal 140 outputs an output current having a magnitude equal to the difference between the current mirrored by the first current mirror and the current mirrored by the second current mirror. That is, since the voltage is input through the differential input unit 110 and then the current is output through the output terminal 140, the transconductance amplifier becomes.

연산 트랜스컨덕턴스 증폭기에서 제1 전류미러(120)는 제1 바이어스 전류 I2 중 전류싱크(200)를 통해 항상 일정한 크기만큼 빠져나가는 전류 I10 만큼의 크기가 작은 I4의 전류를 입력받아 미러링한다. 또한, 제2 전류미러(130)는 제2 바이어스 전류 I1 중 전류싱크(200)를 통해 항상 일정한 크기만큼 빠져나가는 전류 I9 만큼의 크기가 작은 I3의 전류를 입력받아 미러링한다.In the operational transconductance amplifier, the first current mirror 120 receives and mirrors a current of I 4 , which is as small as the current I 10 , which always exits through a current sink 200 among the first bias currents I 2 . . In addition, the second current mirror 130 receives and mirrors a current of I 3 having a small size as much as current I 9 , which always exits by a certain magnitude, through the current sink 200 of the second bias current I 1 .

여기서는 캐스코드로 이루어진 출력단을 사용하지 않고도 높은 출력 저항성분을 얻음으로써 전압 이득을 증가시키는데 사용될 수 있도록 전류 제어 테크닉을 사용한다. 이를 도 2에 도시된 트랜지스터를 기준으로 설명한다. 여기서, 제1 바이어스 전류는 포지티브 전류로, 제2 바이어스 전류는 네거티브 전류로 가정한다. 트랜지스터 M1과 M2의 드레인 전류 I1(포지티브 전류) 및 I2(네거티브 전류) 중 일부분이 트랜지스터 M9와 M10으로 구성된 소정의 크기를 가지는 전류싱크(200)로 흐르게 된다. 즉, 포지티브 전류 및 네거티브 전류의 일부분이 출력단으로 복사(미러링)되므로, 연산 트랜스컨덕턴스 증폭기의 출력 저항 성분은 증가된다. 하지만, 트랜스컨덕턴스(trans-conductance) Gm은 도 1a에 도시된 기존의 연산 트랜스컨덕턴스 증폭기와 같다. 따라서 연산 트랜스컨덕턴스 증폭기 회로의 전체적인 전압 이득은 출력 전압 스윙의 손실 없이 (B+C)/B의 비율만큼 증가될 수 있다.The current control technique is used here to be used to increase the voltage gain by obtaining a high output resistance without the need for a cascode output stage. This will be described with reference to the transistor shown in FIG. 2. Here, it is assumed that the first bias current is a positive current and the second bias current is a negative current. Portions of the drain currents I 1 (positive current) and I 2 (negative current) of the transistors M1 and M2 flow to the current sink 200 having a predetermined size consisting of the transistors M9 and M10. That is, part of the positive current and negative current are copied (mirror) to the output stage, so that the output resistance component of the operational transconductance amplifier is increased. However, the trans-conductance Gm is the same as the conventional operational transconductance amplifier shown in FIG. 1A. Thus, the overall voltage gain of the operational transconductance amplifier circuit can be increased by the ratio (B + C) / B without loss of output voltage swing.

여기서, 도 2에 도시된 회로의 아래 부분에 표시된 알파벳은 각 트랜지스터의 크기(W/L)를 나타내는 것이다. 따라서 I2에 비해 I4가 B/(B+C) 만큼의 비율로 작아지고, 출력 저항은 각 트랜지스터의 드레인 전류 ID에 반비례하므로 (B+C)/B 만큼의 비율로 증가하여, 전체적인 전압 이득이 (B+C)/B 만큼 증가하는 것이다. 예를 들어, 만약 트랜지스터 M2의 드레인 전류의 90%가 대기상태에서 트랜지스터 M10으로 흐른다면 B와 C는 각각 1:9가 될 필요가 있다. 이 경우에 DC 이득은 10배 증가된다.Here, the alphabet displayed in the lower part of the circuit shown in FIG. 2 represents the size (W / L) of each transistor. Therefore, I 4 is smaller than I 2 at a ratio of B / (B + C), and the output resistance is inversely proportional to the drain current I D of each transistor, so it is increased at a ratio of (B + C) / B, so The voltage gain is increased by (B + C) / B. For example, if 90% of the drain current of transistor M2 flows into transistor M10 in the standby state, B and C need to be 1: 9 respectively. In this case, the DC gain is increased 10 times.

그러나 도 2에서의 연산 트랜스컨덕턴스 증폭기는 최대 출력 전류가 같은 비율로 감소된다. 다시 말해서 더 높은 전압 이득은 출력전류를 감소하므로 얻게 된다. 이는 트랜지스터의 소신호 출력 저항 성분인 ro 가 1/λID 로 표시된다는 것을 기억한다면 이해할 수 있다. 여기서, λ와 ID는 각각 채널 길이 모듈레이션 계수(channel-length modulation coefficient)와 드레인 전류이다. 만약, 드레인 전류가 감소되면, 전압 이득은 상술한 바와 같이 증가될 수 있다. 하지만, 도 2에 도시된 연산 트랜스컨덕턴스 증폭기는 트랜지스터 M9와 M10으로 이루어진 전류싱크(200)를 통해 흐르는 드레인 전류들이 최대 출력 전류를 끌어올리는데 아무런 도움도 주지 못한 채 소모된다. 따라서 소모되는 M9와 M10의 드레인 전류를 출력단으로 돌릴 수 있게 되어 연산 트랜스컨덕턴스 증폭기의 최대 출력 전류를 충분히 증가시키는 회로에 대해 이하 상세히 설명한다.However, the operational transconductance amplifier in FIG. 2 reduces the maximum output current at the same rate. In other words, a higher voltage gain is obtained by reducing the output current. This can be understood if we remember that the small signal output resistance component r o of the transistor is represented by 1 / λ I D. Where λ and I D are the channel-length modulation coefficient and the drain current, respectively. If the drain current is reduced, the voltage gain can be increased as described above. However, the operational transconductance amplifier shown in FIG. 2 is consumed without any help for drain currents flowing through the current sink 200 consisting of transistors M9 and M10 to raise the maximum output current. Therefore, a circuit for allowing the drain current of the consumed M9 and M10 to be turned to the output stage to sufficiently increase the maximum output current of the operational transconductance amplifier will be described in detail below.

도 3은 본 발명의 바람직한 다른 실시예에 의한 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 회로도이다. 도 3을 참조하면, 연산 트랜스컨덕턴스 증폭기 는 바이어스부(100), 차동 입력부(110), 제1 전류미러(120), 제2 전류미러(130), 출력단자(140) 및 전류싱크(300)를 포함한다.3 is a circuit diagram of an operational transconductance amplifier using a current sink according to another embodiment of the present invention. Referring to FIG. 3, the operational transconductance amplifier includes a bias unit 100, a differential input unit 110, a first current mirror 120, a second current mirror 130, an output terminal 140, and a current sink 300. It includes.

바이어스부(100)는 바이어스 전압을 이용하여 바이어스 전류를 생성한다.The bias unit 100 generates a bias current using the bias voltage.

차동 입력부(110)는 제1 입력단자 및 제2 입력단자를 포함한다. 제1 입력단자를 통해 제1 전압을 입력받고 제2 입력단자를 통해 제2 전압을 입력받으며, 제1 전압과 제2 전압의 차이에 상응하는 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 분배한다. 여기서, 제1 바이어스 전류 및 제2 바이어스 전류 중 일부는 이하 설명할 전류싱크(300)에 공급되어 싱크 전류를 생성한다.The differential input unit 110 includes a first input terminal and a second input terminal. The first voltage is input through the first input terminal and the second voltage is input through the second input terminal, and the bias current corresponding to the difference between the first voltage and the second voltage is converted into the first bias current and the second bias current. To distribute. Here, some of the first bias current and the second bias current are supplied to the current sink 300 to be described below to generate a sink current.

전류싱크(300)는 제1 전류싱크(310)와 제2 전류싱크를 포함하며, 동작 원리는 동일하므로 이하 제1 전류싱크(310)에 대해서 설명한다.The current sink 300 includes a first current sink 310 and a second current sink, and since the operation principle is the same, the first current sink 310 will be described below.

제1 전류싱크(310)는 싱크 전압이 제2 전압이고, 제2 바이어스 전류 중 일부를 전류 미러링하여 전류싱크한다. 상세하게는, 제1 트랜지스터 M11 및 제1 싱크 전류미러(M10 및 M13 포함)로 이루어진다.The first current sink 310 has a sink voltage of a second voltage, and current sinks a part of the second bias currents by current mirroring. Specifically, the first transistor M11 and the first sink current mirror (including M10 and M13) are formed.

제1 트랜지스터 M11은 그 게이트를 통해 제1 전압을 입력받고 소스는 바이어스부에 연결되어 제2 바이어스 전류 중 일부를 입력받으며 드레인은 입력받은 제2 바이어스 전류 중 일부를 출력하는 P형 트랜지스터이다. 제1 싱크 전류미러는 제1 트랜지스터의 드레인을 통해 출력되는 전류를 입력받아 전류 미러링하여 싱크 전류를 생성한다. 차동 입력부(110) 및 이하 설명할 제1 전류미러(120)가 연결되는 부분에 연결되어, 제1 전류미러(120)로 입력되는 전류 중 일부를 전류 싱크(sink)한다.The first transistor M11 receives a first voltage through its gate, a source is connected to a bias part to receive a part of the second bias current, and a drain is a P-type transistor that outputs a part of the received second bias current. The first sink current mirror receives a current output through the drain of the first transistor to mirror the current to generate a sink current. It is connected to a portion where the differential input unit 110 and the first current mirror 120 to be described below are connected, so that a portion of the current input to the first current mirror 120 sinks current.

제1 전류미러(120) 및 제2 전류미러(130)는 각각 입력되는 전류를 전류 미러링하여 출력한다.The first current mirror 120 and the second current mirror 130 respectively output current by mirroring the input current.

출력단자(140)는 제1 전류미러(120)에 의해 미러링된 전류와 제2 전류미러(130)에 의해 미러링된 전류의 차이에 상응하는 전류를 출력한다.The output terminal 140 outputs a current corresponding to the difference between the current mirrored by the first current mirror 120 and the current mirrored by the second current mirror 130.

도 3에 도시된 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기의 동작 원리를 이하 도 3에 도시된 트랜지스터를 중심으로 설명한다. 여기서, 도 3에 도시된 회로의 아래 부분의 알파벳은 회로를 구성하는 트랜지스터의 크기(W/L)를 나타낸다.The operation principle of the operational transconductance amplifier using the current sink shown in FIG. 3 will be described below with reference to the transistor shown in FIG. 3. Here, the alphabet of the lower part of the circuit shown in FIG. 3 represents the size (W / L) of the transistors constituting the circuit.

우선, 대기상태에서는 차동 입력부(110)로 들어오는 제1 전압 및 제2 전압이 동일하다. 즉, 제1 전압 및 제2 전압의 차이가 없으므로 제1 바이어스 전류와 제2 바이어스 전류는 그 크기가 동일하다. 제1 전류싱크(310)를 구성하는 트랜지스터 M11과 차동 입력부(110)를 구성하는 트랜지스터 중 제2 전압을 입력받는 트랜지스터 M1은 크기(W/L)의 비율에 따라 D : (B+C)의 비율로 제2 바이어스 전류를 분배하여 입력받는다. 트랜지스터 M11에 입력된 제2 바이어스 전류 중 일부가 트랜지스터 M13 및 M10을 통해 전류 미러링되고, M10의 드레인 전류로 반복되어서 싱크 전류가 된다. 제1 바이어스 전류 중 상술한 바와 동일한 원리로 일부만이 차동 입력부(110)를 구성하는 트랜지스터 M2의 드레인 전류가 되고, 이 중 M10의 드레인 전류만큼이 싱크되어 빠져나간다. 즉, (I2 - I10)만큼의 전류만이 제1 전류미러(120)로 입력되고 전류 미러링되어 출력단에 반복된다.First, in the standby state, the first voltage and the second voltage coming into the differential input unit 110 are the same. That is, since there is no difference between the first voltage and the second voltage, the first bias current and the second bias current have the same magnitude. Among the transistors M11 constituting the first current sink 310 and the transistors M1 receiving the second voltage among the transistors constituting the differential input unit 110, D: (B + C) of the transistors according to the ratio (W / L). The second bias current is divided and received in a ratio. Part of the second bias current input to transistor M11 is current mirrored through transistors M13 and M10, and is repeated with the drain current of M10 to become a sink current. Only a part of the first bias current is the drain current of the transistor M2 constituting the differential input unit 110, and the drain current of M10 is sinked out of the first bias current. That is, only (I 2 -I 10 ) current is input to the first current mirror 120, current mirrored and repeated at the output terminal.

상술한 바와 동일한 과정이 제2 전류미러(130)를 통해서도 반복되고, 출력단자(140)를 통해서는 M8 및 M6의 드레인 전류가 크기가 동일하므로, 출력되는 전류가 영(zero)이다. 단, 이때의 대기전류는 전류싱크(300)를 통해서 일정 크기가 줄어든 바이어스 전류가 미러링되어 나타난 것이므로, 대기상태에서의 전력 소모가 줄어든다.The same process as described above is repeated through the second current mirror 130, and the output current is zero because the drain currents of M8 and M6 are the same in magnitude through the output terminal 140. However, the standby current at this time is because the bias current is reduced by a certain amount through the current sink 300 is mirrored, power consumption in the standby state is reduced.

추후, 높은 출력 전류를 필요로 하는 경우에는 제1 전압을 낮게 하고 제2 전압을 높게 하는 경우를 가정하여 설명한다. 제1 전압이 제2 전압에 비해 그 크기가 작고 차동 입력부(110)를 구성하는 트랜지스터가 P형 트랜지스터이므로, 제1 바이어스 전류가 제2 바이어스 전류보다 크게 된다. 즉, 차동 입력부(110)의 트랜지스터 M2를 통해 출력되는 제1 바이어스 전류는 대기상태에서보다 큰 값을 가진다. 그리고 제1 전류싱크(310)의 M11로 입력되는 제2 바이어스 전류의 일부는 대기상태에서보다 작은 값을 가지게 되고, 이는 M13 및 M10을 통해 반복되어 생성된 싱크 전류에서도 마찬가지로 대기상태에서보다 작은 싱크 전류를 가지게 된다. 따라서 일정한 크기의 싱크 전류를 가지던 도 2의 연산 트랜스컨덕턴스 증폭기에 비해 높은 출력 전류를 얻을 수 있다.In the future, a case where a high output current is required will be described on the assumption that the first voltage is lowered and the second voltage is increased. Since the first voltage is smaller than the second voltage and the transistor constituting the differential input unit 110 is a P-type transistor, the first bias current is larger than the second bias current. That is, the first bias current output through the transistor M2 of the differential input unit 110 has a larger value than in the standby state. A portion of the second bias current input to M11 of the first current sink 310 has a smaller value than in the standby state, which is similarly smaller than in the standby state in the sink current generated through M13 and M10 repeatedly. Will have current. Therefore, a higher output current can be obtained compared to the operational transconductance amplifier of FIG. 2 having a constant sink current.

즉, 도 3에 도시된 연산 트랜스컨덕턴스 증폭기 회로는 평상시에는 많은 전류를 별도의 경로로 통과시켜서 출력단의 과다 전류소모를 방지하고, 높은 출력 전류가 필요할 때는 평상시에 별도의 경로로 흐르던 전류를 모두 출력단으로 전달하여 충분히 높은 출력 전류를 공급하는 회로이다.That is, the operational transconductance amplifier circuit shown in FIG. 3 normally passes a large amount of current through a separate path to prevent excessive current consumption at the output stage, and when a high output current is required, all currents flowing in a separate path at ordinary times are output stage. It is a circuit to supply sufficiently high output current by transferring to the circuit.

트랜지스터 M11 내지 M14는 트랜지스터 M9와 M10의 드레인 전류를 조절한다. 예를 들어, 트랜지스터 M2를 통해 흐르는 전류인 제1 포지티브 전류가

Figure 112006062012629-pat00002
만큼 증가한다면 트랜지스터 M10을 통해 흐르는 전류는
Figure 112006062012629-pat00003
만큼 감소하게 된다. 여기서, Vin은 (Vp -Vn) 즉, 제1 전압과 제2 전압의 차이이다. 트랜지스터 M10에서 감소된 전류의 양은 트랜지스터 M4에서 증가된 전류의 여분의 양과 같다. 그러므로 트랜지스터 M4에서의 전체 전류 변화량은 트랜지스터 M2와 M10에서의 변화량의 합이 된다. 여기서, 같은 오버드라이브(overdrive) 전압을 갖기 위해서, 트랜지스터 M1 및 M2는 B+C의 사이즈를 갖고, M11 및 M12는 D의 사이즈를 갖는다고 도 3에 도시된 바와 같이 가정한다. 그렇다면 도 3에 도시된 연산 트랜스컨덕턴스 증폭기의 트랜스컨덕턴스는 수학식 (2)과 같다.Transistors M11 to M14 adjust the drain currents of transistors M9 and M10. For example, the first positive current, which is the current flowing through transistor M2,
Figure 112006062012629-pat00002
Increases by the current flowing through transistor M10
Figure 112006062012629-pat00003
Decrease by. Here, Vin is (Vp-Vn), that is, the difference between the first voltage and the second voltage. The amount of reduced current in transistor M10 is equal to the extra amount of increased current in transistor M4. Therefore, the total amount of change in current in transistor M4 is the sum of the amounts of change in transistors M2 and M10. Here, assume that transistors M1 and M2 have a size of B + C, and that M11 and M12 have a size of D, in order to have the same overdrive voltage, as shown in FIG. Then, the transconductance of the operational transconductance amplifier shown in FIG. 3 is expressed by Equation (2).

Figure 112005013642229-pat00004
- 수학식 (2)
Figure 112005013642229-pat00004
Equation (2)

여기서,

Figure 112006062012629-pat00005
이기 때문에 다시 쓰게 되면 수학식 (3)과 같이 변하게 된다.here,
Figure 112006062012629-pat00005
Because of this, if you write again, it will change as shown in Equation (3).

Figure 112005013642229-pat00006
- 수학식 (3)
Figure 112005013642229-pat00006
Equation (3)

트랜지스터 M13 또는 M14의 드레인에서의 소신호 저항 성분은 작기 때문에 그 점에서의 극점은 높은 주파수에 놓이게 된다. 그러므로 트랜지스터 M13과 M14의 소신호 저항 성분에 의한 극점은 우성 극점이 될 수 없어 주파수 응답에 심각한 영향을 미치지 않으므로 위의 식에서는 무시한다. 다른 중요한 연산 트랜스컨덕턴스 증폭기 파라미터들은 기존 연산 트랜스컨덕턴스 증폭기와 본 발명에 따른 연산 트랜스컨덕턴스 증폭기로 <표 1>에 요약되어 있다.Since the small signal resistance component at the drain of the transistor M13 or M14 is small, the pole at that point is at a high frequency. Therefore, the poles due to the small signal resistance components of transistors M13 and M14 cannot be dominant poles and thus do not seriously affect the frequency response, so the above equation is ignored. Other important operational transconductance amplifier parameters are summarized in Table 1 as conventional operational transconductance amplifiers and operational transconductance amplifiers according to the present invention.

<표 1>TABLE 1

기존 OTAOriginal OTA 본 발명에 의한 OTAOTA according to the present invention 트랜스 컨덕턴스 Transconductance GmTransconductance Gm

Figure 112005013642229-pat00007
Figure 112005013642229-pat00007
Figure 112005013642229-pat00008
Figure 112005013642229-pat00008
 출력 저항 Output Resistance RoOutput Resistance Ro
Figure 112005013642229-pat00009
Figure 112005013642229-pat00009
Figure 112005013642229-pat00010
Figure 112005013642229-pat00010
 대기 출력 전류 Quiescent output current Io,QStandby Output Current Quiescent output current Io, Q
Figure 112005013642229-pat00011
Figure 112005013642229-pat00011
Figure 112005013642229-pat00012
Figure 112005013642229-pat00012
 최대 출력 전류 Max output current Io,maxMax output current Io, max
Figure 112005013642229-pat00013
Figure 112005013642229-pat00013
Figure 112005013642229-pat00014
Figure 112005013642229-pat00014

본 발명에 따른 연산 트랜스컨덕턴스 증폭기가 Gm과 출력 저항 성분 그리고 대기 출력 전류에서 더 나은 성능을 나타낸다. 하지만, 최대 출력 전류는 기존의 연산 트랜스컨덕턴스 증폭기보다 본 발명에 따른 연산 트랜스컨덕턴스 증폭기가 성능이 조금 떨어지는 것처럼 보일 수도 있다.The operational transconductance amplifier according to the present invention shows better performance at Gm, output resistance component and standby output current. However, the maximum output current may appear to be slightly worse than the operational transconductance amplifier of the operational transconductance amplifier according to the present invention.

공정한 성능 비교를 위하여, 다음의 두 가지 사항에 대해 설명한다. 첫째, <표 1>에 있는 두 연산 트랜스컨덕턴스 증폭기의 트랜스컨덕턴스인 gm1,2는 서로 다른 값이다. 그 이유는 도 3에 도시된 연산 트랜스컨덕턴스 증폭기에서 제1 바이어스 전류가 트랜지스터 M2 및 M12의 크기(W/L) 비율에 따라 분배되어 입력되기 때문이다. M2의 크기가 (B+C)이고 M12의 크기가 D이므로, 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 gm1,2가 기존 연산 트랜스컨덕턴스 증폭기의 gm1,2보다 (B+C)/(B+C+D)만큼 더 작다.For a fair performance comparison, the following two points are discussed. First, the transconductances gm1,2 of the two operational transconductance amplifiers in Table 1 are different values. The reason is that in the operational transconductance amplifier shown in FIG. 3, the first bias current is dividedly input according to the ratio (W / L) of the transistors M2 and M12. Since M2 is (B + C) and M12 is D, gm1,2 of the operational transconductance amplifier according to the present invention is (B + C) / (B + C) than gm1,2 of the conventional operational transconductance amplifier. Smaller than + D)

둘째, 본 발명에 따른 연산 트랜스컨덕턴스 증폭기에서의 최대 출력 전류는 기존 연산 트랜스컨덕턴스 증폭기의 최대 출력 전류보다 나쁘지 않다. 본 발명에 따른 연산 트랜스컨덕턴스 증폭기 및 기존의 연산 트랜스컨덕턴스 증폭기가 동일한 크기의 대기 전류를 갖도록 설계된다면, 본 발명에 의한 연산 트랜스컨덕턴스 증폭기가 더 높은 슬루율을 갖게 되는 바, 이는 우수한 성능을 나타낸다.Second, the maximum output current of the operational transconductance amplifier according to the present invention is not worse than the maximum output current of the conventional operational transconductance amplifier. If the operational transconductance amplifier according to the present invention and the conventional operational transconductance amplifier are designed to have the same magnitude of quiescent current, the operational transconductance amplifier according to the present invention will have a higher slew rate, which shows excellent performance.

본 발명에 따른 또 다른 실시예로서, 기존의 연산 트랜스컨덕턴스 증폭기와 본 발명에 따른 연산 트랜스컨덕턴스 증폭기는 둘 다 200μA의 바이어스 전류를 가지고 있다고 가정한다. 이에 반해 대기 전류는 각각 400μA와 40μA이다. 기존의 연산 트랜스컨덕턴스 증폭기 내부에서 A : B의 값은 4 : 1이지만, 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 A : B : C : D 의 값은 4 : 1 : 8 : 1이다. 본 발명에 따른 연산 트랜스컨덕턴스 증폭기에서 대기 출력 전류는 상당히 감소되고, 최대 출력 전류만 기존의 연산 트랜스컨덕턴스 증폭기보다 조금 적은 것을 알 수 있다. 상술한 바와 같이 더 높은 슬루율을 원한다면 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 A값이나 바이어스 전류는 증가될 수 있다. 다시 말해서 두 개의 연산 트랜스컨덕턴스 증폭기에 동일한 크기의 대기 전류를 갖게 할 때 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 슬루율이 기존의 연산 트랜스컨덕턴스 증폭기의 슬루율보다 훨씬 더 높다.As another embodiment according to the present invention, it is assumed that both the conventional operational transconductance amplifier and the operational transconductance amplifier according to the present invention have a bias current of 200 μA. In contrast, the standby currents are 400μA and 40μA, respectively. In the conventional operational transconductance amplifier, the value of A: B is 4: 1, but the values of A: B: C: D of the operational transconductance amplifier according to the present invention are 4: 1: 8: 1. It can be seen that in the operational transconductance amplifier according to the present invention, the standby output current is significantly reduced, and only the maximum output current is slightly smaller than the conventional operational transconductance amplifier. As described above, if a higher slew rate is desired, the A value or the bias current of the operational transconductance amplifier according to the present invention can be increased. In other words, when the two operational transconductance amplifiers have the same magnitude of quiescent current, the slew rate of the operational transconductance amplifier according to the present invention is much higher than that of the conventional operational transconductance amplifier.

도 4는 기존의 연산 트랜스컨덕턴스 증폭기를 이용한 주파수 응답 결과 도면이고, 도 5는 본 발명에 따른 연산 트랜스컨덕턴스 증폭기를 이용한 주파수 응답 결과 도면이다. 여기서, "HSPICE" 시뮬레이션 결과는 0.35μm CMOS 프로세서 파라미터를 사용한 것이다. 10pF의 부하 커패시터를 출력단자(140) 쪽에 달고 시뮬레이션을 하였을 때 기존의 연산 트랜스컨덕턴스 증폭기와 본 발명에 따른 연산 트랜스컨덕턴스 증폭기에 대한 주파수 응답이다.4 is a frequency response result diagram using a conventional operational transconductance amplifier, Figure 5 is a frequency response result diagram using an operational transconductance amplifier according to the present invention. Here, the "HSPICE" simulation results are using 0.35μm CMOS processor parameters. When a load capacitor of 10 pF is attached to the output terminal 140 and simulated, this is a frequency response of the conventional operational transconductance amplifier and the operational transconductance amplifier according to the present invention.

도 4 및 도 5를 참조하면, 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 DC 이득은 62dB(≒20log1000)로 40dB(=20log100)를 갖는 기존의 연산 트랜스컨덕턴스 증폭기보다 훨씬 높다. 또한, 기존의 연산 트랜스컨덕턴스 증폭기의 단위 이득(unity-gain) 주파수는 43MHz이며, 이때의 위상 여유가 81°이다. 반면에 본 발명에 따른 연산 트랜스컨덕턴스 증폭기는 46MHz의 단위 이득 주파수를 가지며, 이때의 위상 여유는 64°이다. 트랜지스터의 추가로 인해 비우성 극점들이 영향을 미쳐 본 발명에 따른 연산 트랜스컨덕턴스 증폭기의 위상여유는 감소하지만, 여전히 충분한 위상 여유를 가진다.4 and 5, the DC gain of the operational transconductance amplifier according to the present invention is much higher than the conventional operational transconductance amplifier having 40dB (= 20log100) at 62dB (# 20log1000). In addition, the unity-gain frequency of the conventional operational transconductance amplifier is 43MHz, the phase margin is 81 °. On the other hand, the operational transconductance amplifier according to the present invention has a unity gain frequency of 46 MHz, and the phase margin is 64 °. The addition of transistors affects the non-dominant poles, reducing the phase margin of the operational transconductance amplifier according to the invention, but still having sufficient phase margin.

본 발명에서 제시된 연산 트랜스컨덕턴스 증폭기는 출력단에 캐스코드 방식을 사용하는 대신에 출력 전류를 조절함으로써 높은 DC 이득을 얻는다. 출력 단은 AB급 회로를 사용하였으며, 그로 인해 대기 전류는 낮고, 출력 저항성분은 높다. 한편, 출력전류는 요구되는 만큼 증가한다. 새로운 연산 트랜스컨덕턴스 증폭기는 저전압과 빠른 속도의 스위치-커패시터 회로에 사용될 수 있다.The operational transconductance amplifier presented in the present invention obtains a high DC gain by regulating the output current instead of using the cascode method at the output stage. The output stage uses a class AB circuit, resulting in low quiescent current and high output resistance. On the other hand, the output current increases as required. The new operational transconductance amplifier can be used in low voltage and high speed switch-capacitor circuits.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당해 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 또한, 본 발명의 권리범위는 아래 기재된 특허청구범위에 의해서만 해석될 수 있다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention. In addition, the scope of the present invention can be interpreted only by the claims described below.

상술한 바와 같이, 본 발명에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기는 주파수 보상이 이루어져 우성 극점 특성이 좋고 작은 대기전류를 가지면서도 높은 DC 전압 이득을 얻을 수 있도록 한다.As described above, the operational transconductance amplifier using the current sink according to the present invention has a frequency compensation to obtain a high DC voltage gain with good dominant pole characteristics and a small standby current.

또한, 본 발명에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기는 전력 효율이 좋으며, 높은 DC 전압 이득 및 높은 전력 효율로 인해 저전압과 빠른 속도를 요하는 스위치-커패시터 회로에서 사용될 수 있다. In addition, the operational transconductance amplifier using the current sink according to the present invention has good power efficiency and can be used in switch-capacitor circuits requiring low voltage and high speed due to high DC voltage gain and high power efficiency.

또한, 본 발명에 따른 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기는 휴대용 배터리로 동작되는 기기들이 많은 현 시대에 적은 전압만으로 시스템의 성능을 극대화시키는데 필수적인 요소가 될 수 있다.In addition, the operational transconductance amplifier using the current sink according to the present invention may be an essential element in maximizing the performance of the system with only a small voltage in the current generation of portable battery operated devices.

Claims (9)

연산 트랜스컨덕턴스 증폭기에 있어서,In operational transconductance amplifiers, 바이어스 전압을 이용하여 바이어스 전류를 생성하는 바이어스부;A bias unit generating a bias current using the bias voltage; 제1 입력단자 및 제2 입력단자를 포함하고, 상기 제1 입력단자 및 상기 제2 입력단자를 통해 입력받은 제1 차동전압 및 제2 차동전압의 차이에 상응하도록 상기 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 분배하는 차동 입력부;A first bias current including a first input terminal and a second input terminal, the bias current corresponding to a difference between a first differential voltage and a second differential voltage received through the first input terminal and the second input terminal; And a differential input unit configured to distribute the second bias current; 상기 차동 입력부에 연결되어 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류 중 일부를 싱크하는 제1 전류싱크 및 제2 전류싱크;A first current sink and a second current sink connected to the differential input to sink some of the first bias current and the second bias current; 상기 제1 바이어스 전류와 상기 제1 전류싱크에 의해 싱크된 전류의 차이에 상응하는 전류를 입력받아 전류 미러링하는 제1 전류미러;A first current mirror configured to mirror the current by receiving a current corresponding to a difference between the first bias current and the current sinked by the first current sink; 상기 제2 바이어스 전류와 상기 제2 전류싱크에 의해 싱크된 전류의 차이에 상응하는 전류를 입력받아 전류 미러링하는 제2 전류미러; 및A second current mirror configured to mirror the current by receiving a current corresponding to a difference between the second bias current and the current sinked by the second current sink; And 상기 제1 전류미러에 의해 미러링된 전류와 상기 제2 전류미러에 의해 미러링된 전류의 차이에 상응하는 전류를 출력하는 출력단자An output terminal for outputting a current corresponding to a difference between the current mirrored by the first current mirror and the current mirrored by the second current mirror 를 포함하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.Operational transconductance amplifier using a current sink comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 전류싱크 및 상기 제2 전류싱크는 소정의 동일한 싱크 전압에 의해 소정의 싱크 전류를 생성하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.And the first current sink and the second current sink generate a predetermined sink current by a predetermined same sink voltage. 제2항에 있어서,The method of claim 2, 상기 제1 전류싱크 및 상기 제2 전류싱크는 드레인이 각각 상기 차동 입력부와 상기 제1 전류미러의 연결부분 및 상기 차동 입력부와 상기 제2 전류미러의 연결부분에 연결되고, 게이트를 통해 상기 싱크 전압을 입력받으며, 소스는 그라운드에 연결된 트랜지스터로 구성된 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.Each of the first current sink and the second current sink has a drain connected to a connection portion of the differential input portion and the first current mirror, and a connection portion of the differential input portion and the second current mirror, respectively, and through the gate, the sink voltage. Receiving an input, the source of the operational transconductance amplifier using a current sink, characterized in that consisting of a transistor connected to the ground. 제1항에 있어서,The method of claim 1, 상기 제1 전류싱크 및 상기 제2 전류싱크는 대기상태 이외에는 서로 다른 싱크 전압에 의해 각각 다른 크기의 싱크 전류를 생성하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.The first current sink and the second current sink is an operational transconductance amplifier using a current sink, characterized in that for generating a sink current of a different size by different sink voltages other than the standby state. 제4항에 있어서,The method of claim 4, wherein 상기 제1 전류싱크는,The first current sink, 상기 싱크 전압이 상기 제2 차동전압이고 상기 제2 바이어스 전류 중 일부를 전류 미러링하여 전류싱크하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.And the sink voltage is the second differential voltage, and a current sink is performed by current mirroring a part of the second bias current. 제5항에 있어서,The method of claim 5, 상기 제1 전류싱크는,The first current sink, 게이트가 상기 제2 차동전압을 입력받고 소스가 상기 바이어스부에 연결되며 드레인아 상기 제2 바이어스 전류 중 일부를 출력하는 제1 트랜지스터; 및A first transistor, a gate of which receives the second differential voltage, a source of which is connected to the bias unit, and a drain which outputs a part of the second bias current; And 상기 제1 트랜지스터의 드레인을 통해 출력되는 전류를 입력받아 전류 미러링하여 상기 싱크 전류를 생성하는 제1 싱크 전류미러를 포함하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.And a first sink current mirror configured to receive the current output through the drain of the first transistor and mirror the current to generate the sink current. 제5항에 있어서,The method of claim 5, 상기 제2 전류싱크는,The second current sink, 상기 싱크 전압이 상기 제1 차동전압이고 상기 제1 바이어스 전류 중 일부를 전류 미러링하여 전류싱크하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.And the sink voltage is the first differential voltage, and a current sink is performed by current mirroring a part of the first bias current. 제7항에 있어서,The method of claim 7, wherein 상기 제2 전류싱크는,The second current sink, 게이트가 상기 제1 차동전압을 입력받고 소스가 상기 바이어스부에 연결되며 드레인이 상기 제1 바이어스 전류 중 일부를 출력하는 제2 트랜지스터; 및A second transistor having a gate input to the first differential voltage, a source connected to the bias unit, and a drain outputting a part of the first bias current; And 상기 제2 트랜지스터의 드레인을 통해 출력되는 전류를 입력받아 전류 미러링하여 상기 싱크 전류를 생성하는 제2 싱크 전류미러를 포함하는 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.And a second sink current mirror configured to receive the current output through the drain of the second transistor and mirror the current to generate the sink current. 제3항, 제6항 및 제8항 중 어느 한 항에 있어서,The method according to any one of claims 3, 6 and 8, 상기 연산 트랜스컨덕턴스 증폭기에 포함되는 트랜지스터는 CMOS로 이루어진 것을 특징으로 하는 전류싱크를 이용한 연산 트랜스컨덕턴스 증폭기.The transistor included in the operational transconductance amplifier is an operational transconductance amplifier using a current sink, characterized in that the CMOS.
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