KR100660548B1 - Non-volatile memory device and method of forming the same - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성 방법을 제공한다. 이 소자는 부유 게이트의 상부면이 이중으로 굴곡진 것을 특징으로 한다. 이로써 부유 게이트가 제어게이트와 중첩되는 면적이 매우 넓어져 커플링비가 증대된다. 따라서 부유 게이트의 높이를 낮출지라도, 상기 굴곡에 의해 면적이 넓어지므로, 증가된 커플링비에 의해 프로그램 효율이 증가된다. 또한 상기 부유 게이트의 일 측벽이 상기 소자분리막의 일 측벽과 정렬되므로 오정렬이 발생하지 않아 기판의 손상이 없으며 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다. A nonvolatile memory device and a method of forming the same are provided. This device is characterized in that the upper surface of the floating gate is bent in double. As a result, the area where the floating gate overlaps with the control gate becomes very large, thereby increasing the coupling ratio. Therefore, even if the height of the floating gate is lowered, the area is enlarged by the bending, so that the program efficiency is increased by the increased coupling ratio. In addition, since one sidewall of the floating gate is aligned with one sidewall of the device isolation layer, misalignment does not occur, thereby damaging the substrate, thereby improving reliability of the semiconductor device.
비휘발성 메모리 소자. Nonvolatile Memory Device.
Description
도 1 내지 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도이다. 1 to 6 are cross-sectional views sequentially illustrating a method of forming a nonvolatile memory device according to an embodiment of the present invention.
도 7은 본 발명의 다른 실시예에 따라 형성된 비휘발성 메모리 장치의 단면도이다. 7 is a cross-sectional view of a nonvolatile memory device formed in accordance with another embodiment of the present invention.
도 8은 본 발명의 또 다른 실시예에 따라 형성된 비휘발성 메모리 장치의 단면도이다. 8 is a cross-sectional view of a nonvolatile memory device formed in accordance with another embodiment of the present invention.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a nonvolatile memory device and a method of forming the same.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자는 데이타를 저장하기 위한 부유 게이트와, 프로그램, 읽기 및 소거 기능을 위한 제어 게이트를 구비한다. 비휘발성 메모리 소자는 상기 게이트들의 구조상 스플리트(split) 게이트형과 스택(stack) 게이트형으로 나뉠 수 있다. Nonvolatile memory devices, such as flash memory devices, have floating gates for storing data and control gates for program, read, and erase functions. The nonvolatile memory device may be divided into a split gate type and a stack gate type due to the structure of the gates.
한편, 반도체 소자의 고집적화로 부유 게이트들 간의 간격도 좁아지고 있다. 이에 의해 부유 게이트들 간의 커플링 비도 커지고 상호간의 커플링으로 인해 프로그램 동작등에서 오작동이 발생된다. 이를 방지하기 위한 하나의 방법으로 부유 게이트의 높이를 낮추는 것이 제시되었다. 그러나, 상기 부유 게이트의 높이를 낮추게되면, 제어게이트와 상기 부유 게이트간의 커플링되는 면적이 작아져 커플링 비가 낮아져 프로그램 효율이 떨어지게 된다. On the other hand, the gap between the floating gates is also narrowed due to high integration of semiconductor devices. As a result, the coupling ratio between the floating gates increases, and a malfunction occurs in the program operation due to the mutual coupling. One way to prevent this is to lower the height of the floating gate. However, if the height of the floating gate is lowered, the area coupled between the control gate and the floating gate is reduced, so that the coupling ratio is lowered, thereby decreasing program efficiency.
따라서, 상기 문제점을 해결하기 위한 것으로, 본 발명의 기술적 과제는 부유 게이트들 간의 커플링 비를 낮추어 소자의 오작동을 방지하는 동시에 프로그램 효율을 높일 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a nonvolatile memory device and a method of forming the same, which can reduce the coupling ratio between floating gates, prevent malfunction of the device, and increase program efficiency. .
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 소자는 반도체 기판에 위치하여 활성 영역을 한정하는 소자분리막; 상기 활성 영역 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 부유 게이트; 상기 부유 게이트 상에 위치하는 제어 게이트; 및 상기 제어게이트와 상기 부유 게이트 사이에 개재되는 게이트 층간절연막을 구비하되, 상기 부유 게이트의 상부면는 복수개의 리세스된 영역들을 구비하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a nonvolatile memory device, comprising: an isolation layer disposed on a semiconductor substrate to define an active region; A gate insulating layer on the active region; A floating gate positioned on the gate insulating layer; A control gate positioned on the floating gate; And an interlayer insulating film interposed between the control gate and the floating gate, wherein an upper surface of the floating gate includes a plurality of recessed regions.
상기 리세스된 영역들은, 적어도 제 1 리세스된 영역; 및 상기 제 1 리세스된 영역 보다 좁은 폭을 갖으며 상기 제 1 리세스된 영역의 바닥에 형성되는 제 2 리세스된 영역을 구비할 수 있다. 상기 제 1 리세스된 영역의 측벽은 경사지거나 수직일 수 있다. 상기 제 2 리세스된 영역의 측벽은 경사지거나 수직일 수 있다. 상기 소자분리막의 일측벽은 상기 부유 게이트의 일측벽과 정렬될 수 있다. The recessed regions may include at least a first recessed region; And a second recessed region having a narrower width than the first recessed region and formed at the bottom of the first recessed region. Sidewalls of the first recessed region may be inclined or vertical. Sidewalls of the second recessed region may be inclined or vertical. One side wall of the device isolation layer may be aligned with one side wall of the floating gate.
상기 비휘발성 메모리 소자는 다음과 같은 방법으로 형성될 수 있다. 먼저, 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정한다. 상기 활성 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 부유 게이트막을 형성한다. 상기 부유 게이트막의 상부를 패터닝하여 복수개의 리세스된 영역들을 형성한다. 게이트 층간절연막 및 제어게이트막을 형성한다. 그리고, 상기 제어게이트막, 상기 게이트 층간절연막 및 상기 부유게이트막을 차례대로 패터닝하여 부유 게이트와 제어 게이트를 형성한다. The nonvolatile memory device may be formed by the following method. First, an isolation layer is formed on a semiconductor substrate to define an active region. A gate insulating film is formed on the active region. A floating gate film is formed on the gate insulating film. The upper portion of the floating gate layer is patterned to form a plurality of recessed regions. A gate interlayer insulating film and a control gate film are formed. The control gate layer, the gate interlayer insulating layer, and the floating gate layer are sequentially patterned to form a floating gate and a control gate.
상기 방법에 있어서, 복수개의 상기 리세스된 영역들은 다음과 같이 형성될 수 있다. 먼저, 상기 부유 게이트막을 일부 노출시키는 마스크 패턴을 상기 부유 게이트막 상에 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 부유 게이트막을 식각하여 상기 부유 게이트막 상에 제 1 폭을 갖는 제 1 리세스된 영역을 형성한다. 상기 마스크 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 덮는 스페이서를 형성한다. 상기 마스크 패턴과 상기 스페이서를 식각마스크로 이용하여 상기 리세스된 영역의 바닥의 상기 부유 게이트막을 식각하여 상기 부유 게이트막 상에 제 2 폭을 갖는 제 2 리세스된 영역을 형성한다. In the method, a plurality of the recessed regions may be formed as follows. First, a mask pattern for partially exposing the floating gate layer is formed on the floating gate layer. The floating gate layer is etched using the mask pattern as an etching mask to form a first recessed region having a first width on the floating gate layer. A spacer is formed to cover sidewalls of the mask pattern and sidewalls of the first recessed region. The floating gate layer on the bottom of the recessed region is etched using the mask pattern and the spacer as an etching mask to form a second recessed region having a second width on the floating gate layer.
상기 비휘발성 메모리 장치는 다음과 같은 방법으로 형성될 수 있다. 먼저, 반도체 기판 상에 제 1 마스크 패턴을 형성한다. 상기 제 1 마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성한다. 소자분리절연막을 형성하여 상기 트렌치를 채우고 평탄화하여 상기 제 1 마스크 패턴을 노출시킨다. 상기 제 1 마스크 패턴을 제거하여 상기 소자분리절연막들 사이의 상기 반도체 기판을 노출시킨다. 상기 노출된 반도체 기판의 표면에 게이트 절연막을 형성한다. 부유 게이트막을 형성하여 상기 반도체 기판 상의 상기 소자분리절연막들 사이를 채운다. 상기 부유 게이트막을 평탄화식각하여 상기 소자분리절연막을 노출시키되, 상기 소자분리절연막들 사이에 부유 게이트막 패턴을 형성한다. 상기 부유 게이트막 패턴을 일부 노출시키는 제 1 폭의 제 1 개구부를 구비하는 제 2 마스크 패턴을 형성한다. 상기 제 2 마스크 패턴을 이용하여 상기 부유 게이트막 패턴을 식각하여 제 1 리세스된 영역을 형성한다. 상기 제 2 마스크 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 덮되 상기 제 1 리세스된 영역의 바닥을 일부 노출시키는 마스크 스페이서를 형성한다. 상기 제 2 마스크 패턴 및 상기 마스크 스페이서를 식각마스크로 이용하여 상기 부유 게이트막 패턴을 식각하여 제 2 리세스된 영역을 형성한다. 상기 소자분리막절연막을 식각하여 상기 부유 게이트막 패턴의 측벽을 노출시킨다. 상기 제 2 마스크 패턴 및 상기 마스크 스페이서를 제거하고, 게이트 층간절연막과 제어게이트막을 콘포말하게 적층한다. 그리고, 상기 게이트 층간절연막과 상기 제어게이트막 및 상기 부유 게이트막 패턴을 순차적으로 식각하여 차례로 적층된 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트를 형성한다. The nonvolatile memory device may be formed by the following method. First, a first mask pattern is formed on a semiconductor substrate. The semiconductor substrate is etched using the first mask pattern to form trenches. A device isolation insulating layer is formed to fill and planarize the trench to expose the first mask pattern. The first mask pattern is removed to expose the semiconductor substrate between the device isolation insulating layers. A gate insulating film is formed on the exposed surface of the semiconductor substrate. A floating gate film is formed to fill between the device isolation insulating films on the semiconductor substrate. The floating gate layer is planarized to expose the device isolation insulating layer, and a floating gate layer pattern is formed between the device isolation insulating layers. A second mask pattern having a first opening having a first width that partially exposes the floating gate layer pattern is formed. The floating gate layer pattern is etched using the second mask pattern to form a first recessed region. A mask spacer is formed to cover sidewalls of the second mask pattern and sidewalls of the first recessed area, and partially expose a bottom of the first recessed area. The floating gate layer pattern is etched using the second mask pattern and the mask spacer as an etch mask to form a second recessed region. The device isolation layer insulating layer is etched to expose sidewalls of the floating gate layer pattern. The second mask pattern and the mask spacer are removed, and a gate interlayer insulating film and a control gate film are conformally stacked. The gate interlayer insulating film, the control gate film, and the floating gate film pattern are sequentially etched to form a floating gate, a gate interlayer insulating film pattern, and a control gate stacked in this order.
상기 제 1 리세스된 영역의 측벽은 경사지거나 수직인 프로파일을 갖도록 형성될 수 있다. 상기 제 2 리세스된 영역의 측벽은 경사지거나 수직인 프로파일을 갖도록 형성될 수 있다. Sidewalls of the first recessed region may be formed to have an inclined or vertical profile. Sidewalls of the second recessed region may be formed to have an inclined or vertical profile.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 1 내지 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도이다. 1 to 6 are cross-sectional views sequentially illustrating a method of forming a nonvolatile memory device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(1) 상에 패드 산화막(3)을 형성하고 그 위에 제 1 마스크 패턴(5)을 형성한다. 상기 패드 산화막(3)은 예를 들면 열산화막으로 형성할 수 있다. 상기 제 1 마스크 패턴(5)은 예를 들면 질화막 그리고/또는 MTO(Medium temperature oxide)등으로 예를 들면 1400Å의 두께로 형성할 수 있다. 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 상기 패드 산화막(3) 및 상기 반도체 기판(1)의 소정부분을 식각하여 트렌치(7)를 형성한다. Referring to FIG. 1, a pad oxide film 3 is formed on a
도 2를 참조하면, 소자분리절연막(9)을 적층하여 상기 트렌치(7) 안을 채우고 평탄화하여 상기 제 1 마스크 패턴(5)을 노출시킨다. 그리고 노출된 상기 제 1 마스크 패턴(5)과 상기 패드 산화막(3)을 제거하여 상기 소자분리 절연막(9)들의 상측벽들이 노출되는 공간(13)이 형성된다. 상기 제 1 마스크 패턴(5)이 실리콘질화막으로 형성되었을 경우, 상기 제 1 마스크 패턴(5)은 인산을 포함하는 식각액을 이용하는 습식 식각에 의해 제거될 수 있다. 상기 패드 산화막(3)은 불산을 포함하는 식각액으로 제거될 수 있다. 상기 패드 산화막(3)이 노출된 상기 반도체 기판(1)의 표면에 게이트 절연막(11)을 형성한다. 상기 게이트 절연막(11)은 예를 들면 열산화 공정에 의해 열산화막으로 형성될 수 있다. Referring to FIG. 2, a device
도 3을 참조하면, 부유게이트막(15)을 불순물이 도핑되거나 도핑되지 않은 폴리 실리콘막등으로 전면적으로 형성하여 상기 공간(13)을 채운다. 그리고 상기 부유 게이트막(15)에 대해 평탄화 공정을 진행하여 상기 소자분리절여막(9)을 노출시키는 동시에 상기 공간(13)안에 상기 부유 게이트막(15)을 남긴다. Referring to FIG. 3, the
도 4를 참조하면, 상기 반도체 기판(1)의 전면 상에 상기 노출된 부유 게이트막(15)의 일부를 노출시키는 개구부를 구비하는 제 2 마스크 패턴(17)을 형성한다. 상기 제 2 마스크 패턴(17)은 예를 들면 실리콘질화막 그리고/또는 MTO로 형성할 수 있다. 상기 제 2 마스크 패턴(17)을 식각 마스크로 이용하여 상기 노출된 상기 부유 게이트막(15)을 일부 패터닝하여 상기 부유 게이트막(15)의 상부에 제 1 폭을 갖는 제 1 리세스된 영역(19)을 형성한다. 본 실시예에서 상기 제 1 리세스된 영역(19)의 측벽은 바람직하게는 경사지도록 형성된다. Referring to FIG. 4, a
도 5를 참조하면, 상기 반도체 기판(1)의 전면 상에 스페이서막을 콘포말하게 적층한다. 상기 스페이서막은 예를 들면 실리콘 질화막 그리고/또는 MTO로 형성할 수 있다. 상기 스페이서막에 대해 이방성 식각을 진행하여 상기 제 2 마스크 패 턴(17)의 측벽과 상기 제 1 리세스된 영역(19)의 측벽을 덮는 스페이서(21)를 형성하는 동시에 상기 제 1 리세스된 영역(19)의 바닥의 상기 부유 게이트막(15)을 일부 노출시킨다. 상기 제 2 마스크 패턴(17)과 상기 스페이서(21)를 식각 마스크로 이용하여 상기 노출된 상기 부유 게이트막(15)을 식각하여 상기 부유 게이트막(15)의 상부에 상기 제 1 폭보다 좁은 제 2 폭을 갖는 제 2 리세스된 영역(23)을 형성한다. 상기 제 2 리세스된 영역(23)의 측벽은 수직인 프로파일을 갖도록 형성된다. Referring to FIG. 5, a spacer film is conformally stacked on the entire surface of the
도 6을 참조하면, 상기 제 2 마스크 패턴(17)과 상기 스페이서(21)를 습식 식각 등으로 제거한다. 그리고 노출된 상기 소자분리절연막(9)에 대해 식각 공정을 진행하여 상기 소자분리절연막(9)의 높이를 낮추어 소자분리막(9)을 형성하고, 상기 부유 게이트막(15)의 측벽을 노출시킨다. 상기 반도체 기판(1)의 전면 상에 게이트 층간절연막(25) 및 제어 게이트막(27)을 콘포말하게 적층한다. 상기 게이트 층간절연막(25)은 예를들면, 산화막-질화막- 산화막의 삼중막으로 형성될 수 있다. 상기 제어 게이트막(27)은 예를 들면, 불순물이 도핑된 폴리실리콘과 텅스텐 실리사이드막의 이중막으로 형성될 수 있다. 상기 제어게이트막(27), 상기 게이트 층간절연막(25) 및 상기 부유 게이트막(15)을 차례대로 패터닝하여 부유 게이트(15) 및 제어 게이트(27)를 형성한다. Referring to FIG. 6, the
도 6에 개시된 비휘발성 메모리 소자에 따르면, 상기 부유 게이트(15)의 상부면이 제 1 리세스된 영역(19)과 제 2 리세스된 영역(23)에 의해 이중으로 굴곡지게 된다. 따라서 상기 부유 게이트(15)의 상부면의 면적이 넓어지게 되며, 상기 제어게이트(27)가 상기 부유 게이트(15)와 중첩되는 면적이 넓어져 커플링비가 증대 된다. 따라서 상기 부유 게이트(15)의 높이를 낮출지라도, 상기 굴곡에 의해 면적이 넓어지므로, 증가된 커플링비에 의해 프로그램 효율이 증가된다. 또한 상술된 방법에 의해 형성된 상기 비휘발성 메모리 소자에 따르면 상기 부유 게이트(15)의 일 측벽이 상기 소자분리막(9)의 일 측벽과 정렬되므로 오정렬이 발생하지 않아 기판의 손상이 없으며 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다. According to the nonvolatile memory device disclosed in FIG. 6, the upper surface of the floating
상기 제 1 리세스된 영역(19)의 측벽과 상기 제 2 리세스된 영역(23)의 측벽은 도 7에 도시된 바와 같이 수직인 프로파일을 갖을 수 있다. 또는 상기 제 1 리세스된 영역(19)의 측벽과 상기 제 2 리세스된 영역(23)의 측벽은 모두 도 8에 도시된 바와 같이 경사진 프로파일을 갖을 수 있다. 이는 모두 도 4 및 도 5의 식각 공정에서 식각 조건을 조절하여 용이하게 형성될 수 있다. Sidewalls of the first recessed
본 실시예에서는 두 개의 리세스된 영역들을 형성하는 방법에 대해 설명하였으나, 부유 게이트의 상부에 세개 이상의 리세스된 영역들이 형성될 수도 있다. 만약 부유 게이트의 상부에 3개의 리세스된 영역들을 형성하고자 한다면, 상기 제 2 리세스된 영역(23)이 형성된 상태에서 상기 스페이서(21)의 측벽과 상기 제 2 리세스된 영역(23)의 측벽을 덮는 마스크 스페이서를 추가적으로 더 형성하고 이를 식각 마스크(미도시)로 이용하여 상기 부유 게이트 상부를 식각하여 제 3 리세스된 영역(미도시)을 형성한다. In the present embodiment, a method of forming two recessed regions is described, but three or more recessed regions may be formed on the floating gate. If three recessed regions are to be formed on the floating gate, the sidewalls of the
따라서, 본 발명에 따른 비휘발성 메모리 소자 및 그 형성 방법에 따르면, 부유 게이트의 상부면이 이중으로 굴곡지어 제어게이트와의 중첩면적이 매우 넓어 져 커플링비가 증대된다. 따라서 부유 게이트의 높이를 낮출지라도, 상기 굴곡에 의해 면적이 넓어지므로, 증가된 커플링비에 의해 프로그램 효율이 증가된다. 또한 상기 부유 게이트의 일 측벽이 상기 소자분리막의 일 측벽과 정렬되므로 오정렬이 발생하지 않아 기판의 손상이 없으며 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다. Therefore, according to the nonvolatile memory device and the method for forming the same according to the present invention, the upper surface of the floating gate is bent in double, so that the overlapping area with the control gate becomes very wide, thereby increasing the coupling ratio. Therefore, even if the height of the floating gate is lowered, the area is enlarged by the bending, so that the program efficiency is increased by the increased coupling ratio. In addition, since one sidewall of the floating gate is aligned with one sidewall of the device isolation layer, misalignment does not occur, thereby damaging the substrate, thereby improving reliability of the semiconductor device.
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