KR100660335B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 픽셀 어레이 영역에 형성되는 게이트 절연막의 두께를 다른 부분의 게이트 절연막보다 두껍게 형성함으로써 암 전류를 줄임과 동시에 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것으로서, 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에 형성되는 제 1 게이트 절연막과, 상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 형성되는 제 2 게이트 절연막을 포함하여 구성됨을 특징으로 한다.
게이트 절연막, 픽셀 어레이, 포토 다이오드, 고전압, 저전압
Description
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3a 내지 도 3c는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
41,51 : 반도체 기판 42,52 : 제 1 게이트 절연막
43,53 : 제 2 게이트 절연막 54 : 제 3 게이트 절연막
본 발명은 이미지 센서에 관한 것으로, 특히 암 전류와 감소와 함께 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)라 함은 광학 영상(optic image)을 전기 신호로 변환시키는 반도체 소자로서, 이중에서 전하 결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Metal) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며 씨모스(Complementary MOS) 이미지 센서는 제어 회로(control circuit) 및 신호처리 회로(Signal Processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고, 시그날 프로세싱 회로를 CCD 칩 내에 구현할 수 없어 원-칩(One chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
CMOS 이미지 센서는 단위 화소(Pixel)내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원-칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다.
상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다.
그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.
또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.
여기서, 상기 제 1 nMOS 트랜지스터(T1)는 상기 포토다이오드(PD)에서 모아 진 광전하를 리셋시키기 위한 리셋 트랜지스터(Rx)이고, 상기 제 2 nMOS 트랜지스터(T2)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하는 드라이브 트랜지스터(Dx)이며, 상기 제 3 nMOS 트랜지스터(T3)는 스위칭(switching) 역할로 어드레싱(addressing)을 할 수 있도록 하는 선택 트랜지스터(Sx)이다.
일반적인 3T형 CMOS 이미지 센서의 단위 화소는, 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(120, 130, 140)이 형성된다.
즉, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(12,130,140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(120,130,140)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비 하여 외부의 구동회로에 연결된다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3c는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 픽셀 어레이 영역(A)과 저전압 영역(B) 및 고전압 영역(C)으로 정의된 반도체 기판(31)의 전면에 제 1 게이트 절연막(32)을 형성한다.
도 3b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 반도체 기판(31)의 고전압 영역(C)에만 남도록 상기 픽셀 어레이 영역(A) 및 저전압 영역(B)에 형성된 제 1 게이트 절연막(32)을 선택적으로 제거한다.
도 3c에 도시한 바와 같이, 상기 반도체 기판(31)의 고전압 영역(C)에만 잔류하는 제 1 게이트 절연막(32)을 포함한 반도체 기판(31)의 전면에 제 2 게이트 절연막(33)을 형성한다.
종래의 씨모스 이미지 센서를 제조할 때 고전압 영역(C)에는 제 1, 제 2 게이트 절연막(32,33)이 적층되어 형성되고, 상기 픽셀 어레이 영역(A)과 저전압 영역(B)은 제 2 게이트 절연막(33)의 단층만이 형성된다.
이후, 공정은 설명하지 않았지만, 통상적인 씨모스 이미지 센서의 제조 공정을 통해 반도체 기판(31)에 폴리 실리콘 등의 도전층을 형성하고, 포토 및 식각 공정을 통해 각 영역에 게이트 전극을 형성한다.
그리고 포토다이오드 및 각종 트랜지스터, 금속배선, 컬러필터, 마이크로렌즈 등을 형성한다.
한편, 상기 픽셀 어레이 영역(A)에 형성되는 포토다이오드 영역은 빛을 받은 영역으로 공정 상의 손상을 가장 적게 가해야 하는 매우 중요한 영역이다.
그러나 상기 포토 다이오드 영역이 형성되는 픽셀 어레이 영역(A)은 저전압 영역(B)과 동일한 두께를 갖는 게이트 절연막이 형성되어 게이트 폴리 형성시 플라즈마 손상으로 실리콘 계면에 많은 결함을 유발하고, 이러한 결함은 암 전류의 주 원인으로 작용된다.
특히, 암 전류의 하나인 블랙 시그날은 일종의 오프셋 전류로 빛을 주지 않는 상태에서 이미지 센서에서 누설되는 전류를 말하는 것으로 이미지 센서의 프로브 검사에서 매우 중요한 검사 항목 중의 하나이다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로, 픽셀 어레이 영역에 형성되는 게이트 절연막의 두께를 다른 부분의 게이트 절연막보다 두껍게 형성함으로써 암 전류를 줄임과 동시에 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에 형성되는 제 1 게이트 절연막과, 상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 형성되는 제 2 게이트 절연막을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 전면에 제 1 게이트 절연막을 형성하는 단계와, 상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에만 남도록 상기 저전압 영역의 제 1 게이트 절연막을 선택적으로 제거하는 단계와, 상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 제 2 게이트 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 픽셀 어레이 영역(A)과 저전압 영역(B) 및 고전압 영역(C)으로 정의된 반도체 기판(41)의 전면에 제 1 게이트 절연막(42)을 형성한다.
도 4b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 반도체 기판(41)의 픽셀 어레이 영역(A)과 고전압 영역(C)에만 남도록 상기 저전압 영역(B)에 형성된 제 1 게이트 절연막(42)을 선택적으로 제거한다.
도 4c에 도시한 바와 같이, 상기 반도체 기판(41)의 픽셀 어레이 영역(A)과 고전압 영역(C)에만 잔류하는 제 1 게이트 절연막(42)을 포함한 반도체 기판(41)의 전면에 제 2 게이트 절연막(43)을 형성한다.
본 발명의 제 1 실시예에 의한 씨모스 이미지 센서는 픽셀 어레이 영역(A)과 고전압 영역(C)에는 제 1, 제 2 게이트 절연막(42,43)이 적층되어 형성되고, 상기 저전압 영역(B)은 제 2 게이트 절연막(43)의 단층만이 형성된다.
이후, 공정은 설명하지 않았지만, 통상적인 씨모스 이미지 센서의 제조 공정을 통해 반도체 기판(41)에 폴리 실리콘 등의 도전층을 형성하고, 포토 및 식각 공정을 통해 각 영역에 게이트 전극을 형성한다.
그리고 포토다이오드 및 각종 트랜지스터, 금속배선, 컬러필터, 마이크로렌즈 등을 형성한다.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 5a에 도시한 바와 같이, 픽셀 어레이 영역(A)과 저전압 영역(B) 및 고전압 영역(C)으로 정의된 반도체 기판(51)의 전면에 제 1 게이트 절연막(52)을 형성한다.
도 5b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 반도체 기판(51)의 픽셀 어레이 영역(A)에만 남도록 상기 저전압 영역(B)과 고전압 영역(C)에 형성된 제 1 게이트 절연막(52)을 선택적으로 제거한다.
도 5c에 도시한 바와 같이, 상기 반도체 기판(51)의 픽셀 어레이 영역(A)에만 잔류하는 제 1 게이트 절연막(52)을 포함한 반도체 기판(51)의 전면에 제 2 게 이트 절연막(53)을 형성한다.
이어서, 포토 및 식각 공정을 통해 상기 반도체 기판(51)의 픽셀 어레이 영역(A)과 고전압 영역(C)에만 남도록 상기 저전압 영역(B)에 형성된 제 2 게이트 절연막(53)을 선택적으로 제거한다.
도 5d에 도시한 바와 같이, 상기 반도체 기판(51)의 전면 즉, 상기 픽셀 어레이 영역(A), 저전압 영역(B) 및 고전압 영역(C)에 제 3 게이트 절연막(54)을 형성한다.
본 발명의 제 2 실시예에 의한 씨모스 이미지 센서는 픽셀 어레이 영역(A)은 제 1, 제 2, 제 3 게이트 절연막(52,53,54)이 적층되어 형성되고, 상기 고전압 영역(C)은 제 2 게이트 절연막(53)과 제 3 게이트 절연막(54)이 적층되어 형성되며, 상기 저전압 영역(B)은 제 3 게이트 절연막(54)의 단층만이 형성된다.
이후, 공정은 설명하지 않았지만, 통상적인 씨모스 이미지 센서의 제조 공정을 통해 반도체 기판(51)에 폴리 실리콘 등의 도전층을 형성하고, 포토 및 식각 공정을 통해 각 영역에 게이트 전극을 형성한다.
그리고 포토다이오드 및 각종 트랜지스터, 금속배선, 컬러필터, 마이크로렌즈 등을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 의한 씨모스 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 포토 다이오드 영역이 형성되는 픽셀 어레이 영역의 게이트 절연막을 저전압 영역보다 두껍게 형성하거나 저전압 영역 및 고전압 영역보다 두껍게 형성함으로써 게이트 폴리를 형성할 때 기판의 가해지는 플라즈마 손상을 감소시켜 실리콘 계면에 결함을 유발하는 것을 억제하여 암 전류를 방지할 수 있고, 이에 따라 이미지 센서의 특성을 향상시킬 수 있다.
Claims (4)
- 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판과,상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에 형성되는 제 1 게이트 절연막과,상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 형성되는 제 2 게이트 절연막을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
- 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판과,상기 반도체 기판의 픽셀 어레이 영역에 형성되는 제 1 게이트 절연막과,상기 반도체 기판의 픽셀 어레이 영역 및 고전압 영역에 형성되는 제 2 게이트 절연막과,상기 제 1, 제 2 게이트 절연막을 포함한 반도체 기판의 전면에 형성되는 제 3 게이트 절연막을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
- 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판을 준비하는 단계;상기 반도체 기판의 전면에 제 1 게이트 절연막을 형성하는 단계;상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에만 남도록 상기 저전압 영역의 제 1 게이트 절연막을 선택적으로 제거하는 단계;상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 제 2 게이트 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 픽셀 어레이 영역과 저전압 영역 및 고전압 영역으로 정의된 반도체 기판을 준비하는 단계;상기 반도체 기판의 전면에 제 1 게이트 절연막을 형성하는 단계;상기 반도체 기판의 픽셀 어레이 영역에만 남도록 상기 저전압 영역 및 고전압 영역의 제 1 게이트 절연막을 선택적으로 제거하는 단계;상기 제 1 게이트 절연막을 포함한 반도체 기판의 전면에 제 2 게이트 절연막을 형성하는 단계;상기 반도체 기판의 픽셀 어레이 영역과 고전압 영역에만 남도록 상기 저전압 영역의 제 2 게이트 절연막을 선택적으로 제거하는 단계;상기 제 1, 제 2 게이트 절연막을 포함한 반도체 기판의 전면에 제 3 게이트 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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|---|---|---|---|
| KR1020050132338A KR100660335B1 (ko) | 2005-12-28 | 2005-12-28 | 씨모스 이미지 센서 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132338A KR100660335B1 (ko) | 2005-12-28 | 2005-12-28 | 씨모스 이미지 센서 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100660335B1 true KR100660335B1 (ko) | 2006-12-22 |
Family
ID=37815231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132338A KR100660335B1 (ko) | 2005-12-28 | 2005-12-28 | 씨모스 이미지 센서 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100660335B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
-
2005
- 2005-12-28 KR KR1020050132338A patent/KR100660335B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
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