KR100656425B1 - Apparatus and method for controlling refresh of semiconductor memory - Google Patents

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KR100656425B1 KR1020050098572A KR20050098572A KR100656425B1 KR 100656425 B1 KR100656425 B1 KR 100656425B1 KR 1020050098572 A KR1020050098572 A KR 1020050098572A KR 20050098572 A KR20050098572 A KR 20050098572A KR 100656425 B1 KR100656425 B1 KR 100656425B1
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Abstract

A refresh control apparatus and method of a semiconductor memory are provided to reduce power consumption by preventing additional refresh from being executed in a word line where the refresh is completed by a normal operation at adjacent time. An active/refresh start signal generation part(20) outputs an active signal and a refresh start signal according to the operation mode. A refresh skip signal generation part(40) generates a refresh skip signal according to an external address, an internal address and the active signal. The operation mode includes a normal mode and a refresh mode. The refresh skip signal generation part includes a comparison part for judging whether the external address is equal to the internal address outputted from the refresh counter, and a signal generation part for outputting the refresh skip signal according to the output of the comparison part and the active signal.

Description

반도체 메모리의 리프레쉬 제어장치 및 방법{Apparatus and Method for Controlling Refresh of Semiconductor Memory}Apparatus and Method for Controlling Refresh of Semiconductor Memory

도 1은 종래의 기술에 따른 반도체 메모리의 리프레쉬 제어장치의 구성을 나타낸 블록도,1 is a block diagram showing the configuration of a refresh control apparatus for a semiconductor memory according to the prior art;

도 2는 도 1의 리프레쉬 제어장치의 동작을 설명하기 위한 타이밍도,FIG. 2 is a timing diagram for describing an operation of the refresh control device of FIG. 1.

도 3은 본 발명 기술에 따른 반도체 메모리의 리프레쉬 제어장치의 구성을 나타낸 블록도,3 is a block diagram showing a configuration of an apparatus for controlling refresh of a semiconductor memory according to the present invention;

도 4는 도 3의 리프레쉬 스킵 판단부의 구성을 나타낸 회로도,4 is a circuit diagram illustrating a configuration of a refresh skip determining unit of FIG. 3;

도 5는 도 3의 리프레쉬 카운터의 구성을 나타낸 회로도이고,FIG. 5 is a circuit diagram illustrating a configuration of the refresh counter of FIG. 3.

도 6은 도 3의 리프레쉬 제어장치의 동작을 설명하기 위한 타이밍도이다.FIG. 6 is a timing diagram for describing an operation of the refresh control device of FIG. 3.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10: 리프레쉬 대기신호 생성부 20: 액티브/리프레쉬 시작신호 생성부10: refresh standby signal generator 20: active / refresh start signal generator

40: 리프레쉬 스킵신호 생성부 41: 비교부40: refresh skip signal generator 41: comparator

42: 신호 생성부 50: 리프레쉬 카운터42: signal generator 50: refresh counter

51: 카운터 제어부 52: 카운터51: counter control unit 52: counter

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 리프레쉬 제어장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly, to a refresh control apparatus and method for semiconductor memories.

일반적으로 DRAM(Dynamic Random Access Memory) 구조에 따른 메모리 셀을 사용하는 반도체 메모리의 경우, 메모리 셀에 기입된 데이터의 손실을 방지하기 위한 리프레쉬(Refresh) 동작이 필수적으로 수행되어야 한다. 따라서 리프레쉬 동작을 제어하기 위한 장치가 필수적으로 구비되어야 한다.In general, in the case of a semiconductor memory using a memory cell having a dynamic random access memory (DRAM) structure, a refresh operation must be performed to prevent the loss of data written in the memory cell. Therefore, an apparatus for controlling the refresh operation must be provided.

이하, 상술한 리프레쉬 동작을 제어하기 위한 종래의 기술을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional technique for controlling the above-described refresh operation will be described with reference to the accompanying drawings.

도 1은 종래의 기술에 따른 반도체 메모리의 리프레쉬 제어장치의 구성을 나타낸 블록도, 도 2는 도 1의 리프레쉬 제어장치의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram showing the configuration of a refresh control apparatus for a semiconductor memory according to the prior art, and FIG. 2 is a timing diagram for explaining the operation of the refresh control apparatus in FIG.

종래의 기술에 따른 반도체 메모리의 리프레쉬 제어장치는 도 1에 도시된 바와 같이, 리프레쉬 요청신호(Ref-request)와 리프레쉬 시작신호(Ref-start)에 따라 리프레쉬 대기신호(Ref-standby)를 출력하는 리프레쉬 대기신호 생성부(10), 노멀 동작모드 신호(Normal)와 상기 리프레쉬 대기신호(Ref-standby)에 따라 워드라인을 구동하기 위한 액티브 신호(Rowact) 및 상기 리프레쉬 시작신호(Ref-start)를 출력하는 액티브/리프레쉬 시작신호 생성부(20), 상기 리프레쉬 시작신호(Ref-start)에 따라 상기 워드라인을 지정하기 위한 내부 어드레스(Rcnt)를 증가시켜 출력하는 리프레쉬 카운터(30)를 포함하여 구성된다.The refresh control apparatus for a semiconductor memory according to the related art outputs a refresh wait signal Ref-standby according to a refresh request signal Ref-request and a refresh start signal Ref-start, as shown in FIG. 1. The refresh wait signal generator 10 and the active signal for driving the word line according to the normal operation mode signal Normal and the refresh wait signal Ref-standby, and the refresh start signal Ref-start And an active / refresh start signal generation unit 20 for outputting, and a refresh counter 30 for increasing and outputting an internal address Rcnt for designating the word line according to the refresh start signal Ref-start. do.

이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.Referring to the operation of the prior art configured as described above is as follows.

리프레쉬 대기신호 생성부(10)는 도 2와 같이, 리프레쉬 요청신호(Ref-request)에 따라 리프레쉬 대기신호(Ref-standby)를 인에이블(Enable)시킨다.The refresh wait signal generator 10 enables the refresh wait signal Ref-standby according to the refresh request signal Ref-request as shown in FIG. 2.

이때 리프레쉬 대기신호(Ref-standby)를 인에이블시키는 것은, 해당 신호를 로우 레벨에서 하이 레벨로 만드는 것으로 가정한 것이며, 회로설계에 따라 그 반대의 경우도 가능하다.In this case, enabling the refresh standby signal (Ref-standby) assumes that the signal is made low level to high level, and vice versa depending on the circuit design.

그리고 도 2에 도시된 바와 같이, 상기 리프레쉬 대기신호 생성부(10)는 리프레쉬 시작신호(Ref-start)가 인에이블되면 상기 리프레쉬 대기신호(Ref-standby)를 디스에이블(Disable) 시킨다.As shown in FIG. 2, when the refresh start signal Ref-start is enabled, the refresh wait signal generator 10 disables the refresh wait signal Ref-standby.

이어서 액티브/리프레쉬 시작신호 생성부(20)는 노멀 동작모드 신호(Normal)가 디스에이블 상태 즉, 리프레쉬 동작모드이고, 상기 리프레쉬 대기신호(Ref-standby)가 인에이블 상태이면 리프레쉬 시작신호(Ref-start)를 인에이블 상태로 만든다.Subsequently, the active / refresh start signal generation unit 20 performs a refresh start signal Ref− when the normal operation mode signal Normal is in a disabled state, that is, a refresh operation mode, and the refresh wait signal Ref-standby is enabled. enable start).

또한 액티브/리프레쉬 시작신호 생성부(20)는 노멀 동작 및 리프레쉬 동작에 따라 해당 워드라인(Word line)을 구동하기 위한 액티브 신호(Rowact)를 추가적으로 출력한다.In addition, the active / refresh start signal generator 20 additionally outputs an active signal (Rowact) for driving a corresponding word line according to the normal operation and the refresh operation.

상기 노멀 동작모드 신호(Normal)는 현재의 동작모드 즉, 노멀 동작모드와 리프레쉬 동작모드를 구분하기 위한 신호이다. 즉, 노멀 동작모드 신호(Normal)가 인에이블 상태이면 노멀 동작모드이고, 디스에이블 상태이면 리프레쉬 동작모드를 의미한다.The normal operation mode signal Normal is a signal for distinguishing between the current operation mode, that is, the normal operation mode and the refresh operation mode. That is, when the normal operation mode signal (Normal) is enabled state, it means the normal operation mode, and when it is disabled state, it means the refresh operation mode.

한편, 액티브/리프레쉬 시작신호 생성부(20)는 상기 노멀 동작모드 신호(Normal)가 인에이블 상태이면 노멀 동작(읽기 또는 쓰기)을 위해 외부 어드레스(Ax)에 해당하는 워드라인을 구동하기 위한 액티브 신호(Rowact)를 출력하고, 상기 리프레쉬 시작신호(Ref-start)를 디스에이블시킨다. 그리고 액티브/리프레쉬 시작신호 생성부(20)는 상기 노멀 동작모드 신호(Normal)가 디스에이블 상태이더라도 상기 리프레쉬 대기신호(Ref-standby)가 디스에이블 상태이면 인에이블 될 때까지 리프레쉬 시작신호(Ref-start)를 디스에이블 상태로 유지시킨다.Meanwhile, if the normal operation mode signal Normal is enabled, the active / refresh start signal generator 20 is active to drive a word line corresponding to an external address Ax for a normal operation (read or write). A signal Lowact is output and the refresh start signal Ref-start is disabled. In addition, even if the normal operation mode signal Normal is in a disabled state, the active / refresh start signal generator 20 may perform a refresh start signal Ref− until the refresh wait signal Ref-standby is disabled. keep start) disabled.

이어서 상기 리프레쉬 카운터(30)는 상기 리프레쉬 시작신호(Ref-start)에 따라 리프레쉬 동작이 이루어져야 할 워드 라인을 지정하기 위한 내부 어드레스(Rcnt)를 출력한다. 즉, 상기 리프레쉬 시작신호(Ref-start)가 인에이블 될 때마다 상기 내부 어드레스(Rcnt)를 증가시킨다.Subsequently, the refresh counter 30 outputs an internal address Rcnt for designating a word line to which a refresh operation should be performed according to the refresh start signal Ref-start. That is, each time the refresh start signal Ref-start is enabled, the internal address Rcnt is increased.

따라서 상기 내부 어드레스(Rcnt)에 해당하는 워드 라인이 구동되어 리프레쉬 동작이 수행된다.Therefore, the word line corresponding to the internal address Rcnt is driven to perform a refresh operation.

이때 외부 어드레스(Ax)는 노멀 동작을 위해 외부에서 제공되는 어드레스이고, 내부 어드레스(Rcnt)는 상기 외부 어드레스(Ax)와 무관하게 리프레쉬 동작 전용으로 상기 리프레쉬 카운터(30)에서 주기적으로 증가되는 어드레스이다.At this time, the external address Ax is an address provided externally for a normal operation, and the internal address Rcnt is an address that is periodically increased in the refresh counter 30 exclusively for the refresh operation regardless of the external address Ax. .

그러나 종래의 기술에 따른 반도체 메모리의 리프레쉬 제어장치는 외부 어드레스(Ax)에 해당하는 워드라인이 노멀 동작을 위해 액티브 되었다면 자동으로 리프레쉬가 이루어진 상태이다. 그러나 상기 노멀 동작과 인접한 시점에 별도의 리프레쉬 동작을 위해 상기 워드라인이 액티브 되었을 경우, 리프레쉬 동작을 다시 수행 하게 되므로 불필요한 리프레쉬를 수행하여 전력소모를 증가시키는 문제점이 있다.However, the refresh control apparatus of the semiconductor memory according to the related art is automatically refreshed when the word line corresponding to the external address Ax is activated for normal operation. However, when the word line is activated for a separate refresh operation at a time point adjacent to the normal operation, the refresh operation is performed again, thereby increasing power consumption by performing unnecessary refresh.

본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 리프레쉬 소비전류를 감소시킬 수 있도록 한 반도체 메모리의 리프레쉬 제어장치 및 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a refresh control apparatus and method for a semiconductor memory capable of reducing a refresh current consumption.

본 발명에 따른 반도체 메모리의 리프레쉬 제어장치는 동작모드에 따라 액티브 신호 및 리프레쉬 시작신호를 출력하는 액티브/리프레쉬 시작신호 생성부, 외부 어드레스, 내부 어드레스 및 상기 액티브 신호에 따라 리프레쉬 스킵신호를 생성하는 리프레쉬 스킵신호 생성부, 및 상기 리프레쉬 시작신호 또는 상기 리프레쉬 스킵신호에 따라 상기 내부 어드레스를 출력하는 리프레쉬 카운터를 포함함을 특징으로 한다.An apparatus for controlling refresh of a semiconductor memory according to the present invention includes an active / refresh start signal generator for outputting an active signal and a refresh start signal according to an operation mode, and an refresh to generate a refresh skip signal according to an external address, an internal address, and the active signal. And a refresh signal generating unit and a refresh counter for outputting the internal address according to the refresh start signal or the refresh skip signal.

본 발명에 따른 반도체 메모리의 리프레쉬 제어방법은 외부 어드레스와 상기 리프레쉬 카운터에서 출력된 내부 어드레스를 비교하는 단계, 상기 비교결과에 따라 상기 내부 어드레스에 해당하는 워드라인 액티브 신호의 인에이블 여부를 판단하는 단계, 및 상기 액티브 신호의 인에이블 여부 판단결과에 따라 상기 리프레쉬 카운터에서 출력되는 내부 어드레스를 증가시켜 해당 워드라인에 대한 리프레쉬 동작을 스킵시키는 단계를 포함함을 특징으로 한다.A method of controlling a refresh of a semiconductor memory according to the present invention includes comparing an external address and an internal address output from the refresh counter, and determining whether to enable a word line active signal corresponding to the internal address according to the comparison result. And skipping a refresh operation on the corresponding word line by increasing an internal address output from the refresh counter according to a result of determining whether the active signal is enabled.

이하, 첨부된 도면을 참조하여 본 발명에 따른 의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명 기술에 따른 반도체 메모리의 리프레쉬 제어장치의 구성을 나타낸 블록도, 도 4는 도 3의 리프레쉬 스킵 판단부의 구성을 나타낸 회로도, 도 5는 도 3의 리프레쉬 카운터의 구성을 나타낸 회로도이고, 도 6은 도 3의 리프레쉬 제어장치의 동작을 설명하기 위한 타이밍도이다.3 is a block diagram showing the configuration of the refresh control device of the semiconductor memory according to the present invention, FIG. 4 is a circuit diagram showing the configuration of the refresh skip determination unit of FIG. 3, FIG. 5 is a circuit diagram showing the configuration of the refresh counter of FIG. 6 is a timing diagram for describing an operation of the refresh control device of FIG. 3.

본 발명에 따른 반도체 메모리의 리프레쉬 제어장치는 도 3에 도시된 바와 같이, 리프레쉬 요청신호(Ref-request)와 리프레쉬 시작신호(Ref-start)에 따라 리프레쉬 대기신호(Ref-standby)를 출력하는 리프레쉬 대기신호 생성부(10), 동작모드에 따라 액티브 신호(Rowact) 및 리프레쉬 시작신호(Ref-start)를 출력하는 액티브/리프레쉬 시작신호 생성부(20), 외부 어드레스(Ax), 내부 어드레스(Rcnt) 및 상기 액티브 신호(Rowact)에 따라 리프레쉬 스킵신호(Ref-skip)를 생성하는 리프레쉬 스킵신호 생성부(40), 및 상기 리프레쉬 시작신호(Ref-start) 또는 상기 리프레쉬 스킵신호(Ref-skip)에 따라 상기 내부 어드레스(Rcnt)를 출력하는 리프레쉬 카운터(50)를 포함한다.As shown in FIG. 3, the refresh control apparatus for a semiconductor memory according to the present invention outputs a refresh wait signal Ref-standby according to a refresh request signal Ref-request and a refresh start signal Ref-start. The standby signal generator 10, an active / refresh start signal generator 20 that outputs an active signal Rowact and a refresh start signal Ref-start according to an operation mode, an external address Ax, and an internal address Rcnt. ) And a refresh skip signal generator 40 generating a refresh skip signal Ref-skip according to the active signal Rowact, and the refresh start signal Ref-start or the refresh skip signal Ref-skip. The refresh counter 50 outputs the internal address Rcnt.

상기 동작모드는 노멀(Normal) 모드와 리프레쉬(Refresh) 모드를 포함한다.The operation mode includes a normal mode and a refresh mode.

상기 리프레쉬 스킵신호 생성부(40)는 상기 외부 어드레스(Ax)와 상기 리프레쉬 카운터에서 출력된 내부 어드레스(Rcnt)가 일치하는지 판단하기 위한 비교부(41), 및 상기 비교부(41)의 출력과 상기 액티브 신호(Rowact)에 따라 리프레쉬 스킵신호(Ref-skip)를 출력하는 신호 생성부(42)를 포함한다.The refresh skip signal generator 40 may include a comparator 41 for determining whether the external address Ax and the internal address Rcnt output from the refresh counter match each other, and an output of the comparator 41. And a signal generator 42 for outputting a refresh skip signal Ref-skip according to the active signal Rowact.

이때 비교부(41)는 두 입력이 같을 때만 하이 레벨을 출력하는 X-NOR(Exclusive NOR) 로직으로 동작하는 회로로서, 상기 외부 어드레스(Ax)와 상기 내부 어드레스(Rcnt)를 입력받는 낸드 게이트(NAND Gate)(41-1), 상기 낸드 게이트(41-1)의 출력을 반전시키는 제 1 인버터(41-2), 상기 외부 어드레스(Ax)와 상기 내부 어드레스(Rcnt)를 입력받는 제 1 노아 게이트(NOR Gate)(41-3), 상기 제 1 인버터(41-2) 및 상기 제 1 노아 게이트(NOR Gate)(41-3)의 출력을 입력받는 제 2 노아 게이트(41-5), 및 상기 제 2 노아 게이트(41-5)의 출력을 반전시키는 제 2 인버터(41-6)를 포함한다.At this time, the comparator 41 is an X-NOR (Exclusive NOR) logic circuit that outputs a high level only when the two inputs are the same, and the NAND gate receiving the external address Ax and the internal address Rcnt ( NAND Gate 41-1, a first inverter 41-2 for inverting the output of the NAND gate 41-1, and a first NOR receiving the external address Ax and the internal address Rcnt. A second NOR gate 41-5 receiving an output of a NOR gate 41-3, the first inverter 41-2, and the first NOR gate 41-3, And a second inverter 41-6 for inverting the output of the second NOR gate 41-5.

그리고 신호 생성부(42)는 일단에 전원단(Vperi)이 연결되고, 타단에 접지단(Vss)이 연결되며, 게이트에 상기 액티브 신호(Rowact)가 입력되는 트랜지스터(P1, N1)와 상기 비교부(41)의 출력이 입력되는 트랜지스터(N2)로 이루어진 트랜지스터 어레이(P1, N1, N2), 및 상기 트랜지스터 어레이(P1, N1, N2) 중에서 트랜지스터(P1)와 트랜지스터(N1)의 연결노드를 통해 출력되는 신호를 반전시켜 리프레쉬 스킵신호(Ref-skip)를 출력하는 인버터(42-1)를 포함한다.In addition, the signal generator 42 has a power supply terminal Peri connected to one end thereof, a ground terminal Vss connected to the other end thereof, and a comparison with the transistors P1 and N1 having the active signal Rowact input thereto. A connection node between the transistors P1 and N1 is formed among the transistor arrays P1, N1 and N2 including the transistor N2 to which the output of the unit 41 is input, and the transistor arrays P1, N1 and N2. And an inverter 42-1 that inverts the signal output through the output signal and outputs the refresh skip signal Ref-skip.

상기 리프레쉬 카운터(50)는 상기 리프레쉬 시작신호(Ref-start)와 리프레쉬 스킵신호(Ref-skip)에 따른 제어신호를 출력하는 카운터 제어부(51), 및 상기 카운터 제어부(51)에서 출력된 제어신호에 따라 어드레스를 증가시켜 출력하는 카운터(52)를 포함한다. 이때 카운터 제어부(51)는 노아 게이트로 구성되며, 카운터 제어부(51)에서 출력되는 제어신호는 상기 리프레쉬 시작신호(Ref-start)와 리프레쉬 스킵신호(Ref-skip) 중에서 하나라도 하이 레벨(인에이블 상태)일 경우 카운터(52)가 내부 어드레스(Rcnt)를 증가시키도록 제어하기 위한 신호이다.The refresh counter 50 may include a counter control unit 51 for outputting a control signal according to the refresh start signal Ref-start and a refresh skip signal Ref-skip, and a control signal output from the counter control unit 51. And a counter 52 for incrementing and outputting the address. At this time, the counter control unit 51 is composed of a Noah gate, the control signal output from the counter control unit 51 is at least one of the refresh start signal (Ref-start) and the refresh skip signal (Ref-skip) Is a signal for controlling the counter 52 to increase the internal address Rcnt.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 리프레쉬 제어장치의 동 작을 설명하면 다음과 같다.The operation of the refresh control apparatus of the semiconductor memory according to the present invention configured as described above is as follows.

리프레쉬 대기신호 생성부(10)는 리프레쉬 요청신호(Ref-request)에 따라 리프레쉬 대기신호(Ref-standby)를 인에이블(Enable)시킨다.The refresh wait signal generation unit 10 enables the refresh wait signal Ref-standby according to the refresh request signal Ref-request.

이때 리프레쉬 대기신호(Ref-standby)를 인에이블시키는 것은, 해당 신호를 로우 레벨에서 하이 레벨로 만드는 것으로 가정한 것이며, 회로설계에 따라 그 반대의 경우도 가능하다.In this case, enabling the refresh standby signal (Ref-standby) assumes that the signal is made low level to high level, and vice versa depending on the circuit design.

한편, 상기 리프레쉬 대기신호 생성부(10)는 리프레쉬 시작신호(Ref-start)가 인에이블되면 상기 리프레쉬 대기신호(Ref-standby)를 디스에이블(Disable) 시킨다.Meanwhile, the refresh wait signal generator 10 disables the refresh wait signal Ref-standby when the refresh start signal Ref-start is enabled.

이어서 액티브/리프레쉬 시작신호 생성부(20)는 노멀 동작모드 신호(Normal)가 디스에이블 상태 즉, 리프레쉬 동작모드이고, 상기 리프레쉬 대기신호(Ref-standby)가 인에이블 상태이면 리프레쉬 시작신호(Ref-start)를 인에이블 상태로 만든다.Subsequently, the active / refresh start signal generation unit 20 performs a refresh start signal Ref− when the normal operation mode signal Normal is in a disabled state, that is, a refresh operation mode, and the refresh wait signal Ref-standby is enabled. enable start).

또한 액티브/리프레쉬 시작신호 생성부(20)는 노멀 동작 및 리프레쉬 동작에 따라 해당 워드라인(Word line)을 구동하기 위한 액티브 신호(Rowact)를 추가적으로 출력한다.In addition, the active / refresh start signal generator 20 additionally outputs an active signal (Rowact) for driving a corresponding word line according to the normal operation and the refresh operation.

상기 노멀 동작모드 신호(Normal)는 현재의 동작모드 즉, 노멀 동작모드와 리프레쉬 동작모드를 구분하기 위한 신호이다. 즉, 노멀 동작모드 신호(Normal)가 인에이블 상태이면 노멀 동작모드이고, 디스에이블 상태이면 리프레쉬 동작모드를 의미한다.The normal operation mode signal Normal is a signal for distinguishing between the current operation mode, that is, the normal operation mode and the refresh operation mode. That is, when the normal operation mode signal (Normal) is enabled state, it means the normal operation mode, and when it is disabled state, it means the refresh operation mode.

한편, 액티브/리프레쉬 시작신호 생성부(20)는 상기 노멀 동작모드 신호(Normal)가 인에이블 상태이면 노멀 동작(읽기 또는 쓰기)을 위해 외부 어드레스(Ax)에 해당하는 워드라인을 구동하기 위한 액티브 신호(Rowact)를 출력하고, 상기 리프레쉬 시작신호(Ref-start)를 디스에이블시킨다. 그리고 액티브/리프레쉬 시작신호 생성부(20)는 상기 노멀 동작모드 신호(Normal)가 디스에이블 상태이더라도 상기 리프레쉬 대기신호(Ref-standby)가 디스에이블 상태이면 인에이블 될 때까지 리프레쉬 시작신호(Ref-start)를 디스에이블 상태로 유지시킨다.Meanwhile, if the normal operation mode signal Normal is enabled, the active / refresh start signal generator 20 is active to drive a word line corresponding to an external address Ax for a normal operation (read or write). A signal Lowact is output and the refresh start signal Ref-start is disabled. In addition, even if the normal operation mode signal Normal is in a disabled state, the active / refresh start signal generator 20 may perform a refresh start signal Ref− until the refresh wait signal Ref-standby is disabled. keep start) disabled.

이어서 리프레쉬 스킵신호 생성부(40)는 입력된 외부 어드레스(Ax)와 내부 어드레스(Rcnt)가 서로 같으면 비교부(41)에서 비교 결과신호(comp)가 하이 레벨로 출력되고, 서로 다를 경우 비교 결과신호가 로우 레벨로 출력된다.Subsequently, the refresh skip signal generator 40 outputs the comparison result signal comp at a high level when the external address Ax and the internal address Rcnt are equal to each other. The signal is output at the low level.

따라서 도 6에 도시된 바와 같이, 상기 비교 결과신호가 하이 레벨이고, 상기 액티브/리프레쉬 시작신호 생성부(20)에서 출력된 액티브 신호(Rowact)가 하이 레벨일 구간동안, 신호 생성부(42)의 트랜지스터(N1, N2)가 온 동작하므로 인버터(42-1)를 통해 리프레쉬 스킵신호(Ref-skip)가 하이 레벨로 인에이블된다.Accordingly, as shown in FIG. 6, the signal generator 42 during the period in which the comparison result signal is at a high level and the active signal Lowact output from the active / refresh start signal generator 20 is at a high level. Since the transistors N1 and N2 are turned on, the refresh skip signal Ref-skip is enabled to the high level through the inverter 42-1.

한편, 도 6에 도시된 바와 같이, 상기 비교 결과신호가 로우 레벨일 경우 신호 생성부(42)의 트랜지스터(N2)가 오프 상태이고, 상기 비교 결과신호가 하이 레벨이더라도 상기 액티브/리프레쉬 시작신호 생성부(20)에서 출력된 액티브 신호(Rowact)가 로우 레벨일 경우, 신호 생성부(42)의 트랜지스터(N1)가 오프 상태이므로 인버터(42-1)를 통해 리프레쉬 스킵신호(Ref-skip)가 로우 레벨로 디스에이블된다.6, when the comparison result signal is at a low level, the active / refresh start signal is generated even when the transistor N2 of the signal generator 42 is off and the comparison result signal is at a high level. When the active signal Lowact output from the unit 20 is at a low level, since the transistor N1 of the signal generator 42 is in an off state, a refresh skip signal Ref-skip is generated through the inverter 42-1. Disabled to the low level.

이때 비교 결과신호가 하이 레벨이라는 것은 상기 외부 어드레스(Ax)와 상기 내부 어드레스(Rcnt)가 일치하는 것을 의미하고, 해당 시점에 상기 액티브 신호(Rowact)가 하이 레벨이라는 것은 현재 지정된 내부 어드레스(Rcnt)에 해당하는 워드 라인이 이전 시점의 읽기 또는 쓰기 동작에 의해 이미 리프레쉬 되었다는 것을 의미한다.In this case, when the comparison result signal is high level, it means that the external address Ax and the internal address Rcnt coincide, and that the active signal Rowact is high level at that time means that the currently designated internal address Rcnt is This means that the word line corresponding to has already been refreshed by a previous read or write operation.

따라서 상기 리프레쉬 카운터(50)의 카운터(52)는 상기 리프레쉬 스킵신호(Ref-skip)가 인에이블되면 카운터 제어부(51)를 통해 어드레스를 증가시키라는 제어신호를 입력받고, 그에 따라 리프레쉬 동작을 위한 내부 어드레스(Rcnt)를 증가시켜 출력한다. 즉, 현재 지정된 어드레스에 해당하는 워드라인에 대해 리프레쉬 동작을 수행하지 않고 다음 어드레스에 해당하는 워드라인에 대한 리프레쉬 동작이 이루어지도록 하는 것이다.Therefore, when the refresh skip signal Ref-skip is enabled, the counter 52 of the refresh counter 50 receives a control signal for increasing the address through the counter control unit 51, and accordingly the refresh operation is performed for the refresh operation. The internal address Rcnt is increased and output. That is, the refresh operation is performed on the word line corresponding to the next address without performing the refresh operation on the word line corresponding to the currently designated address.

물론, 상기 리프레쉬 카운터(50)는 리프레쉬 시작신호(Ref-start)가 입력될 경우에도 내부 어드레스(Rcnt)를 증가시켜 출력한다.Of course, the refresh counter 50 increases and outputs the internal address Rcnt even when the refresh start signal Ref-start is input.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 리프레쉬 제어장치 및 방법은 인접한 시점에서 노멀 동작에 의해 리프레쉬가 이루어진 워드라인에 대해 추가적인 리프레쉬 동작을 차단하므로 소비전력을 감소시킬 수 있는 효과가 있다.The apparatus and method for controlling refresh of a semiconductor memory according to the present invention has the effect of reducing power consumption since the additional refresh operation is blocked for a word line refreshed by a normal operation at an adjacent time point.

Claims (12)

동작모드에 따라 액티브 신호 및 리프레쉬 시작신호를 출력하는 액티브/리프레쉬 시작신호 생성부;An active / refresh start signal generator for outputting an active signal and a refresh start signal according to an operation mode; 외부 어드레스, 내부 어드레스 및 상기 액티브 신호에 따라 리프레쉬 스킵신호를 생성하는 리프레쉬 스킵신호 생성부; 및A refresh skip signal generator configured to generate a refresh skip signal according to an external address, an internal address, and the active signal; And 상기 리프레쉬 시작신호 또는 상기 리프레쉬 스킵신호에 따라 상기 내부 어드레스를 출력하는 리프레쉬 카운터를 포함하는 반도체 메모리의 리프레쉬 제어장치.And a refresh counter configured to output the internal address according to the refresh start signal or the refresh skip signal. 제 1 항에 있어서,The method of claim 1, 상기 동작모드는 노멀(Normal) 모드와 리프레쉬(Refresh) 모드를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And the operation mode comprises a normal mode and a refresh mode. 제 1 항에 있어서,The method of claim 1, 상기 리프레쉬 스킵신호 생성부는 상기 외부 어드레스와 상기 리프레쉬 카운터에서 출력된 내부 어드레스가 일치하는지 판단하기 위한 비교부, 및The refresh skip signal generation unit is a comparison unit for determining whether the external address and the internal address output from the refresh counter match, and 상기 비교부의 출력과 상기 액티브 신호에 따라 리프레쉬 스킵신호를 출력하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And a signal generator for outputting a refresh skip signal according to the output of the comparator and the active signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 비교부는 X-NOR(Exclusive NOR) 로직으로 동작하는 로직회로인 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And the comparing unit is a logic circuit operating with X-NOR (Exclusive NOR) logic. 제 4 항에 있어서,The method of claim 4, wherein 상기 X-NOR(Exclusive NOR) 로직으로 동작하는 로직회로는 상기 외부 어드레스와 상기 내부 어드레스를 입력받는 낸드 게이트,The logic circuit operating with the X-NOR logic includes a NAND gate receiving the external address and the internal address, 상기 낸드 게이트의 출력을 반전시키는 제 1 인버터,A first inverter for inverting the output of the NAND gate, 상기 외부 어드레스와 상기 내부 어드레스를 입력받는 제 1 노아 게이트,A first NOR gate receiving the external address and the internal address; 상기 제 1 인버터 및 상기 제 1 노아 게이트의 출력을 입력받는 제 2 노아 게이트, 및A second NOR gate receiving an output of the first inverter and the first NOR gate, and 상기 제 2 노아 게이트의 출력을 반전시키는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And a second inverter for inverting the output of the second NOR gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 신호 생성부는 일단에 전원단이 연결되고, 타단에 접지단이 연결되며, 게이트에 상기 액티브 신호 또는 상기 비교부 출력이 입력되는 트랜지스터 어레이, 및A transistor array to which a power supply terminal is connected at one end, a ground terminal is connected at the other end, and the active signal or the output of the comparator is input to a gate; 상기 트랜지스터 어레이의 연결노드 중에서 하나를 통해 출력되는 신호를 반 전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And an inverter for inverting a signal output through one of the connection nodes of the transistor array. 제 6 항에 있어서,The method of claim 6, 상기 트랜지스터 어레이는 전원단이 연결되고 게이트에 상기 액티브 신호가 입력되는 P형 트랜지스터,The transistor array is a P-type transistor is connected to a power supply terminal and the active signal is input to the gate, 상기 P형 트랜지스터와 연결되고 게이트에 상기 액티브 신호가 입력되는 제 1 N형 트랜지스터, 및A first N-type transistor connected to the P-type transistor and receiving the active signal at a gate thereof, and 상기 제 1 N형 트랜지스터와 접지단 사이에 연결되고 게이트에 상기 비교부 출력이 입력되는 제 2 N형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And a second N-type transistor connected between the first N-type transistor and a ground terminal and having a comparator output input to a gate thereof. 제 1 항에 있어서,The method of claim 1, 상기 리프레쉬 카운터는 상기 리프레쉬 시작신호와 리프레쉬 스킵신호에 따른 제어신호를 출력하는 카운터 제어부, 및The refresh counter may include a counter controller for outputting a control signal according to the refresh start signal and the refresh skip signal; 상기 카운터 제어부에서 출력된 제어신호에 따라 어드레스를 증가시켜 출력하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And a counter configured to increase an address according to a control signal output from the counter controller and output the counter. 제 8 항에 있어서,The method of claim 8, 상기 카운터 제어부는 노아 게이트인 것을 특징으로 하는 반도체 메모리의 리프레쉬 제어장치.And the counter control unit is a noah gate. 리프레쉬 카운터를 구비한 반도체 메모리의 리프레쉬 제어방법에 있어서,In the refresh control method of a semiconductor memory provided with a refresh counter, 외부 어드레스와 상기 리프레쉬 카운터에서 출력된 내부 어드레스를 비교하는 단계;Comparing an external address with an internal address output from the refresh counter; 상기 비교결과에 따라 상기 내부 어드레스에 해당하는 워드라인 액티브 신호의 인에이블 여부를 판단하는 단계;Determining whether the word line active signal corresponding to the internal address is enabled according to the comparison result; 상기 액티브 신호의 인에이블 여부 판단결과에 따라 상기 리프레쉬 카운터에서 출력되는 내부 어드레스를 증가시켜 해당 워드라인에 대한 리프레쉬 동작을 스킵(Skip)시키는 단계를 포함하는 반도체 메모리의 리프레쉬 제어방법.And increasing the internal address output from the refresh counter to skip the refresh operation on the word line according to a result of determining whether the active signal is enabled. 제 10 항에 있어서,The method of claim 10, 상기 비교결과에 따라 상기 내부 어드레스에 해당하는 워드라인 액티브 신호의 인에이블 여부를 판단하는 단계는 상기 외부 어드레스와 내부 어드레스가 일치하면 상기 내부 어드레스에 해당하는 워드라인 액티브 신호의 인에이블 여부를 판단하는 단계임을 특징으로 하는 반도체 메모리의 리프레쉬 제어방법.The determining of whether the word line active signal corresponding to the internal address is enabled based on the comparison result may include determining whether to enable the word line active signal corresponding to the internal address when the external address matches the internal address. Refresh control method of a semiconductor memory, characterized in that the step. 제 10 항에 있어서,The method of claim 10, 상기 액티브 신호의 인에이블 여부 판단결과에 따라 상기 리프레쉬 카운터에서 출력되는 내부 어드레스를 증가시키는 단계는 상기 액티브 신호가 인에이블되어 있으면 상기 리프레쉬 카운터에서 출력되는 내부 어드레스를 증가시키는 단계임을 특징으로 하는 반도체 메모리의 리프레쉬 제어방법.Increasing the internal address output from the refresh counter according to a determination result of whether the active signal is enabled or not, increasing the internal address output from the refresh counter when the active signal is enabled. Refresh control method.
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