KR0172233B1 - Distribution type refresh mode control circuit - Google Patents

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Abstract

본 발명의 분배형 리프레쉬 모드의 제어회로는, 전 메모리 셀을 리프레쉬하는 연속형 리프레쉬 모드의 동작시 일정한 주기로 한 워드라인씩을 리프레쉬하는 분배형 리프레쉬 모드의 동작을 제거함으로써, 불필요한 전력의 소모를 방지한다. 이를 위하여, 외부로 부터 전 메모리셀을 리프레쉬하는 모드의 제어 신호 및 디램의 리프레쉬 특성에 따른 제1 감지신호및 일정한 주기로 한 워드 라인씩 리프레쉬 하는 주기 신호인 제1 제어신호를 논리조합하는 제1 논리조합 수단과, 외부로 부터 전 메모리셀을 리프레쉬 하는 모드의 제어신호 및 디램의 리프레쉬 특성에 따른 제2 감지신호 및 일정한 주기로 한 워드라인씩 리프레쉬 하는 주기 신호인 제2 제어신호를 논리조합하는 제2 논리조합수단과, 상기 제1 논리조합부 및 상기 제2 논리조합부로 부터의 신호를 논리조합하는 제3 논리조합수단을 구비한다.The control circuit of the distributed refresh mode of the present invention prevents unnecessary power consumption by eliminating the operation of the distributed refresh mode of refreshing word lines at regular intervals during the continuous refresh mode of refreshing all memory cells. . To this end, a first logic for logically combining a control signal in a mode for refreshing all memory cells from the outside, a first sensing signal according to the refresh characteristics of the DRAM, and a first control signal for periodically refreshing word lines at regular intervals A second combining logical combination of a combining means, a control signal in a mode for refreshing all memory cells from the outside, a second sensing signal according to the refresh characteristics of the DRAM, and a second control signal, which is a periodic signal for refreshing word lines at regular intervals Logic combining means, and third logic combining means for logically combining the signals from the first and second logical combining portions.

Description

분배형 리프레쉬 모드 제어회로Distribution type refresh mode control circuit

제1도는 통상의 셀프 리프레쉬 회로에 사용되는 입·출력 파형도.1 is an input / output waveform diagram used in a normal self refresh circuit.

제2도는 통상의 분배형 리프레쉬 모드 제어회로의 회로도.2 is a circuit diagram of a conventional distributed refresh mode control circuit.

제3도는 제2도에 도시된 회로의 입·출력 파형도.3 is an input / output waveform diagram of the circuit shown in FIG.

제4도는 본 발명의 실시예에 따른 분배형 리프레쉬 모드 제어회로의 회로도.4 is a circuit diagram of a distributed refresh mode control circuit according to an embodiment of the present invention.

제5도는 제4도에 도시된 회로의 입·출력 파형도.5 is an input / output waveform diagram of the circuit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,20,30 : 제1 내지 제3 논리조합부 14, 24 : NAND 게이트10, 20, 30: first to third logic combinations 14, 24: NAND gate

11,12,13,21,22,23 : 입력라인 31 : NOR 게이트11, 12, 13, 21, 22, 23: input line 31: NOR gate

15,25,32 : 인버터 33 : 출력라인15,25,32 Inverter 33 Output line

본 발명은 디램의 셀프 리프레쉬 모드를 제어하기 위한 회로에 관한 것으로, 특히 불필요한 동작을 제거하여 파우어의 소모를 줄일 수 있는 분배형 리프레쉬 모드 제어회로에 관한 것이다.The present invention relates to a circuit for controlling a self refresh mode of a DRAM, and more particularly, to a distributed refresh mode control circuit capable of reducing unnecessary power consumption by eliminating unnecessary operations.

통상의 메모리 장치는, 전하형태로 저장된 데이터가 다이나믹한 셀의 특성에 의하여 누설전류의 형태로 파괴되는 것을 방지하는 셀프 리프레쉬 회로를 구비한다.Conventional memory devices have a self refresh circuit that prevents data stored in the form of charge from being destroyed in the form of leakage current due to the characteristics of the dynamic cell.

상기 셀프 리프레쉬 회로는 전 메모리 셀을 리프레쉬하는 모드(이하, 연속모드) 및 상기 연속모드 후 일정한 주기로 한 워드라인씩을 리프레쉬하는 모드(이하, 분배모드)를 포함한다.The self refresh circuit includes a mode for refreshing all memory cells (hereinafter, a continuous mode) and a mode for refreshing word lines one by one at regular intervals after the continuous mode (hereinafter, a distribution mode).

그러나, 상기 연속모드가 리프레쉬 사이클(CYCLE)(예를 들어 여기서는 512사이클)에 맞춰서 일정시간(예를 들어 여기서는 512us)동작하는 동안에 상기 분배모드 제어회로가 동작하여 불필요한 전력소모를 유발하였다.However, the distribution mode control circuit operates while the continuous mode is operating for a predetermined time (for example, 512us) in accordance with the refresh cycle (CYCLE) (for example, 512 cycles here), causing unnecessary power consumption.

제1도 및 제2도는, 각각 종래의 셀프 리프레쉬 회로에 관련된 신호 및 상기 분배형 리프레쉬 모드 제어회로(이하 분배모드 제어회로 라 칭함)를 도시하였다.1 and 2 show a signal related to a conventional self refresh circuit and the distributed refresh mode control circuit (hereinafter referred to as distributed mode control circuit), respectively.

상기 셀프 리프레쉬 회로(도시하지 않음)는, 외부로 부터의 제1a도와 같은 로오 어드레스 스트로브 신호(RAS) 및 제1b도와 같은 칼럼 어드레스 스트로브 신호(CAS)가 일정한 논리상태로 진입한 후에, 일정기간(예를 들어 여기서는 64us) 이상 상기 논리상태를 유지하게 되면, 리프레쉬 동작을 수행한다.The self-refresh circuit (not shown) has a predetermined period of time after the low address strobe signal RAS as shown in FIG. 1a and the column address strobe signal as shown in FIG. 1b enter a constant logic state. For example, if the logic state is maintained for more than 64us, the refresh operation is performed.

즉, 상기 셀프 리프레쉬 회로는 외부의 제어에 의하여 메모리 장치의 내부에서 제1c도와 같은 어드레스 스트로브 신호를 발생하여 리프레쉬 동작을 수행하였다.That is, the self refresh circuit generates an address strobe signal as shown in FIG. 1C inside the memory device under external control to perform a refresh operation.

또, 제2도에 도시된 상기 분배모드 제어회로는, 각각 입력 신호를 논리곱 연산하는 제1 논리조합부(10) 및 제2 논리조합부(20)와 ; 상기 제1 논리조합부(10)로 부터 논리 연산된 출력 신호 및 상기 제2 논리조합부(20)로 부터 논리 연산된 출력 신호를 논리합 연산하는 제3 논리조합부(30)를 포함한다.In addition, the distribution mode control circuit shown in FIG. 2 includes a first logical combining unit 10 and a second logical combining unit 20 for performing an AND operation on the input signal; And a third logical combination unit 30 for performing an OR operation on the output signal logically calculated from the first logical combination unit 10 and the output signal logically calculated from the second logical combination unit 20.

상기 분배모드 제어회로는, 디램의 리프레쉬 특성을 감지하는 감지회로(도시하지 않은 외부회로로 이하 S 라 칭함)로 부터의 신호에 따라 외부로 부터 클럭(CLOCK) 신호를 달리하여 입력한다.The distribution mode control circuit inputs a clock signal differently from the outside according to a signal from a sensing circuit (hereinafter, referred to as S as an external circuit not shown) that senses a refresh characteristic of the DRAM.

이는, 디램이 동작하는 리프레쉬 특성이 나쁠수록 리프레쉬 주기가 짧아져야 하기 때문이다.This is because the refresh cycle should be shorter as the refresh characteristic of the DRAM operating is worse.

상기 제1 논리조합부(10)는 디램이 상대적으로 나쁜 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(11)쪽으로 하이 레벨의 신호와, 상기 제2 논리조합부(20)의 입력 신호(21)보다 상대적으로 짧은 주기(예를 들어 여기서는 T=64us)의 클럭 신호를 입력하며, 상기 제2 논리조합부(20)는 좋은 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(21)쪽으로 하이 레벨의 신호와, 상기 제1 논리조합부(10)의 입력 신호(11)보다 상대적으로 주기가 긴(예를 들어 여기서는 T=256us) 클럭 신호를 입력한다.The first logic combination unit 10 is a high level signal from the sensing circuit S toward the input line 11 and the second logic combination when the DRAM operates on a DRAM having a relatively bad refresh characteristic. A clock signal having a period shorter than the input signal 21 of the unit 20 (for example, T = 64us) is input, and the second logic combination unit 20 may operate in a DRAM having good refresh characteristics. In this case, the period is relatively longer than the high level signal from the sensing circuit S toward the input line 21 and the input signal 11 of the first logical combination unit 10 (for example, T = 256us) Input clock signal.

따라서, 상기 제1 논리조합부(10)와 상기 제2 논리조합부(20)는 상이한 레벨의 신호를 출력한다.Therefore, the first logic combining unit 10 and the second logic combining unit 20 output signals of different levels.

상기 분배모드 제어회로를, 제3도에 도시된 분배모드 제어회로의 입·출력 파형도를 참조하여 살펴보자.The distribution mode control circuit will be described with reference to the input / output waveform diagram of the distribution mode control circuit shown in FIG.

상기 제1 논리조합부(10) 및 제2 논리조합부(20)는, 상기 감지회로(S)로 부터 제3b도와 같은 하이 레벨의 감지신호 및 제3a도와 같은 일정주기(예, 256us)의 클럭 신호를 입력하여 제3 논리조합부(30)를 경유하여 출력라인(32)쪽으로 제3c도와 같은 일정주기(예, 256us)의 클럭신호를 전송하여 상기 일정주기마다 트리거(TRIGGER)를 갖는 제1c도와 같은 어드레스 스트로브 신호를 생성한다.The first logic combining unit 10 and the second logic combining unit 20 are configured to have a high level sensing signal as shown in FIG. 3b and a predetermined period (eg, 256us) as shown in FIG. A clock signal having a predetermined period (eg, 256us) as shown in FIG. 3c through the third logic combination unit 30 to the output line 32 through a third logic combination unit 30, and having a trigger for each predetermined period. Generate an address strobe signal such as 1c degrees.

또, 상기 연속모드(A)에서도 상기 분배모드제어회로는 상기 제3a도와 같은 클럭신호 및 상기 감지회로(S)로 부터 하이 레벨의 신호를 입력함으로 인하여, 상기 분배모드 제어회로가 동작하여 상기 연속모드(A)에서 상기 분배모드가 동작하는 문제점을 야기시켰다.Also, in the continuous mode A, the distribution mode control circuit operates the distribution mode control circuit by operating the clock signal as shown in FIG. 3A and a high level signal from the sensing circuit S. This caused a problem that the distribution mode operates in mode A.

따라서, 본 발명의 목적은 상기 연속모드(A)의 동작시 상기 분배모드(B)를 구동하는 상기 분배모드 제어신호의 발생을 제거하여, 불필요한 전력의 소모를 방지할 수 있는 분배형 리프레쉬 모드 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to remove the generation of the distribution mode control signal for driving the distribution mode (B) during the operation of the continuous mode (A), distributed distribution mode control that can prevent unnecessary power consumption In providing a circuit.

상기 목적을 달성하기 위하여, 본 발명의 분배형 리프레쉬 모드 제어회로는, 외부로 부터 제1 클럭신호 및 디램의 리프레쉬 특성에 따른 제1 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제1 논리조합수단과 ; 외부로 부터 제2 클럭신호 및 디램의 리프레쉬 특성에 따른 제2 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제2 논리조합수단과 ; 상기 제1 논리조합수단 및 상기 제2 논리조합수단으로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합수단을 구비함을 특징으로 한다.In order to achieve the above object, the distributed refresh mode control circuit of the present invention is a control signal for controlling the first sensing signal and the mode for refreshing all memory cells according to the first clock signal and the refresh characteristics of the DRAM from the outside. First logical combining means for inputting; Second logic combining means for inputting a second clock signal and a control signal for controlling a mode for refreshing all memory cells according to a second clock signal and a refresh characteristic of the DRAM from the outside; And third logic combining means for generating a signal for controlling the operation of the distributed refresh mode by logically combining the signals from the first logic combining means and the second logic combining means.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.

제4도는 본 발명의 실시예에 따른 분배형 리프레쉬 모드 제어회로의 회로도를 도시하고 있다.4 is a circuit diagram of a distributed refresh mode control circuit according to an embodiment of the present invention.

상기 분배형 리프레쉬 모드 제어회로는, 외부로 부터 제1 클럭신호 및 디램 동작전원전압에 따른 제1 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제1 논리조합부(10)와 ; 외부로 부터 제2 클럭신호 및 디램 동작전원에 따른 제2 감지신호 및 전 메모리셀을 리프레쉬 하는 모드를 제어하기 위한 제어신호를 입력하는 제2 논리조합부(20)와 ; 상기 제1 논리조합부(10) 및 상기 제2 논리조합부(20)로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합부(30)를 구비한다.The distributed refresh mode control circuit may include a first logic combination unit configured to input a first clock signal, a first sensing signal according to a DRAM operating power supply voltage, and a control signal for controlling a mode for refreshing all memory cells; 10) and; A second logic combination unit 20 for inputting a second clock signal, a second detection signal according to a DRAM operating power, and a control signal for controlling a mode for refreshing all memory cells; And a third logical combination unit 30 for generating a signal for controlling the operation of the distributed refresh mode by logically combining the signals from the first logical combination unit 10 and the second logical combination unit 20. do.

상기 제1 논리조합부(10) 및 제2 논리조합부(20)는 NAND 게이트(14, 24)를 포함하며, 외부로 부터 제5a도와 같은 클럭신호 및 제5b도와 같은 디램의 리프레쉬 특성에 따른 감지신호 및 제5c도와 같은 전 메모리셀을 리프레쉬하는 모드(연속 모드와 분배 모드)를 제어하기 위한 제어신호를 입력하여 상기 제3 논리조합부(30)쪽으로 공급한다.The first logic combiner 10 and the second logic combiner 20 may include NAND gates 14 and 24. The first logic combiner 10 and the second logic combiner 20 may include a clock signal as shown in FIG. 5a and a refresh characteristic of the DRAM as shown in FIG. A control signal for controlling a sensing signal and a mode (continuous mode and distribution mode) for refreshing all memory cells as shown in FIG. 5C is input and supplied to the third logic combination unit 30.

상기 분배모드 제어회로는, 디램의 리프레쉬 특성을 감지하는 감지회로(S,외부회로)로 부터의 신호에 따라 외부로 부터 클럭(CLOCK)신호를 달리하여 입력한다.The distribution mode control circuit inputs a clock signal differently from the outside according to a signal from a sensing circuit (S, an external circuit) for detecting a refresh characteristic of the DRAM.

이는, 디램이 동작할 때 리프레쉬 특성이 나쁠수록 리프레쉬 주기가 짧아져야 하기 때문이다.This is because the refresh cycle should be shorter as the refresh characteristic is worse when the DRAM operates.

상기 제1 논리조합부(10)는 디램이 나쁜 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(12)쪽으로 하이 레벨의 신호와, 제2 논리조합부(20)의 입력 라인(22)보다 상대적으로 짧은 주기의 클럭신호를 입력하며, 상기 논리조합부(20)는 상기 디램이 좋은 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(22)쪽으로 하이 레벨의 신호와, 상기 제1 논리조합부(10)의 입력 라인(11)보다 상대적으로 긴 주기의 클럭신호를 입력한다.The first logic combiner 10 is a high level signal from the sensing circuit S toward the input line 12 and the second logic combiner 20 when the DRAM operates on a DRAM having a bad refresh characteristic. Inputs a clock signal having a period shorter than that of the input line 22, and the logic combination unit 20 inputs from the sensing circuit S when the DRAM operates on a DRAM having good refresh characteristics. A high level signal and a clock signal having a period longer than that of the input line 11 of the first logic combination unit 10 are input to the line 22.

따라서, 상기 제1 논리조합부(10)와 상기 제2 논리조합부(20)는 상이한 레벨의 신호를 출력한다.Therefore, the first logic combining unit 10 and the second logic combining unit 20 output signals of different levels.

상기 분배모드 제어회로는, 상기 분배모드(B)에서 제5c도와 같은 하이 레벨의 연속모드 제어신호 및 제5b도와 같은 리프레쉬 특성에 따라 제어되는 감지신호 및 제5a도와 같은 일정주기(예, 256us)의 클럭신호를 입력하여 출력라인(33)쪽으로 일정주기(예, 256us)마다 트리거(TRIGGER)를 갖는 제5d도와 같은 어드레스 스트로브 신호를 생성한다.The distribution mode control circuit may be configured to control a high-level continuous mode control signal as shown in FIG. 5c and a refresh signal as shown in FIG. 5b and a predetermined period (eg, 256us) in FIG. The input signal is generated to generate an address strobe signal as shown in FIG. 5D having a trigger (TRIGGER) every predetermined period (for example, 256us) toward the output line 33.

또, 상기 연속모드(A)에서 상기 분배형 리프레쉬 모드 제어회로는, 제5c도와 같은 로우레벨의 연속모드 인에이블(ENABLE)신호 및 제5b도와 같은 디램의 리프레쉬 특성에 따른 하이레벨의 감지신호 및 제5a도와 같은 클럭신호를 입력하여 출력라인(33)쪽으로 상기 제5e도와 같은 로우 레벨의 신호를 전송하여 상기 연속모드에서 상기 분배모드의 동작을 배제하였다.Further, in the continuous mode A, the distributed refresh mode control circuit may include a low level continuous mode enable signal as shown in FIG. 5c and a high level sense signal according to the refresh characteristics of the DRAM as shown in FIG. The low level signal as shown in FIG. 5E is transmitted to the output line 33 by inputting the clock signal as shown in FIG. 5A to exclude the operation of the distribution mode in the continuous mode.

상술한 바와 같이, 본 발명의 분배형 리프레쉬 모드 제어회로는 상기 연속모드에서 상기 분배모드를 제어하는 제어신호의 발생을 제거함으로써, 불필요한 전력의 소모를 방지하며 메모리 소자의 효율을 향상시켰다.As described above, the distributed refresh mode control circuit of the present invention eliminates the generation of the control signal for controlling the distributed mode in the continuous mode, thereby preventing unnecessary power consumption and improving the efficiency of the memory device.

Claims (4)

외부로 부터 전 메모리셀을 리프레쉬하는 모드의 제어신호 및 디램의 나쁜 리프레쉬 특성에 따른 제1 감지신호 및 제1 클럭신호와 리프레쉬 모드 제어 신호를 논리조합하는 제1 논리조합수단과, 디램의 좋은 리프레쉬 특성에 따른 제2 감지신호 및 제2 클럭신호와 리프레쉬 모드 제어 신호를 논리조합하는 제2 논리조합수단과, 상기 제1 논리조합수단 및 상기 제2 논리조합수단으로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합수단을 구비한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.First logic combining means for logically combining the control signal of the mode for refreshing all memory cells from the outside and the first sensing signal and the first clock signal and the refresh mode control signal according to the bad refresh characteristics of the DRAM, and the good refresh of the DRAM. Second logical combining means for logically combining the second sensed signal, the second clock signal and the refresh mode control signal according to a characteristic, and logically combining and distributing signals from the first logical combining means and the second logical combining means; And a third logic combining means for generating a signal for controlling the operation of the type refresh mode. 제1항에 있어서, 상기 제1 논리조합수단으로 부터의 신호를 반전하여 상기 제3 논리조합수단쪽으로 매칭하는 제1 인버터와, 상기 제2 논리조합수단으로 부터의 신호를 반전하여 상기 제3 논리조합수단쪽으로 매칭하는 제2 인버터와, 상기 제3 논리조합수단으로 부터의 신호를 반전하여 디스트모드쪽으로 매칭하는 제3 인버터를 추가로 구비한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.2. The apparatus of claim 1, further comprising: a first inverter for inverting a signal from the first logic combining means and matching the third logic combining means, and inverting a signal from the second logic combining means to the third logic; And a third inverter for matching to the combining means, and a third inverter for inverting the signal from the third logic combining means and matching the disc to the disc mode. 제1항에 있어서, 상기 제3 논리조합수단이 NOR 게이트를 포함한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.The control circuit of the distributed refresh mode according to claim 1, wherein the third logic combining means comprises a NOR gate. 제1항에 있어서, 상기 제1 논리조합수단 및 제2 논리조합수단이 NAND 게이트를 포함한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.2. The control circuit of claim 1, wherein the first logic combining means and the second logic combining means comprise a NAND gate.
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