KR100654295B1 - Chip device - Google Patents

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KR100654295B1
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류재수
이승철
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주식회사 아모텍
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Abstract

A chip device is provided to prevent a resistor pattern disposed in an outermost part and its adjacent external terminal from being short-circuited by separating the resistor pattern far away from the external terminal. A plurality of electronic device patterns of a straight line type are formed on an element(20). A first metal pad group(60) has a plurality of metal pads whose one end is connected to one side of the electronic device patterns. A second metal pad group(62) has a plurality of metal pads whose one end is connected to the other side of the electronic device patterns. A first external terminal group(64) is connected to each inner electrode pattern exposed to one surface of the element, wherein one end of the first external group is extended to the element. A second external terminal group(66) is connected to each inner electrode pattern exposed to the other surface opposite to the one surface of the element, wherein one end of the second external terminal group is extended to the element. A third external terminal(68) is connected to the inner electrode pattern exposed to another surface of the element wherein one end of the third external terminal is extended to the element. The external terminals of the first and second external terminal groups are connected to the upper surface of the other end of their corresponding metal pads. A metal pad adjacent to the third external terminal is inclined in a direction going away from the third external terminal.

Description

칩 소자{Chip device}Chip device

도 1은 종래 기술에 따른 소체의 구성도,1 is a block diagram of a body according to the prior art,

도 2는 종래 기술에 따른 칩 소자의 제조 공정도,2 is a manufacturing process diagram of a chip device according to the prior art,

도 3은 칩 소자 제조에 채용되는 터미네이션 시스템에서의 터미네이션 공정을 설명하기 위한 도면,3 is a view for explaining a termination process in the termination system employed in the chip device manufacturing,

도 4는 본 발명의 제 1실시예에 따른 칩 소자의 구성 및 제조공정도,4 is a configuration and a manufacturing process diagram of a chip device according to a first embodiment of the present invention;

도 5는 본 발명의 제 2실시예에 따른 칩 소자의 구성 및 제조공정도,5 is a configuration and manufacturing process diagram of a chip device according to a second embodiment of the present invention;

도 6은 본 발명의 제 3실시예에 따른 칩 소자의 구성 및 제조공정도이다.6 is a configuration and a manufacturing process diagram of a chip device according to a third embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

20 : 소체 20a, 20b, 20c, 20d : 단위 소자20: element 20a, 20b, 20c, 20d: unit element

51, 52, 53, 54 : 저항체 패턴 60 : 제 1금속 패드군51, 52, 53, 54: resistor pattern 60: first metal pad group

62 : 제 2금속 패드군 64 : 제 1외부 단자군62: second metal pad group 64: first external terminal group

66 : 제 2외부 단자군 68 : 제 3외부 단자66: second external terminal group 68: third external terminal

70 : 제 4외부 단자70: fourth external terminal

본 발명은 적층형 어레이 칩 소자에 관한 것으로, 보다 상세하게는 다수의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩 소자에 있어서 각 단위 소자의 전기적인 특성을 균일하게 구현할 수 있도록 한 칩 소자에 관한 것이다.The present invention relates to a stacked array chip device, and more particularly, to a chip device configured to uniformly implement electrical characteristics of each unit device in a stacked array chip device in which a plurality of unit devices are manufactured as a single chip. will be.

일반적으로, 저항(R)은 회로내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 특히, 그 저항 소자는 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 그 저항 소자는 다른 수동소자인 커패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거는 물론 주파수 선택의 기능을 수행하고 있다. In general, the resistor R serves to control the current flow or lower the voltage in the circuit. In particular, the resistive element plays a role of impedance matching or the like in an AC circuit. The resistor element is combined with another passive element capacitor (C) or inductor (L) to implement various filters, and removes high frequency noise and performs frequency selection.

커패시터(C)는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 한다. 커패시터 자체로 노이즈를 제거하는 역할을 하기도 한다. 인덕터(L)의 경우는 고주파 노이즈의 제거, 임피던스 정합 등의 기능을 수행한다.The capacitor C basically blocks the direct current and passes the alternating current signal. The capacitor C also constitutes a time constant circuit, a time delay circuit, and an RC and LC filter circuit. Capacitors themselves also remove noise. In the case of the inductor L, the high frequency noise is removed and impedance matching is performed.

또한, 배리스터(varistor) 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로내에 배치된 배리스터 소자에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 배리스터 소자가 배치된 회로는 과전압으로부터 보호된다. In addition, the varistor device is widely used as a protection device for protecting important electronic components and circuits from overvoltage (surge voltage) and static electricity because the resistance changes according to an applied voltage. In other words, no current flows through the varistor elements arranged in the circuit. However, when an overvoltage is applied to both ends of the varistor element due to an overvoltage or the like exceeding a certain voltage, the resistance of the varistor element rapidly decreases, so that almost all current flows to the varistor element, and no current flows to other elements, so that the circuit in which the varistor element is disposed is Protected against overvoltage

또한, 배리스터 소자는 과전압이 걸리지 않은 정상상태에서 커패시터로 작용한다. 커패시터는 커패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있으며, 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 상기 인덕터는 인덕턴스 값 외에도 기생 커패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.In addition, the varistor element acts as a capacitor in a steady state without overvoltage. Capacitors not only have capacitance values but also parasitic inductance values, and inductors are devices that have a property of preventing a current change when a current flows in the lead. The inductor has a parasitic capacitance value in addition to the inductance value. This changes the function of the device at a specific high frequency, which is called the self-resonant frequency.

단일 칩 내에 저항 성분과 배리스터 성분을 함께 결합하여 형성시킨 저항-배리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 배리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다. 따라서 저항- 배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 저항-커패시터로 이루어지는 파이(??)형 필터를 구현하게 된다. 또한, 인덕터-배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(??)형 필터를 구현할 수 있다. 이러한 저항-배리스터 결합 소자나 인덕터-배리스터 결합 소자는 회로내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 상술한 바와 같이 과전압을 차단하 게 된다. The resistive-varistor composite chip formed by combining resistive and varistor components together in a single chip removes noise that may occur in a high frequency line while simultaneously protecting against overvoltage and static electricity. By combining the varistor element and the resistance element as described above, it is possible not only to effectively protect important electronic components, small motors and circuits from overvoltage, but also to ensure stable operation of electronic components or circuits by securing a stable power supply voltage and removing noise components. I can guarantee it. Therefore, the resistor-varistor combination realizes a pi-type filter composed of a resistor-capacitor with good high frequency noise rejection. In addition, the combination of the inductor-varistor may implement a pi-type filter including an inductor-capacitor having good high frequency noise rejection. Such a resistance-varistor coupling element or an inductor-varistor coupling element immediately exhibits the function of a varistor when an abnormal overvoltage flows in a circuit, thereby blocking the overvoltage as described above.

일반적으로, 대표적인 수동소자인 저항, 인덕터, 및 커패시터 이 세 소자의 적절한 결합으로 회로내에서 임피던스 매칭 및 고주파-저주파 노이즈 제거 혹은 특정주파수대의 신호를 선택하는 기능을 수행할 수 있다.In general, typical passive elements, such as resistors, inductors, and capacitors, can be properly combined with each other to perform impedance matching, high frequency-low frequency noise elimination, or selecting signals in a specific frequency band.

이와 같이 저항-배리스터 및 인덕터-배리스터 결합 칩은 과전압으로부터 전자 부품이나 회로를 보호하고 노이즈성분의 제거도 할 수 있다. 그로 인해, 전자 부품이나 회로의 안정된 동작을 보장하기 때문에 회로 내에서 저항-배리스터 소자의 결합 및 인덕터-배리스터 소자의 결합이 반복되는 경우가 많다. In this way, the resistor-varistor and inductor-varistor combination chips can protect electronic components or circuits from overvoltage and remove noise components. Therefore, in order to ensure stable operation of the electronic component or the circuit, the coupling of the resistance-varistor element and the coupling of the inductor-varistor element are often repeated in the circuit.

특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다. 이러한 점에 비추어, 하나의 칩에 저항-배리스터 결합 칩 및 인덕터-배리스터 결합 칩을 여러 개 수용할 수 있는 어레이화는 전자기기가 소형화되는데 필수적이라 할 수 있다.In particular, in recent years, in response to the miniaturization of electronic devices, demands for highly integrated circuit chip elements have increased. In view of this, arraying capable of accommodating several resistor-varistor-coupled chips and inductor-varistor-coupled chips in a single chip is essential for miniaturization of electronic devices.

종래의 예로서, 도 1 및 도 2에는 4개의 단위 소자가 하나의 칩으로 제조된 적층 어레이 칩의 제조 공정 및 그 구성이 도시되어 있다. 우선, 다수개의 시트(10, 12, 14, 16)를 적층하여 원하는 소체(20)를 형성한다. 여기서, 상기 소체(20)를 형성하기 위해서는 다양한 형태의 패턴이 인쇄된 시트(10, 12, 14, 16)를 제조해야 된다. 배리스터 소자를 제조한다면, 공업용으로 시판하고 있는 배리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비 한다. 성형 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트(10, 12, 14, 16)를 제조한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다. 제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 내부 도전체 패턴이 형성된 시트를 제조한다. As a conventional example, FIGS. 1 and 2 illustrate a manufacturing process and a configuration of a stacked array chip in which four unit devices are made of one chip. First, a plurality of sheets 10, 12, 14, 16 are stacked to form a desired body 20. In order to form the body 20, the sheets 10, 12, 14, and 16 printed with patterns of various shapes must be manufactured. If the varistor device is manufactured, a ball mill (ball ball) is used for 24 hours using water or alcohol in a desired composition using raw material powder of commercially available varistor device or by adding an additive such as Bi 2 O 3 , CoO, MnO to ZnO powder. mill) to prepare the raw material powder. In order to prepare a molded sheet, PVB-based binder (Binder) is measured as an additive to the prepared varistor powder, and then dissolved in toluene / alcohol (toluene / alcohol) -based solvent (solvent) as an additive. A slurry is prepared by milling and mixing for about 24 hours in a small ball mill. This slurry is used to produce shaped sheets 10, 12, 14, 16 of desired thickness by a method such as a doctor blade. At this time, the raw material powder of the composition for the capacitor element, the raw material powder of the composition for the PTC (positive temperature coefficient) thermistor element, or the raw material powder of the composition for the negative temperature coefficient (NTC) thermistor element is also produced into a molded sheet having a desired thickness in the same manner. can do. On the formed sheet, a conductive film such as Ag, Pt, or Pd is formed by forming a thick film such as screen printing or thin film manufacturing such as sputtering, evaporation, vapor chemical vapor deposition, or sol-gel coating to form a sheet having an internal conductor pattern. Manufacture.

즉, 도 1에서와 같이 제 1내부 도전체 패턴(10a)이 일측 단부에서 타측 단부측으로 소정 길이로 형성된 제 1시트(10)를 제조하고, 상기 제 1내부 도전체 패턴(10a)과는 달리 타측 단부에서 일측 단부측으로 소정 길이의 제 2내부 도전체 패턴(12a)이 형성된 제 2시트(12)를 제조하고, 상기 제 1 및 제 2내부 도전체 패턴(10a, 12a)과 교차하는 방향으로 양 대향 단부를 가로지르는 제 3내부 도전체 패턴(14a)이 형성된 제 3시트(14)를 제조한다. 여기서, 상기 내부 도전체 패턴(10a, 12a, 14a)을 내부 전극 패턴이라고도 한다. 이후, 내부 도전체 패턴이 형성된 제 2시트(12)를 최하층으로 하여 그 위에 제 3시트(14)를 적층하고 그 위에 제 1시트 (10)를 적층한 다음에 커버 시트(16)를 더 적층한다. 그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(20)를 형성한다. 도 1에서는 시트의 수를 4개로 하였는데, 그 시트의 수는 필요에 따라 증가되기도 한다. 즉, 제조된 제 1 내지 제 3시트(10, 12, 14)를 다양한 조합으로 4개 이상의 복수개로 적층하여 단일 칩을 이루어 커패시턴스값을 조절할 수도 있다.That is, as shown in FIG. 1, the first inner sheet 10a is formed to have a predetermined length from one end to the other end, and thus, unlike the first inner conductor pattern 10a. A second sheet 12 having a second internal conductor pattern 12a having a predetermined length is formed from the other end to the one end side, and intersecting the first and second internal conductor patterns 10a and 12a. A third sheet 14 is formed with a third internal conductor pattern 14a across both opposing ends. Here, the internal conductor patterns 10a, 12a, and 14a are also referred to as internal electrode patterns. Thereafter, the third sheet 14 is laminated on the second sheet 12 having the inner conductor pattern formed thereon as the lowermost layer, the first sheet 10 is stacked thereon, and the cover sheet 16 is further laminated. do. After that, it is crimped, and then a cutting, baking out, and firing process is sequentially performed to form a desired body 20. In Fig. 1, the number of sheets is four, but the number of sheets may be increased as necessary. That is, the capacitance value may be adjusted by forming a single chip by stacking four or more manufactured first to third sheets 10, 12, and 14 in various combinations.

이와 같이 하여 원하는 소체(20)를 형성하게 되면, 도 2의 (a)에서와 같이 그 소성된 소체(20)의 최상부의 커버 시트(16)에는 제 1 및 제 2외부 단자(26, 28)에 대응하는 위치에 소정 영역을 차지하는 금속 패드(22a, 22b, 22c, 22d)를 각각 형성한다.When the desired body 20 is formed in this manner, the first and second external terminals 26 and 28 are provided on the cover sheet 16 of the uppermost part of the calcined body 20 as shown in FIG. Metal pads 22a, 22b, 22c, and 22d respectively occupying a predetermined area are formed at positions corresponding to the respective regions.

이어, 도 2b에서와 같이 그 금속 패드(22a, 22b, 22c, 22d)상에 그 양단의 금속 패드(22a, 22b, 22c, 22d)를 상호 연결하도록 RuO2 와 같은 저항성 페이스트를 인쇄하여 저항체 패턴(24a, 24b, 24c, 24d)을 형성한다. Subsequently, a resistive pattern such as RuO 2 is printed on the metal pads 22a, 22b, 22c, and 22d on the metal pads 22a, 22b, 22c, and 22d so as to interconnect the metal pads 22a, 22b, 22c, and 22d at both ends thereof. (24a, 24b, 24c, 24d) are formed.

그 다음, 도 2c에서와 같이 제 1외부 단자(26; 26a, 26b, 26c, 26d)와 제 2외부 단자(28; 28a, 28b, 28c, 28d) 및 제 3외부 단자(30, 32)를 형성한다. 여기서, 제 1외부 단자(26; 26a, 26b, 26c, 26d)와 제 2외부 단자(28; 28a, 28b, 28c, 28d) 및 제 3외부 단자(30, 32)를 형성하기 위해서는 통상적으로 터미네이션 시스템(예; 미국 ESI사(Electro Scientific Industries, Inc.)의 모델751/752)을 이용한다. 즉, 작업자는 1차 열처리까지 마친 칩들의 상하면을 구분하지 않고 도 3의 벌크 피드 호퍼(bulk feed hopper)(40)에 넣은 후에 시스템을 구동시킨다. 그리하 면, 벌크 피더(bulk feeder)(도시 생략) 하부에 설치된 벌크 피드 바이브레이터(bulk feed vibrator)(42)가 벌크 피더를 진동시킨다. 그에 따라, 그 벌크 피드 호퍼(40)내의 칩들이 그 벌크 피더를 통해 로드 플레이트(load plate)(44)의 슬롯(44a)에 떨어지게 된다. 그 로드 플레이트(44)가 회전함에 따라 그 슬롯(44a)내의 칩은 벨트(46)에 의해 후단의 외부 전극 도포휠(도시 생략)측으로 이송된다. 칩이 그 외부 전극 도포휠을 통과하면 그 칩에 외부 전극(즉, 외부 단자)이 도포된다.Next, as shown in FIG. 2C, the first external terminals 26; 26a, 26b, 26c and 26d, the second external terminals 28; 28a, 28b, 28c and 28d, and the third external terminals 30 and 32 are connected. Form. Here, the terminations are typically performed to form the first external terminals 26; 26a, 26b, 26c, 26d, the second external terminals 28; 28a, 28b, 28c, 28d, and the third external terminals 30, 32. A system (eg, Model 751/752 from Electro Scientific Industries, Inc., USA) is used. That is, the operator drives the system after placing the bulk feed hopper 40 of FIG. Then, a bulk feed vibrator 42 installed below the bulk feeder (not shown) vibrates the bulk feeder. As a result, chips in the bulk feed hopper 40 fall into the slot 44a of the load plate 44 through the bulk feeder. As the load plate 44 rotates, the chips in the slot 44a are transferred to the outer electrode application wheel (not shown) at the rear end by the belt 46. When the chip passes through the outer electrode application wheel, an external electrode (ie, an external terminal) is applied to the chip.

외부 단자들이 형성되면 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 소체(20)의 상면에 대해서 외부 환경으로부터 보호하기 위해 오버글레이징을 행한다. When the external terminals are formed, overglazing is performed to protect the upper surface of the body 20 on which the resistor patterns 24a, 24b, 24c, and 24d are formed from the external environment.

이와 같이 하여 완성된 종래의 적층 어레이 칩을 보면, 상기 제 1외부 단자(26)와 제 2외부 단자(28)는 저항체 패턴(24a, 24b, 24c, 24d)의 양단 및 제 1 및 제 2내부 도전체 패턴(10a, 12a)과 연결되게 형성되고, 제 3외부 단자(30, 32)는 소성된 소체의 외부로 노출된 제 3내부 도전체 패턴(14a)의 양 단부와 각각 연결되게 형성된다. In the conventional stacked array chip completed as described above, the first external terminal 26 and the second external terminal 28 are formed at both ends of the resistor patterns 24a, 24b, 24c, and 24d, and the first and second internal terminals. The third external terminals 30 and 32 are formed to be connected to the conductor patterns 10a and 12a, and the third external terminals 30 and 32 are respectively connected to both ends of the third internal conductor pattern 14a exposed to the outside of the fired body. .

그러나, 상기 제 3외부 단자(30, 32)가 형성될 때, 그 제 3외부 단자(30, 32)는 통상 소체의 상하부 표면에 연장 형성되어 저항체 패턴(24a, 24d)과의 간격이 좁아지게 된다. 이는 제 3외부 단자(30, 32) 형성시 저항체 패턴(24a, 24d)과 단락될 가능성을 내재하고 있다.However, when the third outer terminals 30 and 32 are formed, the third outer terminals 30 and 32 are usually formed on the upper and lower surfaces of the body so that the gap with the resistor patterns 24a and 24d is narrowed. do. This implies the possibility of shorting with the resistor patterns 24a and 24d when the third external terminals 30 and 32 are formed.

이를 해소하기 위해, 상술한 종래의 제조공정과 동일한 제조공정을 거쳐서 제조되는 적층 어레이 칩(20)에서, 최외부에 위치된 단위 소자(20a, 20d)를 중간에 위치된 단위 소자(20b, 20c)보다 조금 넓게 제조하기도 한다. 그러나, 이러한 방법 은 어레이 칩의 전체적인 크기를 증가시키게 되어 최근의 소형화 추세에 적합하지 않다. 더욱이 불필요한 부분이 발생하여 재료의 낭비를 가져와 제작 단가도 증가하게 된다. In order to solve this problem, in the stacked array chip 20 manufactured by the same manufacturing process as the above-described conventional manufacturing process, the unit elements 20b and 20c positioned in the middle of the unit elements 20a and 20d positioned at the outermost portion It is also a little wider than). However, this method increases the overall size of the array chip, which is not suitable for the recent miniaturization trend. In addition, unnecessary parts are generated, resulting in waste of materials, thereby increasing the manufacturing cost.

그에 따라, 불필요한 부분의 발생을 없애면서 제 3외부 단자(30, 32)와 저항체 패턴(24a, 20d)간의 단락을 방지하기 위해, 도 1에 대한 설명과 동일한 제조 공정을 거치면서 제조되는 적층 어레이 칩에서 저항체 패턴(24a, 20d)을 꺾인 형상(예컨대, 갈매기 형상, 호 형상)으로 형성시키기도 한다. 예를 들어, 그 저항체 패턴(24a)의 오목부는 제 3외부 단자(30)에 대향되고 그 저항체 패턴(24a)의 오목부의 반대편 즉, 볼록한 부위는 저항체 패턴(24b)에 근접된다. 그리고, 그 저항체 패턴(24d)의 오목부는 제 3외부 단자(32)에 대향되고 그 저항체 패턴(24d)의 오목부의 반대편 즉, 볼록한 부위는 저항체 패턴(24c)에 근접된다.Accordingly, in order to prevent the occurrence of unnecessary parts and to prevent a short circuit between the third external terminals 30 and 32 and the resistor patterns 24a and 20d, the stacked array manufactured through the same manufacturing process as described with reference to FIG. 1. In the chip, the resistor patterns 24a and 20d may be formed in a bent shape (eg, a chevron shape or an arc shape). For example, the recessed portion of the resistor pattern 24a is opposed to the third outer terminal 30 and the opposite side of the recessed portion of the resistor pattern 24a, that is, the convex portion, is close to the resistor pattern 24b. The concave portion of the resistor pattern 24d is opposed to the third outer terminal 32, and the opposite side, that is, the convex portion, of the concave portion of the resistor pattern 24d is close to the resistor pattern 24c.

그러나, 상술한 종래의 적층 어레이 칩의 구조에 따르면, 최외측의 저항체 패턴(24a, 24d)을 꺾인 형상으로 형성시킴에 따라 그 꺾인 형상의 저항체 패턴(24a, 24d)과 그 저항체 패턴에 인접한 직선 형상의 저항체 패턴(24b, 24c)의 저항체 패턴의 길이 방향에 따른 각 지점간의 거리가 일정하지 않게 된다. 그리하여 상호간에 미치는 전기적 간섭이나 기생 인덕턴스, 커패시턴스 성분 등이 일정하지 못하여 각 저항체 패턴간에 동일한 전기적인 특성을 나타내지 않는다는 문제가 있다.However, according to the structure of the conventional stacked array chip described above, as the outermost resistor patterns 24a and 24d are formed in a bent shape, the bent resistor patterns 24a and 24d and a straight line adjacent to the resistor pattern are formed. The distance between each point along the longitudinal direction of the resistor patterns of the shaped resistor patterns 24b and 24c is not constant. Thus, there is a problem in that electrical interference, parasitic inductance, capacitance components, etc., which are not constant between each other do not exhibit the same electrical characteristics between the resistor patterns.

그리고, 중앙의 저항체 패턴(24b, 24c)은 일직선으로 되어 있고 그 중앙의 저항체 패턴(24b, 24c)의 좌우측에 형성된 저항체 패턴(24a, 20d)은 꺾인 형상이므로, 그 중앙의 저항체 패턴(24b, 24c)의 전체 길이와 최외부의 저항체 패턴(24a, 20d)의 전체 길이 및 전체적인 형상이 상호 달라지게 된다. 그로 인해, 각 단위 소자별로 동일한 저항값 구현이 어렵게 된다.In addition, since the resistor patterns 24b and 24c in the center are in a straight line, and the resistor patterns 24a and 20d formed on the left and right sides of the resistor patterns 24b and 24c in the center thereof are bent, the resistor patterns 24b and 24b in the center are The total length of 24c) and the total length and overall shape of the outermost resistor patterns 24a and 20d are mutually different. Therefore, it is difficult to implement the same resistance value for each unit element.

또한, 저항체 패턴(24a, 20d)을 꺾인 형상으로 형성함에 따라, 제품마다 동일한 저항값을 구현하는 것이 어려워진다. 즉 저항체 패턴은 주로 인쇄에 의해 형성되게 되는데 볼록한 형상 및 오목한 형상을 가지고 있음으로 인해 이러한 형상이 저항값에 영향을 주게 된다. 따라서, 정확한 형상의 인쇄가 필수적으로 요구되고 칩의 소형화에 따라 고도의 인쇄 정밀도가 요구되어 제조 비용이 상승하게 된다. 또한, 볼록한 부분에서는 방사손실이 발생하여 각 단위 소자의 전기적인 특성이 동일하지 못하여 제품의 신뢰성이 떨어진다. In addition, as the resistor patterns 24a and 20d are formed in a bent shape, it is difficult to implement the same resistance value for each product. That is, the resistor pattern is mainly formed by printing, and the shape of the resistor has a convex shape and a concave shape, and this shape affects the resistance value. Therefore, the printing of the accurate shape is indispensable, and as the size of the chip is reduced, a high printing precision is required, thereby increasing the manufacturing cost. In addition, in the convex portion, radiation loss occurs, so that the electrical characteristics of each unit element are not the same, which lowers the reliability of the product.

또, 도 2의 종래 기술에서는 금속 패드, 저항체 패턴, 외부 단자의 순으로 형성하고, 동일한 저항값을 얻기 위하여 대향하고 있는 금속 패드간의 거리를 동일하게 구성시켰다. 그러나, 금속 패드와 외부 단자 사이에 저항체 패턴이 개재하고 있어, 금속 패드와 외부 단자의 직접적인 접속(금속 패드의 노출 단부에서의 접속)이 정확하게 이루어지지 않는다면, 금속 패드간의 거리를 정확하게 설정하더라도 저항값이 동일하게 형성되지 않게 된다.In addition, in the prior art of FIG. 2, the metal pad, the resistor pattern, and the external terminal were formed in order, and the distances between the metal pads facing each other were equally configured to obtain the same resistance value. However, if a resistor pattern is interposed between the metal pad and the external terminal, and the direct connection between the metal pad and the external terminal (connection at the exposed end of the metal pad) is not made correctly, the resistance value is set even if the distance between the metal pads is set correctly. This will not be the same.

한편, 상술한 다수개의 단위 소자가 하나의 칩으로 된 종래의 적층 어레이 칩을 제조하기 위해서는, 1) 소체(20) 형성 2) 금속 패드(22a, 22b, 22c, 22d) 형성 3) 저항체 패턴(24a, 24b, 24c, 24d) 형성 4) 1차 열처리 5) 터미네이션(termination)-외부 단자(26, 28, 30, 32) 형성 6) 2차 열처리 7) 상하부 선별 8) 오버글레이징(overglazing)의 공정수순을 따른다. 여기서, 소체(20) 형성 공정과 금속 패드(22a, 22b, 22c, 22d) 형성 공정과 저항체 패턴(24a, 24b, 24c, 24d) 형성 공정 및 터미네이션 공정은 상술한 구조 설명으로 갈음한다.On the other hand, in order to manufacture a conventional stacked array chip in which the plurality of unit elements described above are one chip, 1) forming the body 20, 2) forming the metal pads 22a, 22b, 22c, and 22d, and 3) resistive pattern ( 24a, 24b, 24c, 24d formation 4) Primary heat treatment 5) Termination-Form external terminals 26, 28, 30, 32 6) Secondary heat treatment 7) Top and bottom sorting 8) Overglazing Follow the process sequence. Here, the process of forming the body 20, the process of forming the metal pads 22a, 22b, 22c, and 22d, the process of forming the resistor patterns 24a, 24b, 24c, and 24d, and the termination process are replaced with the above-described structure description.

상기 1차 열처리 공정은 상기 소체(20)의 상면 양측부에 형성된 금속 패드(22a, 22b, 22c, 22d)와 저항체 패턴(24a, 24b, 24c, 24d)을 결합시키기 위한 것이다. 그리고, 상기 2차 열처리 공정은 상기 외부 단자들(26, 28, 30, 32)을 상기 저항체 패턴(24a, 24b, 24c, 24d) 및 내부 도전체 패턴이 노출된 소체(20)의 측면부와 결합되도록 하기 위한 것이다.The primary heat treatment process is to bond the metal pads 22a, 22b, 22c, 22d and the resistor patterns 24a, 24b, 24c, and 24d formed on both sides of the upper surface of the body 20. The secondary heat treatment process couples the external terminals 26, 28, 30, and 32 to the side portions of the body 20 to which the resistor patterns 24a, 24b, 24c, and 24d and the internal conductor pattern are exposed. It is to make it possible.

그런데, 이러한 종래의 제조방법에서는 오버글레이징 공정전에 상하부 선별 공정이 필수적으로 요구된다. 왜냐하면, 상술한 터미네이션 공정은 벨트(46)에 의해 이송되어 오는 칩의 측면에 외부 단자를 형성시키기만 하면 되므로, 벨트(46)를 통해 이송되어 오는 칩의 저항체 패턴(24a, 24b, 24c, 24d)이 동일방향으로 향하고 있는지에 대한 정렬상태를 전혀 고려하지 않기 때문이다. 다시 말해서, 도 3의 벌크 피드 호퍼(40)에 넣어진 칩들은 상하부 구분없이 넣어진 것이고, 그 벌크 피드 호퍼(40)와 벌크 피더와 로드 플레이트(44) 및 벨트(46)를 통해 이송되는 칩들 역시 상하부 구분없이 이송되어 터미네이션된다.However, in the conventional manufacturing method, the upper and lower sorting processes are essentially required before the overglazing process. Because the above termination process only needs to form an external terminal on the side of the chip conveyed by the belt 46, the resistor patterns 24a, 24b, 24c and 24d of the chip conveyed through the belt 46. This does not account for the alignment of whether () is pointing in the same direction. In other words, the chips placed in the bulk feed hopper 40 of FIG. 3 are placed without the upper and lower portions, and the chips are transferred through the bulk feed hopper 40, the bulk feeder, the load plate 44, and the belt 46. It is also conveyed and terminated without distinguishing the upper and lower parts.

이와 같은 종래의 터미네이션 공정을 거친 칩들이 오버글레이징을 위한 부분으로 이송되어 간다고 가정하여 보면, 상하부가 뒤섞여 있는 칩들이 오버글레이징을 위한 부분으로 이송될 것이고, 그러한 상태에서 오버글레이징이 실시되면 저항체 패턴이 형성된 상부가 아닌 하부에 오버글레이징이 실시된 비정상적인 칩들이 다수개 발생하여 생산수율을 떨어뜨리게 된다. Assuming that chips having undergone such a conventional termination process are transferred to the portion for overglazing, chips having mixed upper and lower portions will be transferred to the portion for overglazing. A large number of abnormal chips that have been overglazed in the lower part, rather than the upper part, are generated, which lowers the production yield.

따라서, 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 상부(즉, 상면)를 대상으로 오버글레이징이 실시될 수 있도록 별도의 장비를 갖추어서 칩의 상하부를 선별하는 작업을 실시하거나 작업자가 일일이 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 부위를 상면으로 하는 작업을 실시해야 되므로, 별도 장비의 설치에 따른 비용의 증가와 작업 인력 증가 및 제조 공정에 소요되는 시간이 상당히 길어지게 된다.Therefore, a separate device is provided to overglaze the upper part (that is, the upper surface) on which the resistor patterns 24a, 24b, 24c, and 24d are formed, and the operation of selecting the upper and lower parts of the chip is performed by the operator or by the worker. Since the work should be performed on the upper surface of the portion where the resistor patterns 24a, 24b, 24c, and 24d are formed, the cost of the installation of the separate equipment increases, the manpower increase, and the time required for the manufacturing process becomes considerably longer.

따라서, 종래의 제조 방법에서는 2차 열처리를 마친 제품(칩)에 대해 과도한 노력과 비용이 소요되는 상하부 선별 공정을 반드시 거쳐야 하는 문제점이 있다.Therefore, the conventional manufacturing method has a problem that the upper and lower sorting process that requires excessive effort and cost for the product (chip) after the secondary heat treatment must be passed.

상술한 종래의 예에 따른 적층 어레이 칩의 구조 및 제조공정에서의 문제점을 정리하여 보면 다음과 같다.The problems in the structure and manufacturing process of the stacked array chip according to the conventional example described above are as follows.

먼저, 구조적인 문제점에 대하여 설명한다.First, the structural problem will be described.

1) 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자를 저항 인쇄용 패드로 직접 사용할 경우에는 상부에 노출된 외부 단자 양단의 최단거리가 일정하지 않아서 저항 공차 조절에 어려움이 있다. 따라서, 외부 단자와의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위해 전도성의 금속 패드가 사용된다. 그런데, 상기 예로 든 종래의 모든 적층 어레이 칩은 소체의 상면 양측부상에 금속 패드를 형성한 후 저항체 패턴을 인쇄하고 나서 외부 단자들을 형성시킨 것이므로, 그 외부 단자들이 직접적으로 금속 패드에 접속된 것이 아니다. 즉, 소체의 측면부에 노출되는 금속 패드와 외부 단자가 접속되는 형상이어서 그 상호간의 접속이 제대로 되지 않을 경우에는 저항값이 일정하게 유 지되지 않게 된다. 그에 따라, 얻고자 하는 저항값을 제대로 얻을 수 없게 된다. 1) In general, the resistance value is inversely proportional to the printing width and thickness of the resistor and directly proportional to the length. When the external terminal is directly used as a pad for resistance printing, it is difficult to adjust the resistance tolerance because the shortest distance between both ends of the external terminal exposed at the top is not constant. Thus, conductive metal pads are used to facilitate contact with the external terminals and to constantly control the separation distance. However, all of the conventional stacked array chips mentioned above are formed with metal pads on both sides of the upper surface of the body, and then printed with a resistor pattern, thereby forming external terminals. Therefore, the external terminals are not directly connected to the metal pads. . In other words, when the metal pad exposed to the side surface of the body and the external terminal are connected to each other and the connection between them is not properly made, the resistance value is not kept constant. As a result, the desired resistance value cannot be obtained properly.

2) 저항체 패턴(24a, 20d)을 꺾인 형상으로 형성시킨 적층 어레이 칩 구조에서, 꺾인 형상의 저항체 패턴과 그 저항체 패턴에 인접한 직선 형상의 저항체 패턴의 각 지점간의 거리가 일정하지 않으므로, 상호간에 미치는 간섭이 일정하지 못하여 동일한 전기적인 특성을 유지하기 어렵다. 2) In the laminated array chip structure in which the resistor patterns 24a and 20d are formed in a bent shape, the distance between the bent resistor pattern and the points of the linear resistor pattern adjacent to the resistor pattern is not constant, so The interference is not constant and it is difficult to maintain the same electrical characteristics.

3) 저항체 패턴(24a, 20d)을 꺾인 형상으로 형성시킨 적층 어레이 칩 구조에서, 중앙의 저항체 패턴(24b, 24c)은 일직선으로 되어 있고 그 중앙의 저항체 패턴(24b, 24c)의 좌우측에 형성된 저항체 패턴(24a, 20d)은 꺾인 형상이므로, 그 중앙의 저항체 패턴(24b, 24c)의 전체 길이와 최외부의 저항체 패턴(24a, 20d)의 전체 길이및 전체적인 형상이 상호 달라지게 된다. 그로 인해, 각 단위 소자별로 동일한 저항값 구현이 어렵게 된다. 3) In the stacked array chip structure in which the resistor patterns 24a and 20d are formed in a bent shape, the resistor patterns 24b and 24c in the center are in a straight line and the resistors formed on the left and right sides of the resistor patterns 24b and 24c in the center thereof. Since the patterns 24a and 20d are bent, the total lengths of the resistor patterns 24b and 24c in the center and the overall lengths and the overall shapes of the outermost resistor patterns 24a and 20d are different from each other. Therefore, it is difficult to implement the same resistance value for each unit element.

4) 저항체 패턴(24a, 20d)을 꺾인 형상으로 형성함에 따라 제품마다 동일한 저항값을 구현하는 것이 어려워지고, 볼록한 부분에서는 방사손실이 발생하여 각 단위 소자의 전기적인 특성이 동일하지 못하여 제품의 신뢰성이 떨어진다. 4) As the resistor patterns 24a and 20d are formed in a bent shape, it is difficult to realize the same resistance value for each product, and radiation loss occurs in the convex portion, so that the electrical characteristics of each unit element are not the same, so that the reliability of the product. Falls.

그리고, 제조공정에서의 문제점을 설명하면, 앞서 설명한 바와 같이 2차 열처리를 마친 제품(칩)에 대하여 오버글레이징을 실시하기 위해서는 반드시 제품의 상하부를 선별하는 공정을 거쳐야 되므로, 상하부 선별을 위한 별도의 장비를 설치하는 경우에는 장비의 추가 설치에 따른 비용이 막대하고, 작업자가 직접 일일이 제품의 상하부를 선별하는 경우에는 작업 인력이 증원되어야 할 뿐만 아니라 제조 공정의 총소요시간이 상당히 길어지게 된다.In addition, if the problem in the manufacturing process is described, in order to perform the overglazing of the product (chip) after the second heat treatment, as described above, the process of selecting the upper and lower parts of the product must be performed. In the case of installing the equipment, the cost of additional installation of the equipment is enormous, and if the worker selects the upper and lower parts of the product by hand, the workforce must be increased and the total time required for the manufacturing process becomes considerably longer.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 외부 단자와의 단락을 방지함과 더불어 각 단위 소자의 전기적인 특성을 균일하게 구현시킨 칩 소자를 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and an object thereof is to provide a chip device that prevents short circuits with external terminals and uniformly realizes electrical characteristics of each unit device.

본 발명의 다른 목적은 상하부 선별공정을 수행하지 않고서도 신속한 제조가 가능한 칩 소자를 제공함에 있다.Another object of the present invention is to provide a chip device capable of rapid manufacturing without performing the upper and lower sorting process.

상기와 같은 목적을 달성하기 위하여 본 발명의 제 1실시예에 따른 칩 소자는, 소체의 상면에서 상호 이격되게 형성된 다수의 전자소자 패턴; 상기 소체의 상면에 형성되되, 일단부가 상기 다수의 전자소자 패턴의 일측에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군; 상기 소체의 상면에 형성되되, 일단부가 상기 다수의 전자소자 패턴의 타측에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군; 상기 소체의 일측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되어 상기 제 1금속 패드군의 다수의 금속 패드에 접속되는 다수의 외부 단자를 갖춘 제 1외부 단자군; 상기 소체의 일측면부의 반대측인 타측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되어 상기 제 2금속 패드군의 다수의 금속 패드에 접속되는 다수의 외부 단자를 갖춘 제 2외부 단자군; 및 상기 소체의 다른 일측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자를 구비하고, 상기 다수의 전자소자 패턴은 직선 형상이고, 상기 제 1외부 단 자군의 외부 단자들은 상기 제 1금속 패드군의 금속 패드들의 타단부 상면에 접속되며, 상기 제 2외부 단자군의 외부 단자들은 상기 제 2금속 패드군의 금속 패드들의 타단부 상면에 접속되고, 상기 제 1 및 제 2금속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어진 것을 특징으로 한다.In order to achieve the above object, the chip device according to the first embodiment of the present invention comprises: a plurality of electronic device patterns formed to be spaced apart from each other on an upper surface of the body; A first metal pad group formed on an upper surface of the body, the first metal pad group having a plurality of metal pads having one end connected to one side of the plurality of electronic device patterns; A second metal pad group formed on an upper surface of the body, the second metal pad group having a plurality of metal pads having one end connected to the other side of the plurality of electronic device patterns; A first external terminal group having a plurality of external terminals connected to respective internal electrode patterns exposed on one side of the body and having one end extending to an upper surface of the body to be connected to a plurality of metal pads of the first metal pad group ; A plurality of external terminals connected to respective inner electrode patterns exposed to the other side portion opposite to one side portion of the body, and having one end extending to an upper surface of the body to be connected to a plurality of metal pads of the second metal pad group; A second external terminal group; And a third external terminal connected to an internal electrode pattern exposed on the other side surface of the body and having one end extending to an upper surface of the body, wherein the plurality of electronic device patterns have a linear shape and the first external terminal group. External terminals of the first metal pad group are connected to an upper surface of the other end of the metal pads, and external terminals of the second external terminal group are connected to an upper surface of the other end of the metal pads of the second metal pad group. The metal pad adjacent to the third external terminal among the first and second metal pad groups may be inclined in a direction away from the third external terminal.

상기와 같이 구성된 제 1실시예에 따르면, 최외부에 배치된 전자소자 패턴과 그에 인접된 외부 단자간의 단락 가능성을 제거하게 되고, 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 되며, 전자소자 패턴이 직선이기 때문에 인접한 전자소자 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있으며, 모든 전자소자 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상을 상호 동일하게 하여 각 단위 소자별로 동일한 저항값 구현이 가능하고, 방사 손실이 발생할 부분이 없어서 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다.According to the first embodiment configured as described above, the possibility of short circuit between the electronic device pattern disposed at the outermost part and the external terminal adjacent thereto is removed, and the resistance value is easily adjusted by controlling the distance between the metal pads constantly. Since the electronic device pattern is a straight line, the distance between each point of the adjacent electronic device pattern can be kept constant, so that the interference between each other can be kept constant. Since all the electronic device patterns have a straight line shape, the total length and the overall shape of each are the same. In this way, the same resistance value can be realized for each unit device, and since there is no part to generate radiation loss, the electrical characteristics of each unit device are implemented in the same way.

그리고, 본 발명의 제 2실시예에 따른 칩 소자는, 소체의 양측면부에 다수개의 외부 단자로 각각 형성되되, 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되고 그 각 다수개의 외부 단자의 일단이 상기 소체의 상면으로 연장되는 제 1 및 제 2외부 단자군; 상기 소체의 다른 측면부에 형성되되, 해당 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자; 상기 소체의 상면에 연장형성된 상기 제 1외부 단자군의 외부 단자들의 일단에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군; 상기 소체의 상면에 연장형성된 상기 제 2외부 단자군의 외부 단자들의 일단에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군; 및 상기 소체의 상면에 상호 이격되게 형성되되, 상기 제 1 및 제 2금속 패드군의 상호 대향하고 있는 금속 패드에 접속된 다수의 전자소자 패턴을 구비하고, 상기 각 금속 패드는 대응되는 외부 단자의 일단 상면에 겹쳐지게 형성되고, 상기 다수의 전자소자 패턴은 직선 형상이며, 상기 각 전자소자 패턴의 양측면 저부는 상호 대향하고 있는 금속 패드의 일측 상면에 접속되고, 상기 제 1 및 제 2금속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어진 것을 특징으로 한다.In addition, the chip device according to the second embodiment of the present invention is formed with a plurality of external terminals on both side portions of the body, each connected to each of the internal electrode patterns exposed on the side portion, one end of each of the plurality of external terminals First and second external terminal groups extending to an upper surface of the body; A third outer terminal formed at the other side of the body, the third outer terminal being connected to an inner electrode pattern exposed to the side part and having one end extending to an upper surface of the body; A first metal pad group having a plurality of metal pads formed to be connected to one end of external terminals of the first external terminal group formed on an upper surface of the body; A second metal pad group having a plurality of metal pads formed to be connected to one end of external terminals of the second external terminal group formed on an upper surface of the body; And a plurality of electronic device patterns formed on the upper surface of the body and spaced apart from each other, the plurality of electronic device patterns being connected to the metal pads facing each other of the first and second metal pad groups. Once overlapped on an upper surface, the plurality of electronic device patterns have a straight line shape, and bottom portions of both sides of each of the electronic device patterns are connected to an upper surface of one side of the metal pad facing each other, and among the first and second metal pad groups. The metal pad adjacent to the third external terminal may be inclined in a direction away from the third external terminal.

상기와 같이 구성된 제 2실시예에 따르면, 최외부에 배치된 전자소자 패턴과 그에 인접된 외부 단자간의 단락 가능성을 제거하게 되고, 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 되며, 전자소자 패턴이 직선이기 때문에 인접한 전자소자 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있으며, 모든 전자소자 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상을 상호 동일하게 하여 각 단위 소자별로 동일한 저항값 구현이 가능하고, 방사 손실이 발생할 부분이 없어서 각 단위 소자의 전기적인 특성을 동일하게 구현하게 되며, 종래와 같은 제품의 선별 공정을 행하지 않고서도 간단한 공정에 의해 정상적인 오버글레이징이 실시된다. According to the second embodiment configured as described above, the possibility of short circuit between the electronic device pattern disposed at the outermost part and the external terminal adjacent thereto is removed, and the resistance value can be easily adjusted by controlling the distance between the metal pads constantly. Since the electronic device pattern is a straight line, the distance between each point of the adjacent electronic device pattern can be kept constant, so that the interference between each other can be kept constant. Since all the electronic device patterns have a straight line shape, the total length and the overall shape of each are the same. It is possible to implement the same resistance value for each unit element, there is no part to generate radiation loss to implement the same electrical characteristics of each unit element, by a simple process without performing a conventional sorting process of products Normal overglazing is performed.

그리고, 본 발명의 제 3실시예에 따른 칩 소자는, 소체의 양측면부에 다수개의 외부 단자로 각각 형성되되, 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되면서 그 각 다수개의 외부 단자의 일단이 상기 소체의 상면으로 연장되는 제 1 및 제 2외부 단자군; 상기 소체의 다른 측면부에 형성되되, 해당 측면부에 노출된 내부 전극 패턴과 연결되면서 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자; 상기 소체의 상면에서 상기 제 1외부 단자군의 외부 단자들의 일단이 연장형성된 부위상에 겹쳐지게 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군; 상기 소체의 상면에서 상기 제 2외부 단자군의 외부 단자들의 일단이 연장형성된 부위상에 겹쳐지게 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군; 및 상기 소체의 상면에 상호 이격되게 직선으로 형성되되, 양측면 저부가 상기 제 1 및 제 2금속 패드군의 상호 대향하고 있는 금속 패드의 상면에 접속된 다수의 전자소자 패턴을 구비하고, 상기 제 1 및 제 2금속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어지며, 상기 경사지게 꺾어진 금속 패드에 인접한 금속 패드 또한 꺾어진 것을 특징으로 한다.The chip device according to the third embodiment of the present invention is formed with a plurality of external terminals on both side surfaces of the body, and is connected to respective internal electrode patterns exposed on the side surfaces thereof, and one end of each of the plurality of external terminals. First and second external terminal groups extending to an upper surface of the body; A third outer terminal formed at another side portion of the body, the third outer terminal having one end extending to an upper surface of the body while being connected to an inner electrode pattern exposed to the side portion; A first metal pad group having a plurality of metal pads formed at an upper surface of the body to overlap one end of the external terminals of the first external terminal group on an extended portion; A second metal pad group having a plurality of metal pads formed on the upper surface of the body so as to overlap one end of the external terminals of the second external terminal group on an extended portion; And a plurality of electronic device patterns formed in a straight line to be spaced apart from each other on an upper surface of the body, and having both side bottoms connected to upper surfaces of metal pads facing each other of the first and second metal pad groups. The metal pad adjacent to the third external terminal of the second metal pad group may be bent obliquely in a direction away from the third external terminal, and the metal pad adjacent to the inclined bent metal pad may also be bent.

상기와 같이 구성된 제 3실시예에 따르면, 최외부에 배치된 전자소자 패턴과 그에 인접된 외부 단자간의 단락 가능성을 제거하게 되고, 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 되며, 전자소자 패턴이 직선이기 때문에 인접한 전자소자 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있으며, 모든 전자소자 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상을 상호 동일하게 하여 각 단위 소자별로 동일한 저항값 구현이 가능하고, 방사 손실이 발생할 부분이 없어서 각 단위 소자의 전기적인 특성을 동일하게 구현하게 되며, 또한, 제 1 및 제 2금속 패드군의 금속 패드들을 적절하게 꺾어서 전자소자 패턴간의 이격 거리를 동일하게 함으로써 서로간에 미치는 간섭을 동일하게 하여 각 단위 소자의 주파수 특성을 동일하게 구현함이 가능하게 되고, 종래와 같은 제품의 선별 공정을 행하지 않고서도 간단한 공정에 의해 정상적인 오버글레이징이 실시된다. According to the third embodiment configured as described above, the possibility of short circuit between the electronic device pattern disposed at the outermost part and the external terminal adjacent thereto is removed, and the resistance value is easily adjusted by controlling the distance between the metal pads constantly. Since the electronic device pattern is a straight line, the distance between each point of the adjacent electronic device pattern can be kept constant, so that the interference between each other can be kept constant. Since all the electronic device patterns have a straight line shape, the total length and the overall shape of each are the same. The same resistance value can be realized for each unit element, and since there is no portion of radiation loss, the electrical characteristics of each unit element are equally implemented, and the metal pads of the first and second metal pad groups are appropriately provided. By making the same distance, the distance between electronic device patterns is the same, so that the interference between each other is the same. Therefore, the frequency characteristics of each unit element can be realized in the same manner, and normal overglazing is performed by a simple process without performing a conventional screening process.

이하, 첨부된 도면을 참조하여 본 발명에 따른 칩 소자에 대하여 설명하면 다음과 같다.Hereinafter, a chip device according to the present invention will be described with reference to the accompanying drawings.

(제 1실시형태)(First embodiment)

도 4는 본 발명의 제 1실시예에 따른 칩 소자의 구성 및 제조공정도이다.4 is a configuration and a manufacturing process diagram of a chip device according to a first embodiment of the present invention.

우선, 상술한 종래 기술에서와 같은 방법으로 본 발명의 칩 소자를 구성할 성형 시트를 제조한다. 즉, 도 1과 같이 다수개의 시트(10, 12, 14, 16)를 적층하여 도 4(a)에서와 같은 소체(20)를 형성한다. EMI특성을 구현하기 위한 R-C필터의 커패시터(C)가 구현된 것으로 보면 된다. 그 시트의 수는 4개 이상이어도 무방하다. 그리고, 제 1시트(10)와 제 2시트(12) 및 제 3시트(14)에 형성된 내부 전극 패턴의 형상은 도 1과 다른 형상이어도 무방하다. 그리고, 도 4에서는 소체(20)를 구성하는 단위 소자를 4개로 하였는데, 적어도 하나 이상이면 된다. 이러한 내용은 이하의 실시형태 설명에 그대로 적용된다.First, a molded sheet for constituting the chip element of the present invention is produced in the same manner as in the above-described prior art. That is, as shown in FIG. 1, a plurality of sheets 10, 12, 14, and 16 are stacked to form the body 20 as shown in FIG. 4A. It is assumed that the capacitor C of the R-C filter to implement the EMI characteristic is implemented. The number of the sheets may be four or more. The shape of the internal electrode patterns formed on the first sheet 10, the second sheet 12, and the third sheet 14 may be different from that of FIG. 1. In addition, in FIG. 4, although the unit element which comprises the body 20 was four, what is necessary is just at least one. This content is applied to the following embodiment description as it is.

원하는 소체(20)가 도 4a에서와 같이 4개의 단위 소자(20a, 20b, 20c, 20d)를 갖도록 제조되면, R-C필터의 저항(R)을 구현하기 위해 도 4b에서와 같이 소체(20)의 상면에 저항체 패턴(51, 52, 53, 54)을 형성한다. 특허청구범위에 있어서 '전자소자 패턴' 은 이 저항체 패턴을 포함하여 인덕터 패턴 등 소정의 전기적 특성 을 발휘하는 도전성의 패턴을 모두 포함한다.When the desired body 20 is manufactured to have four unit elements 20a, 20b, 20c, and 20d as shown in FIG. 4a, to realize the resistance R of the RC filter, as shown in FIG. Resistor patterns 51, 52, 53, and 54 are formed on the upper surface. In the claims, the 'electronic device pattern' includes all of the conductive patterns including the resistor pattern and exhibiting predetermined electrical characteristics such as the inductor pattern.

이 공정은 EMI 필터의 삽입 손실과 공진 주파수를 조절하게 하고 노이즈 감쇄 효과를 증대시키며 입력/출력 단자를 전기적으로 연결하여 데이터 전송 선로 역할을 수행할 수 있도록 하기 위함이다. 그 저항체 패턴(51, 52, 53, 54)은 RuO2를 기본 물질로 하는 도전체에 유리 및 Pd, Ti 등을 첨가하여 일정한 면저항값(Rs)을 가지는 페이스트(paste)를 이용하여 인쇄 공정을 통하여 구현한다. 그 저항체 패턴(51, 52, 53, 54)은 각 단위 소자의 양측부 끝단에 닿을 정도로 길게 하여도 무방하지만 후속의 금속 패드 형성 공정이 있으므로 양측부 끝단까지 길게 형성될 필요가 없다.This process is to control the insertion loss and resonant frequency of the EMI filter, increase the noise attenuation effect, and to electrically connect the input / output terminals to serve as data transmission lines. The resistor patterns 51, 52, 53, and 54 have a printing process using a paste having a constant sheet resistance value Rs by adding glass, Pd, Ti, and the like to a conductor based on RuO 2 . Implement through The resistor patterns 51, 52, 53, and 54 may be long enough to reach both ends of each unit element, but there is no need to lengthen the ends of both sides because there is a subsequent metal pad forming process.

도 4에서, 저항체 패턴(51, 52, 53, 54)간의 이격 거리(e1, e2, e3)를 살펴보면, 이격 거리(e1)와 이격 거리(e3)는 동일하고, 이격 거리(e2)는 상기 이격 거리(e1, e3)보다 조금 크다. 이는 저항체 패턴(51)과 제 3외부 단자(68)와의 단락 및 저항체 패턴(54)과 제 4외부 단자(70)와의 단락을 효과적으로 방지하기 위한 것이다. 즉, 최외측의 저항체 패턴(51, 54)과 외부 단자(68, 70)와의 거리를 멀게 함으로써 상호간의 단락 발생율을 현저히 저감시켰다. In FIG. 4, referring to the separation distances e1, e2, and e3 between the resistor patterns 51, 52, 53, and 54, the separation distance e1 and the separation distance e3 are the same, and the separation distance e2 is the same. It is slightly larger than the separation distances e1 and e3. This is to effectively prevent a short circuit between the resistor pattern 51 and the third external terminal 68 and a short circuit between the resistor pattern 54 and the fourth external terminal 70. That is, by shortening the distance between the outermost resistor patterns 51 and 54 and the external terminals 68 and 70, the occurrence rate of the short circuit between them was significantly reduced.

상기 저항체 패턴(51, 52, 53, 54)을 형성한 후에는 도 4c에서와 같이 각 단위 소자(20a, 20b, 20c, 20d)에 제 1금속 패드군(60) 및 제 2금속 패드군(62)을 그 저항체 패턴(51, 52, 53, 54)의 양측부상에 겹쳐지게 형성한다. 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자를 저항 인쇄용 패드로 직접 사용할 경우에는 상부에 노출된 외부 단자 양단의 최단거리가 일정하지 않아서 저항 공차 조절에 어려움이 있다. 따라서, 외부 단자와의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위해 전도성의 금속 패드가 사용된다. 그 제 1금속 패드군(60)은 네 개의 금속 패드(60a, 60b, 60c, 60d)로 이루어지고, 그 금속 패드(60a, 60b, 60c, 60d)는 소체(20)의 상면 일측부에서 저항체 패턴(51, 52, 53, 54)과 일대일로 형성된다. 그리고, 상기 제 2금속 패드군(62)은 네 개의 금속 패드(62a, 62b, 62c, 62d)로 이루어지고, 그 금속 패드(62a, 62b, 62c, 62d)는 소체(20)의 상면 타측부에서 저항체 패턴(51, 52, 53, 54)과 일대일로 형성된다. 여기서, 상기 제 1금속 패드군(60)의 금속 패드와 제 2금속 패드군(62)의 금속 패드는 상호 대향되게 형성되고, 상호 대향되고 있는 금속 패드간의 이격 거리(d1, d2, d3, d4)는 상호 동일하다. 그리고, 상기 제 1 및 제 2금속 패드군(60, 62)에서 외측의 금속 패드(60a, 60d, 62a, 62d)는 상기 최외측의 저항체 패턴(51, 54)과의 결합을 위해 소체(20)의 상면의 중앙측으로 소정각도 꺾인 채로 형성된다. 상기 제 1 및 제 2금속 패드군(60, 62)은 실크 스크린 인쇄 기법에 의해 형성됨이 바람직한데, 이는 추후에 형성될 외부 단자와의 접촉을 원활히 하고 이격 거리(d1, d2, d3, d4)를 일정하게 조절하기 위해서이다. After the resistor patterns 51, 52, 53, and 54 are formed, the first metal pad group 60 and the second metal pad group 60 may be formed on the unit elements 20a, 20b, 20c, and 20d as shown in FIG. 4C. 62 is formed so as to overlap on both sides of the resistor patterns 51, 52, 53, 54. In general, the resistance value is inversely proportional to the printing width and thickness of the resistor and directly proportional to the length. When the external terminal is directly used as a pad for resistance printing, it is difficult to adjust the resistance tolerance because the shortest distance between both ends of the external terminal exposed at the top is not constant. Thus, conductive metal pads are used to facilitate contact with the external terminals and to constantly control the separation distance. The first metal pad group 60 is composed of four metal pads 60a, 60b, 60c, 60d, and the metal pads 60a, 60b, 60c, 60d are resistors on one side of the upper surface of the body 20. The patterns 51, 52, 53, and 54 are formed one-to-one. The second metal pad group 62 is formed of four metal pads 62a, 62b, 62c, and 62d, and the metal pads 62a, 62b, 62c and 62d are at the other side of the upper surface of the body 20. Are formed one-to-one with the resistor patterns 51, 52, 53, and 54. Here, the metal pads of the first metal pad group 60 and the metal pads of the second metal pad group 62 are formed to face each other, and the separation distances d1, d2, d3, and d4 are opposed to each other. ) Are the same as each other. In addition, in the first and second metal pad groups 60 and 62, the outer metal pads 60a, 60d, 62a, and 62d may be the body 20 for coupling with the outermost resistor patterns 51 and 54. It is formed while bending a predetermined angle to the center side of the upper surface of the). The first and second metal pad groups 60 and 62 are preferably formed by a silk screen printing technique, which facilitates contact with external terminals to be formed later and the separation distances d1, d2, d3, d4. To adjust it constantly.

도 4c에서, 제 1 및 제 2금속 패드군(60, 62)의 금속 패드의 일단은 저항체 패턴(51, 52, 53, 54)의 양단 끝부분상에 겹쳐지게 형성된다. 그 금속 패드(60a∼60d, 62a∼62d)는 보통 Ag를 사용하게 된다. Ag 단독으로 사용될 경우 고온에서 Ag이온의 저항체로의 확산(diffusion) 및 입력/출력단자에 전압인가에 의한 Ag이온의 저항체로의 이동(migration)현상으로 인해 저항값의 변화가 초래될 수 있어 본 발명에서는 Ag에 Pd가 첨가된 페이스트를 사용한다. Ag에 Pd가 첨가된 페이스트를 사용하여야 신뢰성 및 저항값 조절이 용이하게 된다. 이와 같이 금속 패드를 사용하는 경우는 외부 단자를 직접 패드로 사용하는 경우에 비해 일정한 이격 거리 유지가 용이하고 이로 인해 제품의 공정수율이 현저히 높아지게 된다. 그리고, Ag단독의 외부 단자에 비교하여 Ag와 Pd의 혼합물을 금속 패드의 재료로 사용하기 때문에 열 확산에 의한 저항값 변화와 전압인가에 따른 이동을 억제하여 제품에 대한 신뢰성이 향상된다. 그 형성된 제 1 및 제 2금속 패드군(60, 62)은 500 내지 850?? 정도의 온도에서 소성된다.In FIG. 4C, one end of the metal pads of the first and second metal pad groups 60 and 62 is formed to overlap on both ends of the resistor patterns 51, 52, 53, and 54. The metal pads 60a to 60d and 62a to 62d usually use Ag. When Ag alone is used, the resistance value may change due to the diffusion of Ag ions into the resistor at high temperature and migration of Ag ions to the resistor by applying voltage to the input / output terminals. In the invention, a paste in which Pd is added to Ag is used. It is easy to control the reliability and resistance value only when Pd is added to Ag. As such, when the metal pad is used, it is easier to maintain a constant separation distance than when the external terminal is directly used as a pad, thereby significantly increasing the process yield of the product. In addition, since a mixture of Ag and Pd is used as the material of the metal pad, compared to the external terminal of Ag alone, the reliability of the product is improved by suppressing the change in resistance value due to heat diffusion and the movement due to voltage application. The formed first and second metal pad groups 60, 62 are formed of 500 to 850 °. It is fired at a temperature.

여기에서는 저항체 패턴과 금속 패드군을 동시에 소성하는 것으로 설명했지만, 각각 별도의 소성 공정을 거쳐도 된다. 각각 별도의 소성 공정을 거칠 경우에는 소성시에 상하면이 뒤섞이지 않도록 하는 별도의 공정이 필요하게 된다. 이하의 실시형태에 있어서도 마찬가지이다.Here, the resistor pattern and the metal pad group were fired at the same time. However, the firing step may be performed separately. In the case where the respective firing steps are performed separately, a separate step is required in which the upper and lower surfaces are not mixed during firing. The same applies to the following embodiments.

또한, 저항체 패턴을 형성한 후에 금속 패드를 형성하는 것으로 설명했지만, 순서가 그 역으로 되어도 된다. 즉, 금속 패드를 형성한 후에 저항체 패턴을 형성해도 되고, 이하의 실시형태에 있어서도 마찬가지로 적용된다.In addition, although the metal pad was formed after forming a resistor pattern, the order may be reversed. That is, after forming a metal pad, you may form a resistor pattern, and it applies similarly in the following embodiment.

이후, 도 4d에서와 같이 최종적으로 제 1 및 제 2외부 단자군(64, 66), 제 3 및 제 4외부 단자(68, 70)를 형성한다. 즉, 제 1외부 단자군(64; 64a, 64b, 64c, 64d)은 소체(20)의 횡방향(가로방향)의 제 1측면(즉, 제 1금속 패드군(60)과 접촉하게 되는 측면)에 상호 이격되게 형성된다. 그 제 1외부 단자군(64)은 해당 측면 에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상면으로 연장되어 제 1금속 패드군(60; 60a, 60b, 60c, 60d)의 타단 상부에 접촉된다. 제 2외부 단자군(66; 66a, 66b, 66c, 66d)은 소체(20)의 횡방향의 제 2측면(즉, 제 2금속 패드군(62)과 접촉하게 되는 측면)에 상호 이격되게 형성된다. 그 제 2외부 단자군(66)은 해당 측면에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상면으로 연장되어 제 2금속 패드군(62; 62a, 62b, 62c, 62d)의 타단 상부에 접촉된다. 제 3외부 단자(68)는 소체(20)의 종방향(세로방향)의 제 1측면에 형성되어 해당 측면에 노출된 내부 전극 패턴과 연결되고 일단이 상면으로 연장된다. 제 4외부 단자(70)는 소체(20)의 종방향의 제 2측면에 형성되어 해당 측면에 노출된 내부 전극 패턴과 연결되고 일단이 상면으로 연장된다. Thereafter, as shown in FIG. 4D, first and second external terminal groups 64 and 66 and third and fourth external terminals 68 and 70 are finally formed. That is, the first external terminal group 64 (64a, 64a, 64b, 64c, 64d) is in contact with the first side surface (ie, the first metal pad group 60) in the transverse direction (horizontal direction) of the body 20 Are spaced apart from each other. The first outer terminal group 64 is connected to each of the inner electrode patterns exposed on the side surface thereof, and one end thereof extends to an upper surface thereof to contact the upper end of the first metal pad group 60 (60a, 60b, 60c, 60d). do. The second outer terminal group 66 (66a, 66b, 66c, 66d) is formed to be spaced apart from each other on the second side in the transverse direction of the body 20 (that is, the side in contact with the second metal pad group 62) do. The second outer terminal group 66 is connected to each of the inner electrode patterns exposed on the side surface thereof, and one end thereof extends to the upper surface to contact the upper end of the second metal pad group 62 (62a, 62a, 62b, 62c, 62d). do. The third external terminal 68 is formed on the first side surface of the body 20 in the longitudinal direction (vertical direction), is connected to the internal electrode pattern exposed on the side surface, and one end thereof extends to the upper surface. The fourth outer terminal 70 is formed on the second side surface of the body 20 in the longitudinal direction, is connected to the inner electrode pattern exposed on the side surface, and one end thereof extends to the upper surface.

이와 같이 형성된 제 1 및 제 2외부 단자군(64, 66), 제 3 및 제 4외부 단자(68, 70)를 상기 저항체 패턴(51, 52, 53, 54) 및 내부 전극 패턴이 노출된 소체(20)의 측면부와 결합시키기 위해 500 내지 850?? 정도의 온도에서 열처리한다. 상기 열처리후에 저항체 패턴(51, 52, 53, 54)이 형성된 상부를 습기 등 외부환경으로부터 보호하기 위해 오버글레이징을 실시한다.The first and second external terminal groups 64 and 66 and the third and fourth external terminals 68 and 70 formed as described above may be formed by exposing the resistor patterns 51, 52, 53, and 54 and the internal electrode patterns. 500 to 850 ° to engage with the side of (20). Heat treatment at the temperature. After the heat treatment, overglazing is performed to protect the upper part of the resistor patterns 51, 52, 53, and 54 formed from external environment such as moisture.

상술한 제 1실시예에 따르면, 최외부에 배치된 저항체 패턴과 그에 인접된 외부 단자간의 거리를 멀게 하여 상호간의 단락 가능성을 제거하게 된다. 그리고, 외부 단자를 금속 패드의 일부에 직접 면접촉되게 형성시키고 금속 패드를 실크 스크린 인쇄기법을 이용하여 균일한 간격으로 형성시킴으로써 저항값을 결정하는 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 된다. 또한, 저항 체 패턴을 직선으로 하기 때문에 꺾인 부분이 없어서 인접한 저항체 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있게 된다. 또, 소체의 상면에 형성되는 모든 저항체 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상(전체 면적)을 상호 동일하게 하여 각 단위 소자별로 동일한 저항값 구현이 가능하다. 또, 저항체 패턴이 모두 직선 형상이므로 방사 손실이 발생할 부분이 없으며 그로 인해 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다.According to the first embodiment described above, the possibility of a short circuit between each other is eliminated by increasing the distance between the resistor pattern disposed at the outermost part and the external terminals adjacent thereto. The external terminals are formed in direct surface contact with a part of the metal pads and the metal pads are formed at uniform intervals using a silk screen printing technique to control the distance between the metal pads to determine the resistance value. It becomes easy. In addition, since the resistor patterns are straight, there are no bent portions, so that the distances between the points of the adjacent resistor patterns can be kept constant so that interference between them can be kept constant. In addition, since all resistor patterns formed on the upper surface of the body have a linear shape, the same overall resistance and the overall shape (total area) are equal to each other to realize the same resistance value for each unit element. In addition, since the resistor patterns are all linear, no radiation loss occurs, thereby realizing the same electrical characteristics of each unit device.

(제 2실시형태)(2nd Embodiment)

도 5는 본 발명의 제 2실시예에 따른 칩 소자의 구성 및 제조공정도이다.5 is a configuration and manufacturing process diagram of a chip device according to a second embodiment of the present invention.

도전성 페이스트를 인쇄하여 내부 전극 패턴을 형성시킨 소정 개수의 시트를 제조한 후 그 소정 개수의 시트를 적절하게 적층한 다음에, 이를 압착, 절단, 베이크 아웃, 소성 공정을 실시하여 도 5a에서와 같이 4개의 단위 소자가 형성된 소체(20)를 형성한다. EMI특성을 구현하기 위한 R-C필터의 커패시터(C)가 구현된 것으로 보면 된다. 그 소체(20)를 구성하는 단위 소자를 4개로 하였는데, 적어도 하나 이상이면 된다. After the conductive paste is printed to prepare a predetermined number of sheets having internal electrode patterns formed thereon, the predetermined number of sheets are appropriately stacked, and then pressed, cut, baked out, and fired to perform a process as shown in FIG. 5A. The body 20 in which four unit elements are formed is formed. It is assumed that the capacitor C of the R-C filter to implement the EMI characteristic is implemented. Four unit elements constituting the elementary body 20 were used. However, at least one unit element may be used.

이어, 그 소체(20) 내부에 형성된 내부 전극 패턴과 추후에 상면에 형성시킬 저항체 패턴(51, 52, 53, 54)을 연결하고 SMD실장을 용이하게 하기 위해, 터미네이션 시스템(도 3 참조)을 이용하여 소체(20)의 측면부에 제 1 및 제 2외부 단자군(64, 66)과 제 3 및 제 4외부 단자(68, 70)를 형성한다. 즉, 작업자가 도 3의 터미 네이션 시스템의 벌크 피드 호퍼(40)에 칩의 상하면을 구분하지 않은 채로 넣게 되면 시스템 구동에 의해 벌크 피드 바이브레이터(42)가 벌크 피더(도시 생략)를 진동시켜 그 벌크 피드 호퍼(40)내의 칩들을 그 벌크 피더를 통해 로드 플레이트(load plate)(44)의 슬롯(44a)에 떨어뜨린다. 그리고, 그 로드 플레이트(44)가 회전함에 따라 그 슬롯(44a)내의 칩은 벨트(46)에 의해 후단의 외부 전극 도포휠(도시 생략)측으로 이송된다. 칩이 그 외부 전극 도포휠을 통과하면 그 칩에 외부 전극 즉, 외부 단자가 도포된다. 여기서, 외부 단자의 도포라 함은 상기 제 1 및 제 2외부 단자군(64, 66)과 제 3 및 제 4외부 단자(68, 70)가 소체(20)의 측면부에 적절하게 형성됨을 의미한다. 그 제 1외부 단자군(64)의 외부 단자들(64a, 64b, 64c, 64d)은 소체(20)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 소체(20)의 상면으로 연장된다. 제 2외부 단자군(66)의 외부 단자들(66a, 66b, 66c, 66d)은 상기 외부 단자들(64a, 64b, 64c, 64d)이 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 소체(20)의 상면 및 하면으로 연장된다. 제 3외부 단자(68)는 소체(20)의 또다른 측면부에 형성되어 해당 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상면 및 하면으로 연장된다. 제 4외부 단자(70)는 상기 제 3외부 단자(68)가 형성된 측면부와 반대되는 측면부에 형성되어 해당 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상면 및 하면으로 연장된다. 상기 소체(20)의 상면 및 하면에 연장 형성된 제 1외부 단자군(64)의 외부 단자들(64a, 64b, 64c, 64d)과 제 2외부 단자군(66)의 외부 단자들 (66a, 66b, 66c, 66d)의 일단이 상호 대향되고, 상기 소체(20)의 상면 및 하면에 연장 형성된 제 3외부 단자(68)와 제 4외부 단자(70)의 일단이 상호 대향된다.Subsequently, in order to connect the internal electrode patterns formed inside the body 20 and the resistor patterns 51, 52, 53, 54 to be formed on the upper surface of the body 20 and to facilitate SMD mounting, a termination system (see FIG. 3) may be used. The first and second external terminal groups 64 and 66 and the third and fourth external terminals 68 and 70 are formed on the side surface of the body 20 by using the same. That is, when the operator puts the upper and lower surfaces of the chip into the bulk feed hopper 40 of the termination system of FIG. 3 without separating the bulk feed vibrator 42 by vibrating the bulk feeder (not shown) by driving the system, the bulk Chips in the feed hopper 40 are dropped through the bulk feeder into the slot 44a of the load plate 44. As the rod plate 44 rotates, the chip in the slot 44a is transferred to the outer electrode application wheel (not shown) at the rear end by the belt 46. When the chip passes through the external electrode application wheel, an external electrode, that is, an external terminal, is applied to the chip. Here, the application of the external terminals means that the first and second external terminal groups 64 and 66 and the third and fourth external terminals 68 and 70 are appropriately formed on the side surface of the body 20. . The external terminals 64a, 64b, 64c, and 64d of the first external terminal group 64 are formed to be spaced apart from each other on one side of the body 20, and are connected to respective internal electrode patterns exposed on the side parts. One end extends to the upper surface of the body 20. The external terminals 66a, 66b, 66c, and 66d of the second external terminal group 66 are formed to be spaced apart from each other on the side surface opposite to the side surface on which the external terminals 64a, 64b, 64c, and 64d are formed. It is connected to each internal electrode pattern exposed to and one end extends to the upper and lower surfaces of the body 20. The third outer terminal 68 is formed on another side portion of the body 20 to be connected to the inner electrode pattern exposed on the side portion, and one end thereof extends to the upper and lower surfaces. The fourth outer terminal 70 is formed on a side portion opposite to the side portion on which the third outer terminal 68 is formed, is connected to the inner electrode pattern exposed on the side portion, and one end thereof extends to the upper and lower surfaces. External terminals 64a, 64b, 64c and 64d of the first external terminal group 64 extending on the upper and lower surfaces of the body 20 and external terminals 66a and 66b of the second external terminal group 66. , One end of 66c, 66d is opposed to each other, and one end of the third outer terminal 68 and the fourth outer terminal 70 formed on the upper and lower surfaces of the body 20 are opposed to each other.

이어, 페이스트 상태의 제 1 및 제 2외부 단자군(64, 66), 제 3 및 제 4외부 단자(68, 70)를 세라믹 재질의 소체(20)와 결합시키기 위해 500 내지 850?? 정도의 온도에서 1차 열처리를 행한다. Subsequently, in order to bond the first and second external terminal groups 64 and 66 and the third and fourth external terminals 68 and 70 in the paste state with the body 20 made of ceramic material. Primary heat treatment is performed at a temperature of about.

그리고, 제 1실시형태와 달리, 외부 단자(64a∼64d, 66a∼66d, 68, 70)를 소체(20)에 미리 형성하였기 때문에, 이후에 행해질 금속 패드 형성과 저항체 패턴 형성 및 오버글레이징 공정은 벨트에 의해 이송되는 칩(소체)의 상부를 상면으로 하여 그대로 실시하면 되므로 종래와 같은 상하부 선별 공정이 필요없게 된다. 즉, 외부 단자를 형성하는 공정에서 상하면이 뒤섞이게 되지만, 각 칩의 상하면이 대칭적으로 되어 있는 상태이기 때문에 별도의 선별 공정을 거치지 않고도 이후의 공정을 수행할 수 있게 된다.And unlike the first embodiment, since the external terminals 64a to 64d, 66a to 66d, 68 and 70 are formed in the body 20 in advance, the metal pad formation, the resistor pattern formation and the overglazing process to be performed later are performed. Since the upper part of the chip (element) to be conveyed by the belt may be used as it is, the upper and lower sorting process as in the prior art is not necessary. That is, the upper and lower surfaces are mixed in the process of forming the external terminal, but since the upper and lower surfaces of each chip are symmetrical, the subsequent process can be performed without a separate sorting process.

1차 열처리후에는 벨트를 통해 이송되어 오는 각 칩(소체)의 상면에 도 5c에서와 같이 제 1금속 패드군(60) 및 제 2금속 패드군(62)을 각 단위 소자(20a, 20b, 20c, 20d)별로 형성하되, 상기 형성된 제 1외부 단자군(64)의 외부 단자들(64a, 64b, 64c, 64d)과 제 2외부 단자군(66)의 외부 단자들(66a, 66b, 66c, 66d)과 추후에 형성될 저항체 패턴(51, 52, 53, 54)의 위치와 겹쳐지도록 형성한다. 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자를 저항 인쇄용 패드로 직접 사용할 경우에는 상부에 노출된 외부 단자 양단의 최단거리가 일정하지 않아서 저항 공차 조절에 어려움이 있다. 따라서, 외부 단자와 의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위한 전도성의 금속 패드를 형성한다. 즉, 도 5c에서, 제 1금속 패드군(60)은 네 개의 금속 패드(60a, 60b, 60c, 60d)로 이루어지고, 그 금속 패드(60a, 60b, 60c, 60d)의 일단은 소체(20)의 상면에 연장형성된 외부 단자들(64a, 64b, 64c, 64d)의 상면에 접촉되고 타단은 추후에 형성될 저항체 패턴(51, 52, 53, 54)의 일단부상에 접촉된다. 그리고, 상기 제 2금속 패드군(62)은 네 개의 금속 패드(62a, 62b, 62c, 62d)로 이루어지고, 그 금속 패드(62a, 62b, 62c, 62d)의 일단은 소체(20)의 상면에 연장형성된 외부 단자들(66a, 66b, 66c, 66d)의 상면에 접촉되고 타단은 추후에 형성될 저항체 패턴(51, 52, 53, 54)의 타단부상에 접촉된다. 상기 제 1금속 패드군(60)의 금속 패드(60a, 60b, 60c, 60d)와 제 2금속 패드군(62)의 금속 패드(62a, 62b, 62c, 62d)는 상호 대향되게 형성된다. 상기 제 1 및 제 2금속 패드군(60, 62)은 실크 스크린 인쇄 기법에 의해 형성되는데, 이로 인해 상호 대향되고 있는 금속 패드간의 이격 거리(d1, d2, d3, d4)는 상호 동일하게 유지할 수 있게 된다. 그리고, 상기 제 1 및 제 2금속 패드군(60, 62)에서 외측의 금속 패드(60a, 60d, 62a, 62d)는 추후에 형성시킬 최외측의 저항체 패턴(51, 54)과의 결합을 위해 소체(20)의 상면의 중앙측으로 소정각도 꺾인 채로 형성된다. After the first heat treatment, the first metal pad group 60 and the second metal pad group 62 are placed on the upper surface of each chip (element) transferred through the belt as shown in FIG. 5C. 20c and 20d, but the external terminals 64a, 64b, 64c and 64d of the first external terminal group 64 and the external terminals 66a, 66b and 66c of the second external terminal group 66. , 66d) and the positions of the resistor patterns 51, 52, 53, and 54 to be formed later. In general, the resistance value is inversely proportional to the printing width and thickness of the resistor and directly proportional to the length. When the external terminal is directly used as a pad for resistance printing, it is difficult to adjust the resistance tolerance because the shortest distance between both ends of the external terminal exposed at the top is not constant. Accordingly, a conductive metal pad is formed to facilitate contact with the external terminals and to constantly control the separation distance. That is, in FIG. 5C, the first metal pad group 60 is composed of four metal pads 60a, 60b, 60c and 60d, and one end of the metal pads 60a, 60b, 60c and 60d is the body 20. Contact the upper surface of the external terminals (64a, 64b, 64c, 64d) extending on the upper surface and the other end is in contact with one end of the resistor pattern (51, 52, 53, 54) to be formed later. The second metal pad group 62 is composed of four metal pads 62a, 62b, 62c, and 62d, and one end of the metal pads 62a, 62b, 62c, and 62d has an upper surface of the body 20. The upper end of the external terminals 66a, 66b, 66c, and 66d extending in contact with the other end is in contact with the other end of the resistor pattern 51, 52, 53, 54 to be formed later. The metal pads 60a, 60b, 60c and 60d of the first metal pad group 60 and the metal pads 62a, 62b, 62c and 62d of the second metal pad group 62 are formed to face each other. The first and second metal pad groups 60 and 62 are formed by a silk screen printing technique, so that the separation distances d1, d2, d3, and d4 between the metal pads which are opposed to each other can be kept the same. Will be. In the first and second metal pad groups 60 and 62, the outer metal pads 60a, 60d, 62a, and 62d are coupled to the outermost resistor patterns 51 and 54 to be formed later. It is formed with the predetermined angle bent to the center side of the upper surface of the body 20.

그 금속 패드(60a∼60d, 62a∼62d)는 보통 Ag를 사용하게 된다. 그러나, Ag 단독으로 사용될 경우 고온에서 Ag이온의 저항체로의 확산(diffusion) 및 입력/출력단자에 전압인가에 의한 Ag이온의 저항체로의 이동(migration)현상으로 인해 저항값의 변화가 초래될 수 있어 본 발명에서는 Ag에 Pd를 첨가하여 사용한다. Ag에 Pd를 첨가하여 사용하여야 신뢰성 및 저항값 조절이 용이하게 된다. 이와 같이 금속 패드를 사용하는 경우는 외부 단자를 직접 패드로 사용하는 경우에 비해 일정한 이격 거리 유지가 용이하고 이로 인해 제품의 공정수율이 현저히 높아지게 된다. 그리고, Ag단독의 외부 단자에 비교하여 Ag와 Pd의 혼합물을 금속 패드의 재료로 사용하기 때문에 열 확산에 의한 저항값 변화와 전압인가에 따른 이동을 억제하여 제품에 대한 신뢰성이 향상된다. The metal pads 60a to 60d and 62a to 62d usually use Ag. However, when Ag alone is used, a change in resistance value may occur due to the diffusion of Ag ions into the resistor at high temperature and migration of Ag ions into the resistor by applying voltage to the input / output terminals. In the present invention, Pd is added to Ag and used. Pd must be added to Ag for easy reliability and resistance control. As such, when the metal pad is used, it is easier to maintain a constant separation distance than when the external terminal is directly used as a pad, thereby significantly increasing the process yield of the product. In addition, since a mixture of Ag and Pd is used as the material of the metal pad, compared to the external terminal of Ag alone, the reliability of the product is improved by suppressing the change in resistance value due to heat diffusion and the movement due to voltage application.

이어, R-C필터의 저항(R)을 구현하기 위해 소체(20)의 상면에 저항체 패턴(51, 52, 53, 54)을 형성한다. 이 공정은 EMI 필터의 삽입 손실과 공진 주파수를 조절하게 하고 노이즈 감쇄 효과를 증대시키며 입력/출력 단자를 전기적으로 연결하여 데이터 전송 선로 역할을 수행할 수 있도록 하기 위함이다. 그 저항체 패턴(51, 52, 53, 54)은 RuO2를 기본 물질로 하는 도전체에 유리 및 Pd, Ti 등을 첨가하여 일정한 면저항값(Rs)을 가지는 페이스트(paste)를 이용하여 인쇄 공정을 통하여 구현한다. 즉, 상기 저항체 패턴(51, 52, 53, 54)은 도 5d에서와 같이 직선 형태로 각 단위 소자(20a, 20b, 20c, 20d)에 형성된다. 여기서, 상기 저항체 패턴(51, 52, 53, 54)은 제일 마지막에 형성되므로, 상기 저항체 패턴(51, 52, 53, 54)의 일측면 저부는 상기 제 1금속 패드군(60)의 금속 패드들(60a, 60b, 60c, 60d)의 일단부 상면에 접속되고 타측면 저부는 상기 제 2금속 패드군(62)의 금속 패드들(62a, 62b, 62c, 62d)의 일단부 상면에 접속되게 인쇄된다. 그리고, 상기 저항체 패턴(51, 52, 53, 54)이 직선 형태이기 때문에 제 1실시예에 기재된 바와 같이 각각의 전체 길이 및 전체 형상(전체 면적)이 상호 동일하여 각 단위 소자별로 동일한 저항값 구현이 가능할 뿐만 아니라 방사 손실이 발생할 부분이 없어서 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다.Subsequently, the resistor patterns 51, 52, 53, and 54 are formed on the upper surface of the body 20 to implement the resistance R of the RC filter. This process is to control the insertion loss and resonant frequency of the EMI filter, increase the noise attenuation effect, and to electrically connect the input / output terminals to serve as data transmission lines. The resistor patterns 51, 52, 53, and 54 have a printing process using a paste having a constant sheet resistance value Rs by adding glass, Pd, Ti, and the like to a conductor based on RuO 2 . Implement through That is, the resistor patterns 51, 52, 53, and 54 are formed in each unit element 20a, 20b, 20c, and 20d in a straight line as shown in FIG. 5D. Here, since the resistor patterns 51, 52, 53, and 54 are formed at the end, the bottom of one side of the resistor patterns 51, 52, 53, and 54 is the metal pad of the first metal pad group 60. Is connected to an upper surface of one end of the fields 60a, 60b, 60c, and 60d, and the bottom of the other side is connected to an upper surface of one end of the metal pads 62a, 62b, 62c, and 62d of the second metal pad group 62. Is printed. In addition, since the resistor patterns 51, 52, 53, and 54 have a straight line shape, the total length and the total shape (total area) are the same as described in the first embodiment, thereby realizing the same resistance value for each unit element. Not only is this possible, there is no radiation loss, so the electrical characteristics of each unit element are identical.

이와 같이 하여 인쇄된 저항체 패턴(51, 52, 53, 54)간의 이격 거리(e1, e2, e3)를 살펴보면, 도 5d에서와 같이 이격 거리(e1)와 이격 거리(e3)는 동일하고, 이격 거리(e2)는 상기 이격 거리(e1, e3)보다 조금 크다. 다시 말해서, 중앙의 저항체 패턴(52, 53)은 해당 단위 소자(20b, 20c)상의 중앙 부위에 일직선으로 형성되고, 그 저항체 패턴(51)은 단위 소자(20a)상의 중앙에서 약간 우측에 형성되며, 저항체 패턴(54)은 해당 단위 소자(20d)상의 중앙에서 약간 좌측에 형성된다. 이를 위해서 이전의 공정인 금속 패드 형성단계에서 미리 금속 패드들의 형성위치를 적절하게 해 둔 것이다. 이에 의해 최외측의 저항체 패턴(51, 54)과 외부 단자(68, 70)와의 거리를 멀게 함으로써 상호간의 단락 발생율을 현저히 저감시키게 된다.Looking at the separation distance (e1, e2, e3) between the printed resistor patterns (51, 52, 53, 54) in this way, as shown in Figure 5d, the separation distance (e1) and the separation distance (e3) is the same, The distance e2 is slightly larger than the separation distances e1, e3. In other words, the resistor patterns 52, 53 in the center are formed in a straight line at the center portion on the unit elements 20b and 20c, and the resistor pattern 51 is formed slightly to the right of the center on the unit element 20a. The resistor pattern 54 is formed slightly to the left of the center on the unit element 20d. To this end, in the previous step of forming a metal pad, the formation positions of the metal pads are appropriately set. As a result, by shortening the distance between the outermost resistor patterns 51 and 54 and the external terminals 68 and 70, a short circuit occurrence rate between each other is significantly reduced.

상기 저항체 패턴(51, 52, 53, 54)이 형성되면, 그 저항체 패턴(51, 52, 53, 54)이 형성된 제품(소체)들은 저항체 패턴(51, 52, 53, 54)이 형성된 면을 상부로 하여 지그(도시 생략)에 고정되어 있는 상태이다. 여기서, 그 지그의 상면에 세라믹 기판을 밀착하여 덮은 상태에서 그 지그를 뒤집는다. 그에 따라, 저항 인쇄면이 바닥쪽으로 향하게 되어, 세라믹 기판상에는 반대로 제품의 바닥면이 상부를 향하게 정렬된다. 그러한 정렬상태를 유지한 채로 2차 열처리를 실시한다. 그 2차 열처리에 의해 상기 제 1 및 제 2금속 패드군(60, 62)과 저항체 패턴(51, 52, 53, 54)은 결합되고 그와 동시에 제 1 및 제 2외부 단자군(64, 66), 제 3 및 제 4외부 단 자(68, 70)와 상기 제 1 및 제 2금속 패드군(60, 62)이 결합된다. 그 2차 열처리시의 온도는 500 내지 850?? 정도이다. When the resistor patterns 51, 52, 53, and 54 are formed, products (elements) on which the resistor patterns 51, 52, 53, and 54 are formed may have a surface on which the resistor patterns 51, 52, 53, and 54 are formed. It is a state fixed to the jig (not shown) as an upper part. Here, the jig is turned upside down in a state where the ceramic substrate is brought into close contact with the upper surface of the jig. Thus, the resistive printed surface is directed toward the bottom, so that the bottom surface of the product is aligned on the ceramic substrate, facing upward. The secondary heat treatment is performed while maintaining such an alignment. By the second heat treatment, the first and second metal pad groups 60 and 62 and the resistor patterns 51, 52, 53, and 54 are combined with the first and second external terminal groups 64 and 66. ), The third and fourth external terminals 68 and 70 and the first and second metal pad groups 60 and 62 are combined. The temperature during the second heat treatment is 500 to 850 ?? It is enough.

그 2차 열처리이후에는 세라믹 기판상에 바닥면이 상부를 향하고 있는 제품들의 바닥면을 테이프를 이용하여 고정시킨다. 이어, 세라믹 기판을 제거하고 테이프상에 제품의 저항체 패턴이 상부를 향하도록 한다. After the second heat treatment, the bottom surface of products whose bottom surface is facing upwards is fixed on the ceramic substrate with a tape. The ceramic substrate is then removed and the resist pattern of the product on the tape faces upward.

그리고 나서, 제품의 저항체 패턴(51, 52, 53, 54)이 상부를 향하도록 고정된 테이프를 고정 테이블에 고정시킨 후에 저항체 패턴(51, 52, 53, 54)이 형성된 상부를 습기 등 외부환경으로부터 보호하기 위해 유리(glass) 또는 에폭시 등의 재질을 사용하여 오버글레이징을 실시한다. 제 2실시예의 경우, 외부 단자 형성을 미리 하였기 때문에 2차 열처리이후에 제품의 상하부 선별공정을 하지 않아도 오버글레이징을 바로 실시할 수 있게 된다.Then, after fixing the tape fixed so that the resistor patterns 51, 52, 53, and 54 of the product face upwards, the upper portion of the resistor patterns 51, 52, 53, and 54 formed thereon is exposed to external environment such as moisture. Overglazing is carried out using a material such as glass or epoxy to protect against In the second embodiment, since the external terminal is formed in advance, the overglazing can be performed immediately without performing the upper and lower sorting process of the product after the second heat treatment.

상술한 제 2실시예에 따르면, 최외부에 배치된 저항체 패턴과 그에 인접된 외부 단자간의 거리를 멀게 하여 상호간의 단락 가능성을 제거하게 된다. 그리고, 외부 단자를 금속 패드의 일부에 직접 면접촉되게 형성시키고 금속 패드를 실크 스크린 인쇄기법을 이용하여 균일한 간격으로 형성시킴으로써 저항값을 결정하는 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 된다. 또한, 저항체 패턴을 직선으로 하기 때문에 꺾인 부분이 없어서 인접한 저항체 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있게 된다. 또, 소체의 상면에 형성되는 모든 저항체 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상(전체 면적)이 상호 동일하여 각 단위 소자별로 동일한 저항 값 구현이 가능하다. 또, 저항체 패턴이 모두 직선 형상이므로 방사 손실이 발생할 부분이 없으며 그로 인해 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다. 그리고, 외부 단자를 먼저 형성시켰기 때문에 이후의 금속 패드 및 저항체 패턴 형성 공정을 거쳐 열처리 공정이 완료되더라도 종래와 같은 제품의 선별 공정을 행하지 않고서도 정상적인 오버글레이징이 실시되므로, 상하부 선별을 위한 별도의 장비를 추가로 설치하거나 작업자가 직접 일일이 제품의 상하부를 선별할 필요가 없게 되고, 그로 인해 경비 절감 또는 작업 인력 감소 및 원하는 칩 소자의 제조가 신속하게 이루어지게 된다.According to the second embodiment described above, the possibility of a short circuit between each other is eliminated by increasing the distance between the resistor pattern disposed at the outermost part and the external terminals adjacent thereto. The external terminals are formed in direct surface contact with a part of the metal pads and the metal pads are formed at uniform intervals using a silk screen printing technique to control the distance between the metal pads to determine the resistance value. It becomes easy. In addition, since the resistor pattern is straight, there are no bent portions, so that the distance between each point of the adjacent resistor pattern can be kept constant so that interference between them can be kept constant. In addition, since all resistor patterns formed on the upper surface of the body have a linear shape, the total length and total shape (total area) are the same, and thus the same resistance value can be realized for each unit element. In addition, since the resistor patterns are all linear, no radiation loss occurs, thereby realizing the same electrical characteristics of each unit device. In addition, since the external terminal is formed first, even if the heat treatment process is completed through the subsequent metal pad and resistor pattern formation process, since normal overglazing is performed without performing the conventional sorting process, separate equipment for sorting the upper and lower parts There is no need to install additional or manual selection of the upper and lower parts of the product by hand, thereby reducing the cost or labor manpower and manufacturing the desired chip device quickly.

한편, 상술한 제 2실시예의 설명에서 제 1 및 제 2금속 패드군(60, 62)과 저항체 패턴(51, 52, 53, 54) 형성 공정을 바꾸어도 무방하다. 즉, 제 2실시예와 비교하여 볼 때, 제 1 및 제 2금속 패드군(60, 62)과 저항체 패턴(51, 52, 53, 54) 형성 공정만을 바꾼 것이기 때문에 소체(20)에 외부 단자를 형성한 후에 저항체 패턴(51, 52, 53, 54)을 형성하고 나서 제 1 및 제 2금속 패드군(60, 62)을 형성시키더라도 상술한 제 2실시예에서와 동일한 효과를 발생시킨다.In the above description of the second embodiment, the process of forming the first and second metal pad groups 60 and 62 and the resistor patterns 51, 52, 53, and 54 may be changed. That is, as compared with the second embodiment, only the process of forming the first and second metal pad groups 60 and 62 and the resistor patterns 51, 52, 53, and 54 are changed. Even after forming the resistor patterns 51, 52, 53, and 54, and forming the first and second metal pad groups 60, 62, the same effects as in the above-described second embodiment are produced.

(제 3실시형태)(Third embodiment)

도 6은 본 발명의 제 3실시예에 따른 칩 소자의 구성 및 제조공정도이다. 제 3실시예는 상술한 제 2실시예와 동일한 제조 공정을 거쳐서 칩 소자를 제조한다. 다만, 차이나는 점은 제 1 및 제 2금속 패드군(60, 62)의 형상에서 차이나고, 그러한 차이로 인해 후속 공정에서 형성되는 저항체 패턴(51, 52, 53, 54)간의 이격 거 리(e1, e2, e3) 역시 차이난다. 물론, 제 1 실시예와 동일한 제조 공정을 거칠 수도 있다.6 is a configuration and a manufacturing process diagram of a chip device according to a third embodiment of the present invention. The third embodiment manufactures a chip element through the same manufacturing process as the above-described second embodiment. However, the difference is the difference in the shape of the first and second metal pad groups 60 and 62, and the gap between the resistor patterns 51, 52, 53, and 54 formed in a subsequent process due to the difference. e1, e2, e3) are also different. Of course, the same manufacturing process as in the first embodiment may be performed.

다시 말해서, 제 2실시예에서는 상기 제 1 및 제 2금속 패드군(60, 62)의 외측의 금속 패드(60a, 60d, 62a, 62d)만을 내측으로 소정각도 경사지게 형성시켰으나, 제 3실시예에서는 도 6c 및 도 6d에서와 같이 금속 패드(60a, 60b, 62a, 62b)를 소체(20)의 중앙부위를 향하도록 소정각도 꺾고, 금속 패드(60c, 60d, 62c, 62d)를 그 금속 패드(60a, 60b, 62a, 62b)와 대칭되게 소체(20)의 중앙부위를 향하도록 소정각도 꺾은 것이 차이난다. 그리고, 내측 방향으로의 꺾인 정도를 살펴보면, 금속 패드(60a, 60d, 62a, 62d)의 꺾인 각(??1, ??4, ??5, ??8)이 상호 동일하고, 금속 패드(60b, 60c, 62b, 62c)의 꺾인 각(??2, ??3, ??6, ??7)이 상호 동일하다. 그리고, 상기 내측의 금속 패드(60b, 60c, 62b, 62c)가 외측의 금속 패드(60a, 60b, 62a, 62b)보다 덜 꺾였기 때문에 그 금속 패드(60b, 60c, 62b, 62c)가 꺾여서 형성된 각(??2, ??3, ??6, ??7)이 금속 패드(60a, 60d, 62a, 62d)가 꺾여서 형성된 각(60a, 60d, 62a, 62d) 보다 크다. In other words, in the second embodiment, only the metal pads 60a, 60d, 62a, 62d on the outside of the first and second metal pad groups 60, 62 are formed to be inclined inward by a predetermined angle. As shown in FIGS. 6C and 6D, the metal pads 60a, 60b, 62a and 62b are bent at a predetermined angle toward the center portion of the body 20, and the metal pads 60c, 60d, 62c and 62d are rotated by the metal pad ( The difference is that a predetermined angle is bent so as to face the center portion of the body 20 symmetrically with 60a, 60b, 62a, 62b). In addition, looking at the degree of bending in the inward direction, the bending angles ?? 1, ?? 4, ?? 5, ?? 8 of the metal pads 60a, 60d, 62a, 62d are the same, and the metal pads ( The bending angles ?? 2, ?? 3, ?? 6, and ?? 7 of 60b, 60c, 62b, and 62c are the same. In addition, since the inner metal pads 60b, 60c, 62b, 62c are less bent than the outer metal pads 60a, 60b, 62a, 62b, the metal pads 60b, 60c, 62b, 62c are formed by folding. The angles ?? 2, ?? 3, ?? 6, ?? 7 are larger than the angles 60a, 60d, 62a, 62d formed by bending the metal pads 60a, 60d, 62a, 62d.

이에 의해, 제 3실시예에서는 제 1금속 패드군(60)의 금속 패드(60a, 60b, 60c, 60d)와 그에 대향되는 제 2금속 패드군(62)의 금속 패드(62a, 62b, 62c, 62d)간의 이격 거리(d1, d2, d3, d4)가 상호 동일할 뿐만 아니라, 제 2실시예와 비교하여 볼 때 저항체 패턴(51, 52, 53, 54)간의 이격 거리(e1, e2, e3)가 상호 동일하다는 차이점이 있다. 상기 저항체 패턴(51, 52, 53, 54)간의 이격 거리(e1, e2, e3)를 동일하게 하는 것은 제 1 및 제 2금속 패드군(60, 62)의 꺾인 정도를 조절하 게 되면 이루어진다.Thus, in the third embodiment, the metal pads 60a, 60b, 60c, 60d of the first metal pad group 60 and the metal pads 62a, 62b, 62c, Not only are the distances d1, d2, d3, d4 between 62d) equal to each other, but also the distances e1, e2, e3 between the resistor patterns 51, 52, 53, and 54 compared with the second embodiment. ) Are the same. The equal distances e1, e2, and e3 between the resistor patterns 51, 52, 53, and 54 may be equalized by controlling the degree of bending of the first and second metal pad groups 60 and 62.

상술한 제 3실시예에 따르면, 최외부에 배치된 저항체 패턴과 그에 인접된 외부 단자간의 거리를 멀게 하여 상호간의 단락 가능성을 제거하게 된다. 그리고, 외부 단자를 금속 패드의 일부에 직접 면접촉되게 형성시키고 금속 패드를 실크 스크린 인쇄기법을 이용하여 균일한 간격으로 형성시킴으로써 저항값을 결정하는 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 된다. 또한, 저항체 패턴을 직선으로 하기 때문에 꺾인 부분이 없어서 인접한 저항체 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지시킬 수 있게 된다. 또, 소체의 상면에 형성되는 모든 저항체 패턴이 직선 형상이므로 각각의 전체 길이가 상호 동일하여 각 단위 소자별로 동일한 저항값 구현이 가능하다. 또, 저항체 패턴이 모두 직선 형상이므로 방사 손실이 발생할 부분이 없으며 그로 인해 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다. 또한, 제 1 및 제 2금속 패드군의 금속 패드들을 적절하게 꺾어서 저항체 패턴간의 이격 거리를 동일하게 함으로써 서로간에 미치는 간섭을 동일하게 하여 각 단위 소자의 주파수 특성을 동일하게 구현함이 가능하게 된다. 그리고, 외부 단자를 먼저 형성시켰기 때문에 이후의 금속 패드 및 저항체 패턴 형성 공정을 거쳐 열처리 공정이 완료되더라도 종래와 같은 제품의 선별 공정을 행하지 않고서도 정상적인 오버글레이징이 실시되므로, 상하부 선별을 위한 별도의 장비를 추가로 설치하거나 작업자가 직접 일일이 제품의 상하부를 선별할 필요가 없게 되고, 그로 인해 경비 절감 또는 작업 인력 감소 및 원하는 칩 소자의 제조가 신속하게 이루어지게 된다.According to the third embodiment, the distance between the resistor pattern disposed at the outermost part and the external terminals adjacent thereto is eliminated to eliminate the possibility of a short circuit therebetween. The external terminals are formed in direct surface contact with a part of the metal pads and the metal pads are formed at uniform intervals using a silk screen printing technique to control the distance between the metal pads to determine the resistance value. It becomes easy. In addition, since the resistor pattern is straight, there are no bent portions, so that the distance between each point of the adjacent resistor pattern can be kept constant so that interference between them can be kept constant. In addition, since all resistor patterns formed on the upper surface of the body have a linear shape, the total lengths of the resistors are the same, and thus the same resistance value can be realized for each unit element. In addition, since the resistor patterns are all linear, no radiation loss occurs, thereby realizing the same electrical characteristics of each unit device. In addition, by properly folding the metal pads of the first and second metal pad group to equalize the separation distance between the resistor patterns, it is possible to realize the same frequency characteristics of each unit element by making the interference to each other the same. In addition, since the external terminal is formed first, even if the heat treatment process is completed through the subsequent metal pad and resistor pattern formation process, since normal overglazing is performed without performing the conventional sorting process, separate equipment for sorting the upper and lower parts There is no need to install additional or manual selection of the upper and lower parts of the product by hand, thereby reducing the cost or labor manpower and manufacturing the desired chip device quickly.

한편, 상술한 제 3실시예의 공정에서 제 1 및 제 2금속 패드군(60, 62)과 저항체 패턴(51, 52, 53, 54) 형성 공정을 바꾸어도 무방하다. 즉, 제 3실시예와 비교하여 볼 때, 제 1 및 제 2금속 패드군(60, 62)과 저항체 패턴(51, 52, 53, 54) 형성 공정만을 바꾼 것이기 때문에 소체(20)에 외부 단자를 형성한 후에 저항체 패턴(51, 52, 53, 54)을 형성하고 나서 제 1 및 제 2금속 패드군(60, 62)을 형성시키더라도 상술한 제 3실시예에서와 동일한 효과를 발생시킨다.On the other hand, the process of forming the first and second metal pad groups 60 and 62 and the resistor patterns 51, 52, 53, and 54 may be changed in the above-described third embodiment. That is, compared to the third embodiment, since only the process of forming the first and second metal pad groups 60 and 62 and the resistor patterns 51, 52, 53, and 54 are changed, the external terminal of the body 20 is replaced. Even after forming the resistor patterns 51, 52, 53, and 54, and forming the first and second metal pad groups 60, 62, the same effects as in the above-described third embodiment are produced.

한편, 본 발명은 상술한 실시예 및 변형예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다. Meanwhile, the present invention is not limited to the above-described embodiments and modifications, but may be modified and modified without departing from the scope of the present invention, and the technical spirit to which such modifications and changes are applied is also the following claims. Should be regarded as belonging to

이상 상세히 설명한 바와 같이 본 발명에 따르면 다음과 같은 효과가 있다.As described in detail above, the present invention has the following effects.

1) 최외부에 배치된 저항체 패턴과 그에 인접된 외부 단자간의 거리를 멀게 하여 상호간의 단락 가능성을 제거하게 된다. 1) The possibility of a short circuit between each other is eliminated by increasing the distance between the resistor pattern disposed at the outermost side and the external terminals adjacent thereto.

2) 외부 단자를 금속 패드의 일부에 직접 면접촉되게 형성시키고 금속 패드를 실크 스크린 인쇄기법을 이용하여 균일한 간격으로 형성시킴으로써 저항값을 결정하는 금속 패드간의 거리를 일정하게 제어하여 저항값 조절이 용이하게 된다. 2) The external terminals are formed in direct surface contact with a part of the metal pads and the metal pads are formed at uniform intervals using a silk screen printing technique to control the resistance value by controlling the distance between the metal pads to determine the resistance value. It becomes easy.

3) 저항체 패턴을 직선으로 하기 때문에 꺾인 부분이 없어서 인접한 저항체 패턴의 각 지점간의 거리를 일정하게 하여 상호간에 미치는 간섭을 일정하게 유지 시킬 수 있게 된다. 3) Since the resistor pattern is a straight line, there is no bent portion, so the distance between each point of the adjacent resistor pattern can be kept constant so that interference between them can be kept constant.

4) 소체의 상면에 형성되는 모든 저항체 패턴이 직선 형상이므로 각각의 전체 길이 및 전체 형상이 상호 동일하여 각 단위 소자별로 동일한 저항값 구현이 가능하다. 또, 저항체 패턴이 모두 직선 형상이므로 방사 손실이 발생할 부분이 없으며 그로 인해 각 단위 소자의 전기적인 특성을 동일하게 구현하게 된다. 4) Since all resistor patterns formed on the upper surface of the body have a linear shape, the overall length and the overall shape are the same, and thus the same resistance value can be realized for each unit element. In addition, since the resistor patterns are all linear, no radiation loss occurs, thereby realizing the same electrical characteristics of each unit device.

5) 제 1 및 제 2금속 패드군의 금속 패드들을 적절하게 꺾어서 저항체 패턴간의 이격 거리를 동일하게 함으로써 서로간에 미치는 간섭을 동일하게 하여 각 단위 소자의 주파수 특성을 동일하게 구현함이 가능하게 된다. 5) By properly bending the metal pads of the first and second metal pad groups to equalize the separation distance between the resistor patterns, the interference between each other can be equalized to realize the same frequency characteristics of each unit element.

6) 외부 단자를 먼저 형성시켰기 때문에 이후의 금속 패드 및 저항체 패턴 형성 공정을 거쳐 열처리 공정이 완료되더라도 종래와 같은 제품의 선별 공정을 행하지 않고서도 정상적인 오버글레이징이 실시되므로, 상하부 선별을 위한 별도의 장비를 추가로 설치하거나 작업자가 직접 일일이 제품의 상하부를 선별할 필요가 없게 되고, 그로 인해 경비 절감 또는 작업 인력 감소 및 원하는 칩 소자의 제조가 신속하게 이루어지게 된다.6) Since the external terminal was formed first, even if the heat treatment process is completed through the subsequent metal pad and resistor pattern formation process, since normal overglazing is performed without performing the conventional sorting process, separate equipment for sorting the upper and lower parts There is no need to install additional or manual selection of the upper and lower parts of the product by hand, thereby reducing the cost or labor manpower and manufacturing the desired chip device quickly.

Claims (7)

소체의 상면에서 상호 이격되게 형성된 다수의 전자소자 패턴;A plurality of electronic device patterns formed to be spaced apart from each other on the upper surface of the body; 상기 소체의 상면에 형성되되, 일단부가 상기 다수의 전자소자 패턴의 일측에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군;A first metal pad group formed on an upper surface of the body, the first metal pad group having a plurality of metal pads having one end connected to one side of the plurality of electronic device patterns; 상기 소체의 상면에 형성되되, 일단부가 상기 다수의 전자소자 패턴의 타측에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군; A second metal pad group formed on an upper surface of the body, the second metal pad group having a plurality of metal pads having one end connected to the other side of the plurality of electronic device patterns; 상기 소체의 일측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되어 상기 제 1금속 패드군의 다수의 금속 패드에 접속되는 다수의 외부 단자를 갖춘 제 1외부 단자군; A first external terminal group having a plurality of external terminals connected to respective internal electrode patterns exposed on one side of the body and having one end extending to an upper surface of the body to be connected to a plurality of metal pads of the first metal pad group ; 상기 소체의 일측면부의 반대측인 타측면부에 노출된 각각의 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되어 상기 제 2금속 패드군의 다수의 금속 패드에 접속되는 다수의 외부 단자를 갖춘 제 2외부 단자군; 및A plurality of external terminals connected to respective inner electrode patterns exposed to the other side portion opposite to one side portion of the body, and having one end extending to an upper surface of the body to be connected to a plurality of metal pads of the second metal pad group; A second external terminal group; And 상기 소체의 다른 일측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자를 구비하고,A third outer terminal connected to an inner electrode pattern exposed to the other side surface of the body and having one end extending to an upper surface of the body; 상기 다수의 전자소자 패턴은 직선 형상이고, 상기 제 1외부 단자군의 외부 단자들은 상기 제 1금속 패드군의 금속 패드들의 타단부 상면에 접속되며, 상기 제 2외부 단자군의 외부 단자들은 상기 제 2금속 패드군의 금속 패드들의 타단부 상면에 접속되고, 상기 제 1 및 제 2금속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어진 것을 특징으로 하는 칩 소자.The plurality of electronic device patterns may have a linear shape, and external terminals of the first external terminal group may be connected to an upper surface of the other end of the metal pads of the first metal pad group, and external terminals of the second external terminal group may be connected to the first terminal. A chip connected to an upper surface of the other end of the metal pads of the second metal pad group, wherein the metal pad adjacent to the third external terminal of the first and second metal pad groups is inclined in a direction away from the third external terminal; device. 제 1항에 있어서,The method of claim 1, 상기 각 금속 패드는 대응되는 전자소자 패턴의 상부의 일부에 겹쳐지게 형성되는 것을 특징으로 하는 칩 소자.Each of the metal pads is formed to overlap a portion of the upper portion of the corresponding electronic device pattern. 소체의 양측면부에 다수개의 외부 단자로 각각 형성되되, 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되고 그 각 다수개의 외부 단자의 일단이 상기 소체의 상면으로 연장되는 제 1 및 제 2외부 단자군;First and second external terminals each having a plurality of external terminals formed on both side surfaces of the body, and connected to respective internal electrode patterns exposed on the side surfaces, and one end of each of the plurality of external terminals extending to an upper surface of the body. group; 상기 소체의 다른 측면부에 형성되되, 해당 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자; A third outer terminal formed at the other side of the body, the third outer terminal being connected to an inner electrode pattern exposed to the side part and having one end extending to an upper surface of the body; 상기 소체의 상면에 연장형성된 상기 제 1외부 단자군의 외부 단자들의 일단에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군;A first metal pad group having a plurality of metal pads formed to be connected to one end of external terminals of the first external terminal group formed on an upper surface of the body; 상기 소체의 상면에 연장형성된 상기 제 2외부 단자군의 외부 단자들의 일단에 연결되게 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군; 및 A second metal pad group having a plurality of metal pads formed to be connected to one end of external terminals of the second external terminal group formed on an upper surface of the body; And 상기 소체의 상면에 상호 이격되게 형성되되, 상기 제 1 및 제 2금속 패드군의 상호 대향하고 있는 금속 패드에 접속된 다수의 전자소자 패턴을 구비하고, A plurality of electronic device patterns formed on the upper surface of the body and spaced apart from each other, and connected to the metal pads facing each other of the first and second metal pad groups; 상기 각 금속 패드는 대응되는 외부 단자의 일단 상면에 겹쳐지게 형성되고, 상기 다수의 전자소자 패턴은 직선 형상이며, 상기 각 전자소자 패턴의 양측면 저부는 상호 대향하고 있는 금속 패드의 일측 상면에 접속되고, 상기 제 1 및 제 2금 속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어진 것을 특징으로 하는 칩 소자.Each of the metal pads is formed to overlap an upper surface of one end of a corresponding external terminal, and the plurality of electronic device patterns are linear, and bottoms of both sides of each of the electronic device patterns are connected to an upper surface of one side of the metal pad facing each other. And a metal pad adjacent to the third external terminal among the first and second metal pad groups is inclined in a direction away from the third external terminal. 소체의 양측면부에 다수개의 외부 단자로 각각 형성되되, 해당 측면부에 노출된 각각의 내부 전극 패턴과 연결되고 그 각 다수개의 외부 단자의 일단이 상기 소체의 상면으로 연장되는 제 1 및 제 2외부 단자군;First and second external terminals each having a plurality of external terminals formed on both side surfaces of the body, and connected to respective internal electrode patterns exposed on the side surfaces, and one end of each of the plurality of external terminals extending to an upper surface of the body. group; 상기 소체의 다른 측면부에 형성되되, 해당 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 상면으로 연장되는 제 3외부 단자; A third outer terminal formed at the other side of the body, the third outer terminal being connected to an inner electrode pattern exposed to the side part and having one end extending to an upper surface of the body; 상기 소체의 상면에 상호 이격되게 형성되되, 상기 제 1 및 제 2외부 단자군의 상호 대향하고 있는 외부 단자 사이에 형성되는 다수의 전자소자 패턴;A plurality of electronic device patterns formed on the upper surface of the body and spaced apart from each other, and formed between opposite external terminals of the first and second external terminal groups; 상기 소체의 상면에 연장형성된 상기 제 1외부 단자군의 외부 단자들과 상기 다수의 전자소자 패턴이 연결되도록 형성되는 다수의 금속 패드를 갖춘 제 1금속 패드군; 및A first metal pad group having a plurality of metal pads formed to connect the external terminals of the first external terminal group extended to the upper surface of the body and the plurality of electronic device patterns; And 상기 소체의 상면에 연장형성된 상기 제 2외부 단자군의 외부 단자들과 상기 다수의 전자소자 패턴이 연결되도록 형성되는 다수의 금속 패드를 갖춘 제 2금속 패드군을 구비하고, A second metal pad group having a plurality of metal pads formed to connect the external terminals of the second external terminal group extended to the upper surface of the body and the plurality of electronic device patterns; 상기 다수의 전자소자 패턴은 직선 형상이고, 상기 제 1금속 패드군의 금속 패드들은 상기 제 1외부 단자군의 외부 단자들의 일단의 상면 및 상기 다수의 전자소자 패턴의 일측면 상면에 겹쳐지게 형성되며, 상기 제 2금속 패드군의 금속 패드들은 상기 제 2외부 단자군의 외부 단자들의 일단의 상면 및 상기 다수의 전자소자 패턴의 타측면 상면에 겹쳐지게 형성되고, 상기 제 1 및 제 2금속 패드군중 상기 제 3외부 단자에 인접한 금속 패드는 상기 제 3외부 단자와 멀어지는 방향으로 경사지게 꺾어진 것을 특징으로 하는 칩 소자.The plurality of electronic device patterns may have a linear shape, and the metal pads of the first metal pad group may overlap the top surface of one end of the external terminals of the first external terminal group and the top surface of one side of the plurality of electronic device patterns. The metal pads of the second metal pad group are formed to overlap the top surface of one end of the external terminals of the second external terminal group and the top surface of the other side of the plurality of electronic device patterns, and among the first and second metal pad groups. And the metal pad adjacent to the third external terminal is inclined in a direction away from the third external terminal. 제 1항, 제 3항 및 제 4항중의 어느 한 항에 있어서,The method according to any one of claims 1, 3 and 4, 상기 전자소자 패턴은 저항체 패턴인 것을 특징으로 하는 칩 소자.The electronic device pattern is a chip device, characterized in that the resistor pattern. 제 1항, 제 3항 및 제 4항중의 어느 한 항에 있어서,The method according to any one of claims 1, 3 and 4, 상기 경사지게 꺾어진 금속 패드에 인접한 금속 패드 또한 꺾어진 것을 특징으로 하는 칩 소자.And the metal pad adjacent to the obliquely bent metal pad is also bent. 제 6항에 있어서,The method of claim 6, 상기 전자소자 패턴간의 이격 거리는 상호 동일한 것을 특징으로 하는 칩 소자.The chip device, characterized in that the separation distance between the electronic device pattern is the same.
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