KR20090037099A - Laminated chip element - Google Patents

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박인길
노태형
장규철
이명호
이정훈
현진국
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주식회사 이노칩테크놀로지
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Abstract

A laminate chip device is provided to protect an inner circuit from an over voltage and a static electricity by coupling a varistor device and various devices. A laminate chip device includes a plurality of laminate sheets(10,20,30,40,50) and a resistance pattern(70). The laminate sheets include conductive patterns(11,21,31,41,51). A first ground pattern is formed on a first laminate sheet. A plurality of first internal electrodes is formed on a second laminate sheet. A second ground pattern is formed on a third laminate sheet. A plurality of second internal electrodes is formed on a fourth laminate sheet. A third ground pattern is formed on a fifth laminate sheet. The first internal electrode is connected to a first external terminal electrode(81). The first ground pattern, the second ground pattern, and the third ground pattern are connected to a second external terminal electrode(82). The second internal electrode is connected to a third external terminal electrode(83). The ground pattern is extended to one surface of the laminate sheet, and includes at least one protrusion pattern.

Description

적층 칩 소자{LAMINATED CHIP ELEMENT}Multilayer Chip Device {LAMINATED CHIP ELEMENT}

본 발명은 적층 칩 소자에 관한 것으로, 고주파 특성이 우수하며, 목적에 따라 여러 가지 소자를 결합하여 원하는 전기적 특성을 갖도록 제작할 수 있는 적층 칩 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated chip device, and has an excellent high frequency characteristic, and relates to a stacked chip device that can be manufactured to combine various devices according to the purpose to have desired electrical properties.

전자회로에 있어서 대표적인 수동소자로서는 저항(R), 커패시터(C), 인덕터(L)가 있으며 이들 수동소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류회로에 있어서는 임피던스 정합(Impedance Matching)을 이루는 역할을 하기도 한다. 커패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈(Noise)의 제거, 임피던스 정합 등의 기능을 수행한다.Representative passive elements in electronic circuits include resistors (R), capacitors (C), and inductors (L), and their functions and roles vary widely. For example, the resistor controls the flow of current through the circuit and also plays a role in achieving impedance matching in an AC circuit. Capacitors basically block DC and pass AC signals, but they also form time constant circuits, time delay circuits, RC and LC filter circuits, and the capacitor itself also removes noise. In the case of the inductor, it performs functions such as removing high frequency noise and matching impedance.

또한 배리스터 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않 지만 특정한 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 회로는 과전압으로부터 보호된다. 이와 같은 배리스터 소자는 특히 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등을 정전기 및 과전압으로부터 보호하기 위하여 소형화, 어레이화 되는 추세에 있다.In addition, the varistor element is widely used as a protection element to protect important electronic components and circuits from overvoltage (surge voltage) and static electricity because the resistance changes according to the applied voltage. In other words, the current does not flow to the varistor element disposed in the circuit, but if the overvoltage is applied to both ends of the varistor element due to an overvoltage or lightning strike over a certain voltage, the resistance of the varistor element decreases rapidly, and almost all current flows to the varistor element. No current flows through the other devices, which protects the circuit from overvoltages. In particular, such varistor devices have recently been miniaturized and arrayed in order to protect high integration circuit chip devices from static electricity and overvoltage in response to the miniaturization of electronic devices.

하지만, 저역 통과 필터 회로를 포함한 전자 회로에서 상기 수동 소자를 각각의 단일 소자로 사용하는 경우에는 전류가 흐르는 도선의 길이가 길어지게 되어, 등가 직렬 인덕턴스 값 및 등가 직렬 레지스턴스 값이 달라진다. 따라서 높은 등가 인덕턴스와 레지스턴스가 고주파 신호의 흐름을 방해하기 때문에, 소자들의 좋은 특성을 얻기 어렵다. 이러한 이유로 여러 가지 소자가 결합된 적층 칩 소자가 개발되고 있다.However, when the passive element is used as each single element in an electronic circuit including a low pass filter circuit, the length of the conducting wire through which the current flows becomes long, so that the equivalent series inductance value and the equivalent series resistance value are different. Therefore, high equivalent inductance and resistance interfere with the flow of high frequency signals, making it difficult to obtain good characteristics of the devices. For this reason, a multilayer chip device in which various devices are combined has been developed.

이러한 적층 칩 소자는 고주파 노이즈를 제거하기 위해 예를 들어, 휴대폰과 같은 고주파 기기 위해 사용된다. 최근, 휴대전화의 구조와 기능이 복잡해지고, 디자인은 얇고 작아지기 때문에 고주파 신호와 베이스 밴드 신호의 간섭이 심해지고 있다. 특히, 지상파 DMB 기능을 탑재한 휴대전화의 경우, 고주파 신호가 베이스 밴드 신호에 보다 근접했기 때문에 이러한 문제가 심화될 가능성이 있다. 따라서, 기존보다 많아진 어플리케이션(PCS, GSM, GPS, Bluetooth, 지상파 DMB등)에 모두 적용 가능한, 광 대역에서 높은 성능을 보이는 노이즈 필터에 대한 요구가 높아지고 있다.Such laminated chip elements are used for high frequency devices such as mobile phones, for example, to remove high frequency noise. In recent years, since the structure and function of a cellular phone are complicated, and the design is thin and small, interference between a high frequency signal and a baseband signal is increasing. In particular, in the case of a mobile phone equipped with a terrestrial DMB function, this problem may be exacerbated because the high frequency signal is closer to the baseband signal. Therefore, there is a growing demand for a noise filter having high performance in a wide band, which can be applied to more applications (PCS, GSM, GPS, Bluetooth, terrestrial DMB, etc.).

하지만, 도전체 패턴과 저항체 패턴이 형성된 적층 시트가 순차적으로 적층된 종래 기술에 따른 적층 칩 소자로는 ESL(Equivalent Series Inductance)을 감소시키는 것에 한계가 있으며, 이로 인해 고주파 노이즈를 제거하기 어려운 문제점이 있다.However, there is a limitation in reducing ESL (Equivalent Series Inductance) of the multilayer chip device according to the prior art, in which a laminate sheet having a conductor pattern and a resistor pattern are sequentially stacked, which makes it difficult to remove high frequency noise. have.

본 발명의 목적은 ESL을 감소시켜 고주파 노이즈 제거 특성이 우수한 적층 칩 소자를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a laminated chip device having excellent high frequency noise rejection by reducing ESL.

또한, 본 발명의 다른 목적은 다수의 수동 소자들을 단일 칩 내에 결합하여, 주파수 특성을 향상시킬 수 있고, 외부의 과전압 및 정전기로부터 내부 회로를 보호할 수 있으며, 적층 칩의 패턴을 단순화 할 수 있는 적층 칩 소자를 제공하는 것이다.In addition, another object of the present invention is to combine a plurality of passive elements in a single chip, to improve frequency characteristics, to protect the internal circuit from external overvoltage and static electricity, and to simplify the pattern of the stacked chip It is to provide a laminated chip device.

또한, 본 발명의 다른 목적은 고주파 특성이 우수하면서 다양한 커패시턴스 값을 원하는 대로 갖도록 제작할 수 있는 적층 칩 소자를 제공하는 것이다.In addition, another object of the present invention is to provide a laminated chip device which can be manufactured to have various capacitance values as desired while having excellent high frequency characteristics.

또한, 본 발명의 또 다른 목적은 고가의 반도체 집적 회로와 중요 전자 부품을 과전압 및 정전기로부터 효율적으로 보호하기 위한 배리스터 소자 및 여러 가지 소자를 결합시켜 제조한 적층 칩 소자를 제공하는 것이다.In addition, another object of the present invention is to provide a laminated chip device manufactured by combining a varistor device and various devices for efficiently protecting expensive semiconductor integrated circuits and critical electronic components from overvoltage and static electricity.

전술된 목적을 달성하기 위해 본 발명은 도전체 패턴이 형성된 복수의 적층 시트와, 상기 도전체 패턴과 교차되는 방향으로 복수의 적층 시트 외측에 형성된 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자를 제공한다.In order to achieve the above object, the present invention provides a multilayer chip device comprising a plurality of laminated sheets having conductor patterns formed thereon, and resistor patterns formed outside the plurality of laminated sheets in a direction crossing the conductor patterns. to provide.

상기 도전체 패턴은 내부 전극과 접지 패턴을 포함한다. 상기 접지 패턴은 적층 시트의 일면에 적층 시트의 길이 방향으로 연장되어 적층 시트의 길이 방향 측면으로 노출되며, 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 노출된 적어도 하나의 돌출패턴을 포함할 수 있다. 상기 내부 전극은 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 적어도 일부 영역이 노출되는 것이 바람직하다.The conductor pattern includes an internal electrode and a ground pattern. The ground pattern may include at least one protruding pattern extending on the one surface of the laminated sheet in the longitudinal direction of the laminated sheet to be exposed to the longitudinal side surface of the laminated sheet, and extended in the direction crossing the longitudinal direction of the laminated sheet. have. Preferably, the internal electrodes extend in a direction crossing the length direction of the laminate sheet to expose at least some regions.

상기 내부 전극은 적어도 하나 이상이 적층 시트의 일면에 적층 시트의 길이 방향으로 소정 간격 이격되어 배열되는 것이 효과적이다.At least one of the internal electrodes may be arranged on one surface of the laminated sheet to be spaced apart at a predetermined interval in the longitudinal direction of the laminated sheet.

상기 접지 패턴은 적층 시트의 일면에 적층 시트의 길이 방향으로 연장되어 적층 시트의 길이 방향 측면으로 노출되며, 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 노출된 적어도 하나 이상의 돌출패턴을 포함하고, 상기 돌출패턴은 상기 내부 전극과 대응되도록 형성된다. 또한, 상기 내부 전극은 상기 접지 패턴의 돌출패턴과 대향하는 방향으로 노출되는 것이 바람직하다. 이때, 상기 내부 전극은 상기 저항체 패턴의 일단과 타단 사이에 접속된다.The ground pattern includes at least one protruding pattern extending on the one surface of the laminated sheet in the longitudinal direction of the laminated sheet and exposed to the longitudinal side surface of the laminated sheet and extending in the direction crossing the longitudinal direction of the laminated sheet. The protruding pattern is formed to correspond to the internal electrode. In addition, the internal electrode may be exposed in a direction opposite to the protrusion pattern of the ground pattern. In this case, the internal electrode is connected between one end and the other end of the resistor pattern.

또한, 본 발명은 상기 저항체 패턴의 일단과 타단에 각각 접속된 제 1 및 제 3 외부 단자 전극을 포함할 수 있으며, 상기 접지 패턴과 접속된 제 2 외부 단자 전극을 포함할 수 있다.The present invention may include first and third external terminal electrodes connected to one end and the other end of the resistor pattern, respectively, and may include a second external terminal electrode connected to the ground pattern.

또한, 상기 내부 전극이 형성된 적층 시트와 접지 패턴이 형성된 적층 시트는 교호적으로 적층되는 것이 효과적이며, 상기 적층 시트는 세라믹 물질 또는 배리스터 물질을 포함할 수 있다.In addition, the laminated sheet on which the internal electrode is formed and the laminated sheet on which the ground pattern is formed are effectively laminated alternately, and the laminated sheet may include a ceramic material or a varistor material.

상기 적층 시트는 세라믹 물질과 배리스터 물질을 포함하고, 상기 배리스터 물질을 포함하는 적층 시트는 복수의 적층 시트의 적층물 양측 가장자리에 위치할 수 있다. 이때, 상기 배리스터 물질의 적층 시트와 제 1 및 제 3 외부 단자 전극 사이에 각각 적층된 세라믹 물질의 적층 시트를 더 포함할 수 있다.The laminated sheet may include a ceramic material and a varistor material, and the laminated sheet including the varistor material may be positioned at both edges of the stack of the plurality of laminated sheets. In this case, the method may further include a laminated sheet of ceramic material laminated between the laminated sheet of varistor material and the first and third external terminal electrodes, respectively.

또한, 상기 적층 시트는 세라믹 물질을 포함하고, 적어도 어느 하나의 상기 전극과 접지 패턴 사이에 방전을 돕기 위한 물질 또는 배리스터 물질을 포함할 수 있으며, 상기 방전을 돕기 위한 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 중 적어도 어느 하나를 혼합한 물질을 포함할 수 있다.In addition, the laminated sheet may include a ceramic material, and may include a material or a varistor material for assisting a discharge between at least one of the electrodes and the ground pattern, and the material for assisting the discharge may be polyvinyl alcohol (PVA) or It may include a material obtained by mixing at least one of RuO 2 , Pt, Pd, Ag, Au, Ni, Cr, and W with a polyvinyl butyral (PVB) organic material.

본 발명은 도전체 패턴과 저항체 패턴이 교차되도록 형성하여 ESL을 감소시켜 고주파 노이즈 제거 특성이 우수한 적층 칩 소자를 제공할 수 있다.The present invention can provide a laminated chip device having excellent high frequency noise rejection by reducing the ESL by forming the conductor pattern and the resistor pattern to cross each other.

또한, 본 발명은 적층 시트 장수를 증가시키더라도 적층 칩 소자의 두께는 증가하지 않으므로 일정 두께를 유지할 수 있는 박형화된 적층 칩 소자를 제공할 수 있다.In addition, the present invention can provide a thin laminated chip device that can maintain a constant thickness because the thickness of the laminated chip device does not increase even if the number of laminated sheets is increased.

또한, 본 발명은 다수의 수동 소자들을 단일 칩 내에 결합하여, 주파수 특성을 향상시킬 수 있고, 외부의 과전압 및 정전기로부터 내부 회로를 보호할 수 있으며, 적층 칩의 패턴을 단순화할 수 있는 적층 칩 소자를 제공할 수 있다.In addition, the present invention can combine a plurality of passive elements in a single chip, can improve the frequency characteristics, protect the internal circuit from external overvoltage and static electricity, and can simplify the pattern of the laminated chip device Can be provided.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상의 동일 부호는 동일한 요소를 지칭한다. 또한, 본 발명은 설명의 편의를 위해 각 층(예를 들어, 적층 시트 및 도전체 패턴)의 두께를 과장되게 도시하였다.However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like reference numerals in the drawings refer to like elements. In addition, the present invention exaggerated the thickness of each layer (eg, laminated sheet and conductor pattern) for convenience of description.

<실시예 1><Example 1>

도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 적층 칩 소자 제조 공정을 설명하기 위한 사시도이고, 도 2는 도 1b (f)의 선A-A에서 취한 개략 단면도이고, 도 3a 내지 도 3c는 본 발명의 변형예에 따른 적층 칩 소자의 등가회로도이고, 도 4는 본 발명의 다른 변형예에 따른 적층 칩 소자의 개략 단면도이고, 도 5는 본 발명의 제 1 실시예에 따른 적층 칩 소자의 등가회로도이고, 도 6은 종래기술에 따른 적층 칩 소자와 본 발명에 따른 적층 칩 소자의 주파수 특성을 비교하기 위한 그래프이고, 도 7은 본 발명의 제 1 실시예에 따른 적층 칩 소자와 종래 기술에 따른 적층 칩 소자를 설명하기 위한 접지 패턴의 평면도이다. 이때, 도 1a 및 도 1b의 (a) 내지 (f)는 본 발명의 제 1 실시예에 따른 적층 칩 소자의 정면 사시도이고, (a') 내지 (f')는 배면 사시도이다.1A and 1B are perspective views illustrating a manufacturing process of a stacked chip device according to a first exemplary embodiment of the present invention, FIG. 2 is a schematic cross-sectional view taken along line AA of FIG. 1B (f), and FIGS. 3A to 3C are 4 is an equivalent circuit diagram of a multilayer chip device according to a modified example of the present invention, FIG. 4 is a schematic cross-sectional view of a multilayer chip device according to another modified embodiment of the present invention, and FIG. 5 is a diagram of a multilayer chip device according to a first embodiment of the present invention. 6 is a graph for comparing frequency characteristics of a multilayer chip device according to the prior art and a multilayer chip device according to the present invention, and FIG. 7 is a multilayer chip device and a prior art according to a first embodiment of the present invention. Is a plan view of a ground pattern for explaining a stacked chip device according to the invention. 1A and 1B are front perspective views of the stacked chip device according to the first exemplary embodiment, and (a ') to (f') are rear perspective views.

본 발명의 제 1 실시예에 따른 적층 칩 소자는 도 1 및 도 2에 도시된 바와 같이, 도전체 패턴(11, 21, 31, 41, 51)이 각각 형성된 다수의 적층 시트(10, 20, 30, 40, 50)와, 도전체 패턴(11, 21, 31, 41, 51)과 교차되는 방향으로 형성된 저항체 패턴(70)을 포함한다. 본 실시예에서는 도전체 패턴(11, 21, 31, 41, 51)이 각각 형성된 5장의 적층 시트(10, 20, 30, 40, 50)가 적층된 것을 예로 하여 설명 하기로 한다. 즉, 제 1 접지 패턴(11)이 형성된 제 1 적층 시트(10)와, 다수의 제 1 내부 전극(21)이 형성된 제 2 적층 시트(20)와, 제 2 접지 패턴(31)이 형성된 제 3 적층 시트(30)와, 다수의 제 2 내부 전극(41)이 형성된 제 4 적층 시트(40)와, 제 3 접지 패턴(51)이 형성된 제 5 적층 시트(50)와, 보호 시트(60)를 포함한다. 이때, 제 1 내부 전극(21)과 접속된 제 1 외부 단자 전극(81)과, 제 1 내지 제 3 접지 패턴(11, 31, 51)과 접속된 제 2 외부 단자 전극(82)과, 제 2 내부 전극(41)과 접속된 제 3 외부 단자 전극(83)을 더 포함한다. 또한, 제 5 적층 시트(50)의 도전체 패턴을 보호하기 위한 보호 시트(60)를 더 포함할 수 있다. 여기서, 저항체 패턴(70)은 제 1 및 제 3 외부 단자 전극(81, 83) 사이에 직렬 접속되며 제 1 및 제 2 내부 전극(21, 41)과는 병렬 접속되는 것이 바람직하다. 본 실시예에서는 하나의 적층 시트에 복수의 내부 전극을 구비하여 다수의 커패시터가 어레이된 적층 칩 소자를 예로 하여 설명하고자 하나, 본 발명은 하나의 돌출패턴을 갖는 제 1 접지 패턴(11)과 하나의 제 1 내부 전극(21)이 각각 형성된 제 1 및 제 2 적층 시트와 제 1 내부 전극(21)과 연결된 저항체 패턴(70)을 포함하여 하나의 커패시터와 하나의 저항으로 구성된 최소 단위 소자(C)로 제작될 수 있다. 이 경우, 도 3(a)에 도시된 바와 같이, 1개의 커패시터와 1개의 저항으로 구성된다. 이때, 상기와 같이 두 개의 적층 시트, 즉, 제 1 및 제 2 적층 시트와 저항체 패턴을 사용하되, 제 1 및 제 2 적층 시트에 복수개의 제 1 접지 패턴(11)과 복수개의 제 1 내부 전극(21)을 각각 구비하도록 구성할 수도 있다. 이 경우, 도 3(b)에 도시된 바와 같이, 제 1 접지 패턴(11)과 제 1 내부 전극(21)의 개수만큼 형성되되 각각이 독립적으로 동 작되는 커패시터와 저항으로 구성된다. 물론, 본 발명은 하나의 적층 시트에 하나의 전극만이 형성된 단위 소자(B)로 제작될 수도 있다. 이 경우, 적층된 적층 시트의 장수에 따라 커패시터와 저항의 개수가 결정되며, 2개의 전극과 3개의 접지 패턴을 구비한 본 실시예의 단위 소자(B)를 예로 들면, 도 3(c)에 도시된 바와 같이, 2개의 커패시터와 3개의 저항으로 구성될 수 있다.As shown in FIG. 1 and FIG. 2, the stacked chip device according to the first exemplary embodiment of the present invention includes a plurality of stacked sheets 10, 20, each having conductor patterns 11, 21, 31, 41, and 51 formed therein. 30, 40, 50, and a resistor pattern 70 formed in a direction crossing the conductor patterns 11, 21, 31, 41, and 51. In the present exemplary embodiment, five laminated sheets 10, 20, 30, 40, and 50 on which the conductor patterns 11, 21, 31, 41, and 51 are formed will be described as an example. That is, the first laminated sheet 10 on which the first ground pattern 11 is formed, the second laminated sheet 20 on which the plurality of first internal electrodes 21 are formed, and the second ground pattern 31 are formed on the first laminated sheet 10. Third laminated sheet 30, fourth laminated sheet 40 having a plurality of second internal electrodes 41 formed therein, fifth laminated sheet 50 having third ground pattern 51 formed thereon, protective sheet 60 ). In this case, the first external terminal electrode 81 connected to the first internal electrode 21, the second external terminal electrode 82 connected to the first to third ground patterns 11, 31, and 51, and And a third external terminal electrode 83 connected to the second internal electrode 41. In addition, the protective sheet 60 for protecting the conductor pattern of the fifth laminated sheet 50 may be further included. Here, the resistor pattern 70 is preferably connected in series between the first and third external terminal electrodes 81 and 83 and in parallel with the first and second internal electrodes 21 and 41. In the present exemplary embodiment, a multilayer chip device having a plurality of internal electrodes arranged on one laminated sheet and having a plurality of capacitors arranged thereon will be described as an example. However, the present invention relates to a first ground pattern 11 having one protrusion pattern, and one. The smallest unit element (C) including one capacitor and one resistor including a first and a second laminated sheet having a first internal electrode 21 formed thereon and a resistor pattern 70 connected to the first internal electrode 21. ) Can be produced. In this case, as shown in Fig. 3 (a), it consists of one capacitor and one resistor. In this case, as described above, two laminated sheets, that is, first and second laminated sheets and a resistor pattern are used, but the plurality of first ground patterns 11 and the plurality of first internal electrodes are formed on the first and second laminated sheets. You may comprise so that each may be provided (21). In this case, as shown in Figure 3 (b), the number of the first ground pattern 11 and the first internal electrode 21 is formed as a number, each composed of a capacitor and a resistor to operate independently. Of course, the present invention may be made of a unit device (B) in which only one electrode is formed on one laminated sheet. In this case, the number of capacitors and resistors is determined according to the number of laminated sheets stacked, and the unit device B of the present embodiment having two electrodes and three ground patterns is illustrated in FIG. As shown, it may consist of two capacitors and three resistors.

제 1 내지 제 5 적층 시트(10, 20, 30, 40, 50) 및 보호 시트(60)는 동일한 크기의 절연성 물질시트를 사용하는 것이 바람직하다. 또한, 제 1 내지 제 5 적층 시트(10, 20, 30, 40, 50) 및 보호 시트(60)는 순차적으로 적층되어 있다. 본 실시예에서는 제 2 및 제 4 적층 시트(20, 40) 상에는 각기 4개의 제 1 및 제 2 내부 전극(21, 41)이 형성된다. 즉, 단일 칩 내에 4개의 단위 소자가 어레이된 형상을 도시하였다. 물론, 적층 시트의 장수를 증가시키거나 감소시켜 커패시터의 용량을 조절할 수도 있다. 본 발명의 적층 칩 소자는 이에 한정되지 않고, 적어도 한 개 이상의 배리스터 커패시터, 저항을 포함할 수 있으며, 인덕터를 더 포함할 수도 있다.It is preferable that the first to fifth laminated sheets 10, 20, 30, 40, and 50 and the protective sheet 60 use an insulating material sheet having the same size. In addition, the 1st-5th laminated sheets 10, 20, 30, 40, 50 and the protective sheet 60 are laminated | stacked sequentially. In the present embodiment, four first and second internal electrodes 21 and 41 are formed on the second and fourth laminated sheets 20 and 40, respectively. That is, the shape in which four unit elements are arranged in a single chip is illustrated. Of course, it is also possible to adjust the capacitance of the capacitor by increasing or decreasing the number of sheets of the laminated sheet. The stacked chip device of the present invention is not limited thereto, and may include at least one varistor capacitor, a resistor, and may further include an inductor.

제 1 내지 제 3 접지 패턴(11, 31, 51)은 판 형상의 바 패턴(11a, 31a, 51a)과 바 패턴(11a, 31a, 51a)에서 연장되어 돌출된 돌출패턴(11b, 31b, 51b)을 포함한다. 바 패턴(11a, 31a, 51a)은 각각이 제 1 및 제 3 적층 시트(10, 30)와 제 5 적층 시트(50)의 일면에서 상기 적층 시트(10, 30, 50)의 길이 방향으로 연장 형성된다. 즉, 바 패턴(11a, 31a, 51a)은 길이 방향이 제 1 및 제 2 내부 전극(21, 41)이 연장된 방향과 교차되도록 어레이된 단위 소자(B)에서 단위 소자(B)를 가로질러 연장 형성된다. 또한, 돌출패턴(11b, 31b, 51b)은 각각이 바 패턴(11a, 31a, 51a)에서 상기 적층 시트(10, 30, 50)의 길이 방향과 교차되는 방향으로 형성된다. 이때, 상기 다수의 돌출패턴(11b, 31b, 51b)은 각각이 제 1 및 제 3 적층 시트(10, 30)와 제 5 적층 시트(50)의 일측으로 소정 길이 연장되어 노출된다. 또한, 제 1 및 제 2 내부 전극(21, 41)은 각각이 제 2 및 제 4 적층 시트(20, 40)의 타측으로 소정 길이 연장되어 노출된다. 이로써, 상기의 적층 시트들이 적층될 경우, 적층된 적층 시트의 일 측면에 제 1 내지 제 3 접지 패턴(11, 31, 51)의 돌출패턴(11b, 31b, 51b)이 노출되고, 적층된 시트의 타 측면에 제 1 및 제 2 내부 전극(21, 41)이 노출되도록 할 수 있다. 또한, 제 1 내지 제 3 접지 패턴(11, 31, 51)의 바 패턴(11a, 31a, 51a)은 각각이 제 1 및 제 3 적층 시트(10, 30)와 제 5 적층 시트(50)의 길이 방향으로 연장되어 있으므로, 제 1 내지 제 3 접지 패턴(11, 31, 51)의 바 패턴(11a, 31a, 51a)은 적층된 시트의 일 측면과 타 측면 사이에 노출된다. 즉, 제 1 적층 시트(10)와 제 3 및 제 5 적층 시트(30, 50)의 양 측면 사이 및 일 측면에 제 1 내지 제 3 접지 패턴(11, 31, 51)의 바 패턴(11a, 31a, 51a)과 돌출패턴(11b, 31b, 51b)이 노출되도록 하여 다수의 시트들이 적층 될 경우, 제 1 및 제 2 내부 전극(21, 41)은 제 1 내지 제 3 접지 패턴(11, 31, 51)이 노출된 측면이 아닌 다른 나머지 측면을 통해 노출된다. 상기와 같이 형성된 본 실시예에 따른 적층 칩 소자는 제 1 및 제 3 접지 패턴(11, 31, 51)의 일부와 제 1 및 제 2 내부 전극(21, 41)이 중첩되는 것이 효과적이다.The first to third ground patterns 11, 31, and 51 may extend from the bar-shaped bar patterns 11a, 31a, and 51a and the bar patterns 11a, 31a, and 51a to protrude and protrude patterns 11b, 31b, and 51b. ). The bar patterns 11a, 31a, 51a extend in the longitudinal direction of the laminated sheets 10, 30, 50 on one surface of the first and third laminated sheets 10, 30 and the fifth laminated sheet 50, respectively. Is formed. That is, the bar patterns 11a, 31a, and 51a may cross the unit elements B in the unit elements B arranged such that the longitudinal directions thereof intersect the directions in which the first and second internal electrodes 21 and 41 extend. Is formed extending. In addition, the protruding patterns 11b, 31b, and 51b are formed in the direction in which the bar patterns 11a, 31a, and 51a intersect with the longitudinal direction of the laminated sheets 10, 30, and 50, respectively. In this case, the plurality of protruding patterns 11b, 31b, and 51b are exposed by extending a predetermined length to one side of the first and third laminated sheets 10 and 30 and the fifth laminated sheet 50, respectively. In addition, the first and second internal electrodes 21 and 41 are exposed by extending a predetermined length to the other side of the second and fourth laminated sheets 20 and 40, respectively. Thus, when the laminated sheets are stacked, the protruding patterns 11b, 31b, and 51b of the first to third ground patterns 11, 31, and 51 are exposed on one side of the laminated sheets, and the laminated sheets are stacked. The first and second internal electrodes 21 and 41 may be exposed to the other side of the first and second internal electrodes 21 and 41. In addition, the bar patterns 11a, 31a, and 51a of the first to third ground patterns 11, 31, and 51 are respectively formed of the first and third laminated sheets 10, 30 and the fifth laminated sheet 50. Since it extends in the longitudinal direction, the bar patterns 11a, 31a, 51a of the first to third ground patterns 11, 31, and 51 are exposed between one side and the other side of the laminated sheet. That is, the bar patterns 11a of the first to third ground patterns 11, 31, and 51 between both sides of the first laminated sheet 10 and the third and fifth laminated sheets 30 and 50 and on one side thereof. When the plurality of sheets are stacked by exposing the 31a and 51a and the protruding patterns 11b, 31b and 51b, the first and second internal electrodes 21 and 41 may have the first to third ground patterns 11 and 31. , 51) is exposed through the other side rather than the exposed side. In the multilayer chip device according to the present embodiment formed as described above, it is effective that a part of the first and third ground patterns 11, 31, and 51 overlap the first and second internal electrodes 21 and 41.

제 1 및 제 2 내부 전극(21, 41)은 일측에 돌출패턴을 구비한 사각형상으로 형성하는 것이 바람직하다. 이때, 제 1 및 제 2 내부 전극(21, 41)의 돌출패턴을 제외한 나머지 영역이 제 1 및 제 3 접지 패턴(11, 31, 51)과 중첩되는 것이 바람직하다. 물론, 제 1 및 제 2 내부 전극(21, 41)의 돌출패턴은 생략될 수 있다. 이러한 제 1 및 제 2 내부 전극(21, 41)은 연장된 방향을 기준으로 접지 패턴과 교차되도록 형성된다. 또한, 제 2 및 제 4 적층 시트(20, 40)에는 각각 4개씩의 전극이 형성되되 적층 시트마다 각기 2개씩의 전극이 적층 시트의 중앙을 기준으로 서로 대칭되도록 형성하는 것이 효과적이다. 이때, 도시된 도면에서는 4개의 전극들이 서로 동일한 간격으로 형성되었으나, 이에 한정되는 것은 아니며, 4개의 전극들 사이의 주파수 특성차이를 제거하기 위해 중앙에 위치된 두 번째와 세 번째의 전극은 인접되어 형성될 수도 있다. 즉, 두 번째와 세 번째의 전극 간의 거리가 첫 번째와 두 번째의 전극 간의 거리보다 더 좁게 형성될 수 있다. 이상에서, 두 번째 및 세 번째는 시트의 중앙에 위치된 2개를 의미하고, 첫 번째와 네 번째는 상기 두 번째 및 세 번째의 외측에 위치된 것을 의미한다.The first and second internal electrodes 21 and 41 may be formed in a quadrangular shape having a protruding pattern on one side thereof. In this case, it is preferable that the remaining regions except the protruding patterns of the first and second internal electrodes 21 and 41 overlap the first and third ground patterns 11, 31, and 51. Of course, the protruding patterns of the first and second internal electrodes 21 and 41 may be omitted. The first and second internal electrodes 21 and 41 are formed to intersect the ground pattern with respect to the extended direction. In addition, it is effective to form four electrodes in the second and fourth laminated sheets 20 and 40, respectively, and to form two electrodes symmetrically with respect to the center of the laminated sheet for each laminated sheet. At this time, the four electrodes are formed at the same interval from each other, but is not limited to this, the second and third electrodes located in the center are adjacent to remove the frequency characteristic difference between the four electrodes It may be formed. That is, the distance between the second and third electrodes may be formed narrower than the distance between the first and second electrodes. In the above, the second and third means two located in the center of the sheet, the first and fourth means that located outside the second and third.

물론, 복수의 단위 소자가 병렬로 배열되어 하나의 칩으로 제조된 복합 적층 칩 소자에 있어서, 단위 소자의 주파수 특성의 차이를 감소시키기 위해 전극들 간의 간격이 동일할 수도 있고 서로 다를 수도 있다. 예를 들어 첫 번째와 두 번째 그리고, 세 번째와 네 번째의 전극 간이 인접되어 있을 수도 있다. 즉, 전극들 간의 간격을 조절하여 어레이된 칩의 주파수 특성차를 줄일 수 있다.Of course, in a composite multilayer chip device in which a plurality of unit devices are arranged in parallel and manufactured as a single chip, spacing between electrodes may be the same or different in order to reduce the difference in frequency characteristics of the unit devices. For example, the first and second and third and fourth electrodes may be adjacent to each other. In other words, it is possible to reduce the frequency characteristic difference of the arrayed chip by adjusting the distance between the electrodes.

저항체 패턴(70)은 적층 칩 소자의 제 1 및 제 2 내부 전극(21, 41)이 노출된 면에 형성되어 도전체 패턴과 교차되는 방향, 예를 들어, 수직하도록 형성될 수 있다. 또한, 저항체 패턴(70)은 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83) 사이에 형성되며, 제 1 및 제 3 외부 단자 전극(81, 83)과 제 1 및 제 2 내부 전극(21, 41)이 저항체 패턴(70)을 통해 서로 접속되도록 형성되는 것이 바람직하다. 즉, 저항체 패턴(70)은 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83) 사이에서 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83)이 접속되도록 형성되되, 제 1 및 제 2 내부 전극(21, 41) 역시 저항체 패턴(70)에 접속되도록 형성된다. 저항체 패턴(70)은 제 1 내부 전극(21)과 제 2 내부 전극(41)의 개수만큼 형성되는 것이 바람직하며, 저항체 패턴(70)에 의해 서로 접속되는 제 1 및 제 3 외부 단자 전극(81, 83)의 개수 역시 저항체 패턴(70)의 개수와 동일하게 형성되는 것이 바람직하다. 또한, 저항체 패턴(70)은 저항체 또는 저항 성분을 갖는 도체인 것이 바람직하다. 이러한, 저항체 패턴(70)은 루테늄 산화물(RuO2)이 함유된 페이스트(Paste)를 사용할 수 있으며, 루테늄 산화물(RuO2)의 함량에 따라 저항성분의 크기를 조절할 수 있다. 물론, 본 발명의 저항체 패턴(70)은 페이스트를 제외한 도체만으로 형성될 수도 있다. 이와 같은 저항체 패턴(70)은 저항성분의 크기를 조절하기 위해 도 4에 도시된 바와 같이 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83) 사이의 저항체 패턴(70)의 길이를 조절할 수도 있으며, 이를 통해 적층 칩 소자의 필터 특성 조절이 보다 원활해질 수 있다. 물론, 저항체 패턴(70)의 저항성분의 크기를 조절하기 위해 저항체 패턴(70)의 두께를 조절할 수도 있다.The resistor pattern 70 may be formed on a surface where the first and second internal electrodes 21 and 41 of the stacked chip device are exposed to cross the conductor pattern, for example, to be perpendicular to each other. In addition, the resistor pattern 70 is formed between the first external terminal electrode 81 and the third external terminal electrode 83, and the first and third external terminal electrodes 81 and 83 and the first and second internal parts. It is preferable that the electrodes 21 and 41 are formed to be connected to each other through the resistor pattern 70. That is, the resistor pattern 70 is formed such that the first external terminal electrode 81 and the third external terminal electrode 83 are connected between the first external terminal electrode 81 and the third external terminal electrode 83. The first and second internal electrodes 21 and 41 are also formed to be connected to the resistor pattern 70. The resistor pattern 70 is preferably formed by the number of first internal electrodes 21 and second internal electrodes 41, and the first and third external terminal electrodes 81 connected to each other by the resistor patterns 70. , 83) is also preferably the same as the number of the resistor pattern (70). In addition, the resistor pattern 70 is preferably a conductor having a resistor or a resistance component. The resistor pattern 70 can adjust the size of the resistance component according to the content of ruthenium oxide (RuO 2) may be used for a paste (Paste) containing a ruthenium oxide (RuO 2). Of course, the resistor pattern 70 of the present invention may be formed of only the conductors excluding the paste. The resistor pattern 70 may adjust the length of the resistor pattern 70 between the first external terminal electrode 81 and the third external terminal electrode 83 as illustrated in FIG. 4 to adjust the size of the resistance component. The filter characteristics of the multilayer chip device may be more smoothly adjusted. Of course, the thickness of the resistor pattern 70 may be adjusted to adjust the size of the resistor component of the resistor pattern 70.

또한, 본 실시예는 저항체 패턴(70)이 도전체 패턴(11, 21, 31, 41, 51)과 교차되도록 적층 시트(10, 20, 30, 40, 50, 60)를 세로로 적층하므로 적층 시트(10, 20, 30, 40, 50, 60)의 장수를 증가시키더라도 적층 칩 소자의 두께는 증가되지 않는다. 즉, 적층 시트(10, 20, 30, 40, 50, 60)의 장수를 증가시키더라도 적층 칩 소자의 폭(W)만 증가할 뿐 두께(H)는 증가되지 않는다. 또한, 적층 시트(10, 20, 30, 40, 50, 60) 각각에 형성된 내부 전극의 개수를 증가시키더라도, 적층 칩 소자의 길이(L)만 증가할 뿐 두께(H)는 증가되지 않는다.In addition, in the present embodiment, the laminated sheets 10, 20, 30, 40, 50, and 60 are vertically laminated so that the resistor patterns 70 intersect with the conductor patterns 11, 21, 31, 41, and 51, and thus the laminates are stacked. Even if the number of sheets 10, 20, 30, 40, 50, 60 is increased, the thickness of the stacked chip element is not increased. That is, even if the number of sheets of the laminated sheets 10, 20, 30, 40, 50, and 60 is increased, only the width W of the laminated chip element is increased, but the thickness H is not increased. In addition, even if the number of internal electrodes formed on each of the laminated sheets 10, 20, 30, 40, 50, and 60 is increased, only the length L of the stacked chip element is increased, but the thickness H is not increased.

한편, 본 실시예에서는 저항체 패턴(70)의 형상을 직선 형상으로 형성하였으나, 이에 한정되는 것은 아니며, 외부 단자 전극과 접속되는 영역이 더 넓을 수도 있고, 접속되지 않는 외부 단자 전극과의 단선을 피하기 위해 리세스되거나 꺽인 형상이 될 수도 있다. 도 1의 (e)에 도시된 바와 같이 저항체 패턴(70)은 그 상부에 저항체 패턴(70)을 보호하기 위해 에폭시 또는 유리질을 도포하여 보호막(71)을 형성할 수 있다. 또한, 제 1 및 제 2 내부 전극(21, 41)의 돌출패턴이 노출된 적층 칩 소자의 상부 양측에 저항체 패턴(70) 형성을 위한 별도의 금속 패드(62)를 더 포함할 수 있다. 이러한 금속 패드(62)는 금속 패드(62) 사이의 거리를 정확하게 조절하여 형성할 수 있고, 이에 의해 금속 패드(62) 상에 형성되는 저항체 패턴(70)의 저항치를 정확하게 조절할 수 있다. 물론, 금속 패드(62)를 생략하고 저항체 패턴(70)만을 형성할 수도 있다.Meanwhile, although the shape of the resistor pattern 70 is formed in a straight line in the present embodiment, the present invention is not limited thereto, and the area connected to the external terminal electrode may be wider, and to avoid disconnection with the external terminal electrode not connected. May be recessed or bent. As illustrated in (e) of FIG. 1, the resistor pattern 70 may be formed by applying epoxy or glass to protect the resistor pattern 70 thereon. In addition, a separate metal pad 62 for forming the resistor pattern 70 may be further included on both sides of the multilayer chip device in which the protruding patterns of the first and second internal electrodes 21 and 41 are exposed. The metal pad 62 may be formed by precisely adjusting the distance between the metal pads 62, thereby accurately adjusting the resistance of the resistor pattern 70 formed on the metal pad 62. Of course, the resistor pad 70 may be formed by omitting the metal pad 62.

제 1 및 제 3 외부 단자 전극(81, 83)은 각각 저항체 패턴(70)의 일측과 타측에 연결되며, 제 2 외부 단자 전극(82)은 제 1 내지 제 3 접지 패턴(11, 31, 51)과 연결된다. 또한, 제 1 내지 제 3 외부 단자 전극(81, 82, 83)은 각각이 저항체 패턴(70) 또는 제 1 내지 제 3 접지 패턴(11, 31, 51)과 연결되되, 적층 시트들이 적층된 적층물의 외부에 형성되는 것이 바람직하다. 본 실시예에서는 제 1 및 제 3 외부 단자 전극(81, 83)이 저항체 패턴(70)의 일측과 타측에 각각 연결되되, 적층물의 측면 영역을 감싸도록 형성된다. 또한, 제 2 외부 단자 전극(82)은 제 1 내지 제 3 접지 패턴(11, 31, 51)과 연결되되, 제 1 및 제 3 외부 단자 전극(81, 83)과 교차되는 방향으로 적층물의 측면 영역을 감싸도록 형성된다. 이로써, 도 4에 도시된 바와 같이 제 1 및 제 3 외부 단자 전극(81, 83)을 입력단 또는 출력단으로 하고 제 2 외부 단자 전극(82)을 접지로 사용하며, 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83) 사이에 저항체 패턴(70)이 직렬 접속되고, 제 1 외부 단자 전극(81) 및 제 2 외부 단자 전극(82)과 제 3 외부 단자 전극(83) 및 제 2 외부 단자 전극(82) 사이에 다수의 커패시터가 병렬 접속된다. 이와 같이 적층 칩 소자를 제작하여, 도 5에 도시된 바와 같이, 각각 4개의 입출력 단자와 직렬 접속된 다수의 저항과, 입출력 단자와 각각 병렬 접속된 다수의 커패시터를 포함하는 ESD 필터를 제작할 수 있다.The first and third external terminal electrodes 81 and 83 are connected to one side and the other side of the resistor pattern 70, respectively, and the second external terminal electrode 82 is the first to third ground patterns 11, 31, and 51. ). In addition, each of the first to third external terminal electrodes 81, 82, and 83 may be connected to the resistor pattern 70 or the first to third ground patterns 11, 31, and 51, and the laminate sheets may be stacked. It is preferably formed on the outside of the water. In the present embodiment, the first and third external terminal electrodes 81 and 83 are connected to one side and the other side of the resistor pattern 70, respectively, and are formed to surround the side region of the stack. In addition, the second external terminal electrode 82 is connected to the first to third ground patterns 11, 31, and 51, and the side surface of the stack in a direction crossing the first and third external terminal electrodes 81, 83. It is formed to surround the area. As a result, as shown in FIG. 4, the first and third external terminal electrodes 81 and 83 are used as input terminals or output terminals, and the second external terminal electrode 82 is used as a ground, and the first external terminal electrode 81 is used. The resistor pattern 70 is connected in series between the third external terminal electrode 83 and the first external terminal electrode 81, the second external terminal electrode 82, the third external terminal electrode 83, and the second external terminal electrode 83. A plurality of capacitors are connected in parallel between the external terminal electrodes 82. As described above, a multilayer chip device may be manufactured, and as illustrated in FIG. 5, an ESD filter including a plurality of resistors connected in series with four input / output terminals and a plurality of capacitors connected in parallel with the input / output terminals may be manufactured. .

상술한 구조를 갖는 본 실시예에 따른 적층 칩 소자는 도시된 바와 같이, 저항체 패턴(70)은 도전체 패턴(11, 21, 31, 41, 51)과 서로 교차되도록 형성되며, 특히, 저항체 패턴(70)이 제 1 및 제 2 내부 전극(21, 41)과 교차되도록 접속되어 제 1 및 제 2 내부 전극(21, 41) 사이에서 병렬 연결된다.As shown in the multilayer chip device according to the present embodiment having the above-described structure, the resistor pattern 70 is formed to intersect with the conductor patterns 11, 21, 31, 41, and 51, and in particular, the resistor pattern 70 is connected to intersect the first and second internal electrodes 21, 41 and connected in parallel between the first and second internal electrodes 21, 41.

도 6은 종래 기술에 따른 적층 칩 소자(a)와 본 발명에 따른 적층 칩 소자(b)의 주파수 특성을 비교하기 위한 그래프로서, 가로축은 주파수(Frequency)이 며 세로축은 삽입 손실(Insertion Loss)을 나타낸다.FIG. 6 is a graph for comparing frequency characteristics of a stacked chip device (a) according to the related art and a stacked chip device (b) according to the present invention, in which the horizontal axis represents frequency and the vertical axis represents insertion loss. Indicates.

도 6에 도시된 바와 같이, 본 발명에 따른 적층 칩 소자(b)는 종래 기술에 따른 적층 칩 소자(a)보다 밴드 폭이 확장된 것을 알 수 있다. 이는 본 발명에 따른 적층 칩 소자가 종래 기술에 따른 적층 칩 소자보다 ESL(Equivalent Series Inductance)이 감소되었기 때문이다. 이상적인 캐패시터는 주파수가 올라감에 따라 저항이 0으로 접근해가는 임피던스 특성을 가지지만, 커패시터 역시 자기장이 유도되므로 인덕턴스가 존재한다. 즉, 실제 커패시터는 주파수가 증가함에 따라 저항이 커지므로 특정 주파수 이상에서는 커패시터가 아니라 인덕터로 동작하게 된다. 따라서, 로우 패스 필터(Low Pass Filter)의 저지대역(필터링 영역)의 성능을 좌우하는 특성들 중 중요한 부분은 ESL이며, 인덕턴스(Inductance)는 통상적으로 도전체 패턴의 거리에 비례한다. As shown in FIG. 6, it can be seen that the stacked chip device b according to the present invention has a wider band width than the stacked chip device a according to the related art. This is because the stacked chip device according to the present invention has reduced ESL (Equivalent Series Inductance) than the stacked chip device according to the prior art. An ideal capacitor has an impedance characteristic that the resistance approaches as the frequency goes up, but the capacitor also has an inductance because of the magnetic field. In other words, the actual capacitor increases in resistance as the frequency increases, so it operates as an inductor rather than a capacitor above a certain frequency. Thus, an important part of the characteristics that affect the performance of the stopband (filtering region) of a low pass filter is ESL, and inductance is typically proportional to the distance of the conductor pattern.

본 실시예와 같은 세라믹 필터에서 ESL을 결정하는 두 가지 큰 요소는 커패시터를 형성하는 부분부터 칩이 장착될 인쇄 회로 기판(Printed Circuit Board; PCB) 접지까지의 거리와 경로의 개수이다. 거리는 ESL과 비례하며 경로의 수는 ESL의 역수와 정확히 비례는 아니나 비례관계에 있다. 도 7에 도시된 바와 같이, 본 발명에 따른 적층 칩 소자(b)는 종래 기술에 따른 적층 칩 소자(a)에 비해 접지 패턴(11, 31, 51)에서 인쇄 회로 기판 접지까지의 거리가 짧고 접지 경로의 수가 많으므로 ESL이 감소하여 종래보다 높은 주파수 대역에서 필터링 성능이 향상된다.Two large factors that determine the ESL in the ceramic filter of the present embodiment are the distance and the number of paths from the portion of the capacitor to the ground of the printed circuit board (PCB) on which the chip is to be mounted. The distance is proportional to the ESL and the number of paths is proportional but not exactly proportional to the inverse of the ESL. As shown in FIG. 7, the stacked chip device b according to the present invention has a shorter distance from the ground patterns 11, 31, 51 to the printed circuit board ground than the stacked chip device a according to the related art. Because of the large number of ground paths, ESL is reduced to improve filtering performance at higher frequency bands than conventional.

다음은 본 발명의 제 1 실시예에 따른 적층 칩 소자의 제조 방법에 대해 도 1을 참조하여 설명하기로 한다.Next, a method of manufacturing a stacked chip device according to a first exemplary embodiment of the present invention will be described with reference to FIG. 1.

본 실시예에 따른 적층 칩 소자의 제조 방법은 우선 도 1a의 (a)와 같이 제 1 접지 패턴(11)이 형성된 제 1 적층 시트(10)와, 제 1 내부 전극(21)이 형성된 제 2 적층 시트(20)와, 제 2 접지 패턴(31)이 형성된 제 3 적층 시트(30)와, 제 2 내부 전극(41)이 형성된 제 4 적층 시트(40)와, 제 3 접지 패턴(51)이 형성된 제 5 적층 시트(50)와, 보호 시트(60)를 마련한다. 상술한 적층 시트는 직사각형 형상으로 형성하는 것이 바람직하되, 최종 제작되는 적층 칩 소자의 사용처와 용도에 따라, 정사각형, 오각형을 포함하는 다각형 형상, 원 형상 또는 타원 형상 등으로 형성할 수도 있다. 또한, 본 실시예에서는 4개의 단위 소자로 이루어진 하나의 칩을 예시하고 있으나, 이에 한정되는 것은 아니며, 상기 단위 소자는 4개보다 적거나 많을 수 있다. 더욱이, 본 실시예에서는 도전체 패턴이 형성된 5장의 적층 시트를 구비하였으나, 도전체 패턴이 형성된 적층 시트는 5장보다 적거나 많을 수도 있다.According to the method of manufacturing a stacked chip device according to the present exemplary embodiment, first, as illustrated in FIG. 1A, a first laminated sheet 10 having a first ground pattern 11 and a second formed first internal electrode 21 are formed. The third laminated sheet 30 on which the laminated sheet 20, the second ground pattern 31 is formed, the fourth laminated sheet 40 on which the second internal electrode 41 is formed, and the third ground pattern 51. The formed 5th laminated sheet 50 and the protective sheet 60 are provided. The above-described laminated sheet is preferably formed in a rectangular shape, but may be formed in a square shape, a polygonal shape including a pentagon, a circular shape or an elliptic shape, etc., depending on the intended use and use of the laminated chip element to be produced. In addition, in the present exemplary embodiment, one chip including four unit elements is illustrated, but is not limited thereto. The unit element may be less or more than four. Furthermore, in the present embodiment, five laminated sheets on which the conductor patterns are formed were provided, but the laminated sheets on which the conductive patterns were formed may be less or more than five.

이와 같은 커패시터용 성형 적층 시트를 제조하기 위해 예를 들어, Al2O3, 글래스 프리트 등을 포함하는 조성에 B2O3-SiO2계 유리, Al2O3-SiO2계 유리, 기타 세라믹 재료를 혼합하여 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비한다. 준비된 원료 분말에 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 7wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입하고, 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 후 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 시트를 제조한다.In order to manufacture such a molded laminated sheet for a capacitor, for example, B 2 O 3 -SiO 2 based glass, Al 2 O 3 -SiO 2 based glass, and other ceramics in a composition containing Al 2 O 3 , glass frit, and the like. The ingredients are mixed and ball milled with a solvent such as alcohol for 24 hours to prepare a raw material powder. Organic binder (binder) is measured as an additive to the prepared raw material powder, and then dissolved in toluene / alcohol-based solvent and weighed about 7wt% with respect to the raw material powder. After a slurry is prepared by milling and mixing for 24 hours, the slurry is manufactured by a method such as a doctor blade to prepare a sheet having a desired thickness.

상기와 같이 제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(Screen Printing) 등의 방법으로 Ag, Ag/Pd 등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다. 이때, 제 1 적층 시트(10)와 제 3 적층 시트(30) 및 제 5 적층 시트(50)의 상부면에 제 1 적층 시트(10)와 제 3 적층 시트(30) 및 제 5 적층 시트(50)의 길이 방향으로 연장되되 일측에서 타측 방향으로 소정 영역까지 연장된 돌출패턴(11b, 31b, 51b)을 갖는 제 1 내지 제 3 접지 패턴(11, 31, 51)을 각각 형성한다. 또한, 제 2 및 제 4 적층 시트(20, 40)의 상부면에 제 2 및 제 4 적층 시트(20, 40)의 타측에서 일측 방향으로 돌출패턴이 형성된 제 1 및 제 2 내부 전극(21, 41)을 각각 형성한다. 제 1 및 제 2 내부 전극(21, 41)과, 제 1 내지 제 3 접지 패턴(11, 31, 51)은 도전성 페이스트를 실크 스크린을 이용하여 인쇄함으로써 형성하는 것이 바람직하다.A conductive pattern is formed by printing a conductive paste such as Ag, Ag / Pd or the like by using a screen printing method using a screen of a specially designed internal electrode pattern on the sheet manufactured as described above. At this time, the first laminated sheet 10, the third laminated sheet 30, and the fifth laminated sheet (on the upper surface of the first laminated sheet 10, the third laminated sheet 30 and the fifth laminated sheet 50) The first to third ground patterns 11, 31, and 51 are formed to extend in the longitudinal direction of the substrate 50, and the protrusion patterns 11b, 31b, and 51b extend from one side to a predetermined region in the other direction. In addition, the first and second internal electrodes 21 having protruding patterns formed in one direction from the other side of the second and fourth laminated sheets 20 and 40 on the upper surfaces of the second and fourth laminated sheets 20 and 40. 41) are formed respectively. The first and second internal electrodes 21 and 41 and the first to third ground patterns 11, 31 and 51 are preferably formed by printing a conductive paste using a silk screen.

도 1a의 (b)와 같이 제 1 접지 패턴(11)이 형성된 제 1 적층 시트(10)와, 제 1 내부 전극(21)이 형성된 제 2 적층 시트(20)와, 제 2 접지 패턴(31)이 형성된 제 3 적층 시트(30)와, 제 2 내부 전극(41)이 형성된 제 4 적층 시트(40)와, 제 3 접지 패턴(51)이 형성된 제 5 적층 시트(50)와, 이들을 보호하기 위한 보호 시트(60)를 적층시킨다. 이때, 상기 제 1 적층 시트(10)와 보호 시트(60)는 원하는 만큼 적층될 수 있다. 즉, 예를 들어, 외부 단자 전극을 형성하기 위한 면적을 확보하기 위해 여러장의 보호 시트(60)를 적층할 수도 있다. 이러한 적층을 통해 제 1 내부 전극(21)과 제 1 접지 패턴(11) 및 제 2 접지 패턴(31)의 일부가 중첩되고, 제 2 내부 전극(41)과 제 2 및 제 3 접지 패턴(51)의 일부가 중첩된다.As shown in FIG. 1A, the first laminated sheet 10 having the first ground pattern 11 formed thereon, the second laminated sheet 20 having the first internal electrode 21 formed thereon, and the second ground pattern 31 formed thereon. ) Is formed, the third laminated sheet 30 formed thereon, the fourth laminated sheet 40 formed with the second internal electrode 41, the fifth laminated sheet 50 formed with the third ground pattern 51, and the protection thereof. The protective sheet 60 for laminating | stacking is laminated | stacked. In this case, the first laminated sheet 10 and the protective sheet 60 may be laminated as desired. That is, for example, several protective sheets 60 may be laminated in order to secure an area for forming external terminal electrodes. Through this stacking, a part of the first internal electrode 21, the first ground pattern 11, and the second ground pattern 31 overlap each other, and the second internal electrode 41 and the second and third ground patterns 51 are overlapped. Are overlapped.

상기와 같이 적층된 적층물을 압착한 후 적절한 크기로 절단한다. 예를 들어 단위소자를 개별로 절단할 경우는 단위소자가 단일 칩으로 절단되며, 복수개의 소자를 주기적으로 절단하는 경우는 복수개의 소자가 단일 칩으로 절단된다. 즉, 도 1a의 (a)에서 단위 소자(B) 단위로 절단하여 복수개의 소자를 단일 칩으로 분리할 수 있다. 실제로 하나의 소자에 형성되는 패턴을 하나의 시트에 복수 개로 반복하여 나타나도록 형성하여 이들 시트를 적층한 후, 원하는 소자의 크기로 절단하면 대량 생산에 적합할 수 있다. 본 발명은 4개의 단위 소자를 기준으로 절단된 것을 예로 하여 설명한다.The laminate stacked as described above is pressed and then cut into an appropriate size. For example, when the unit elements are individually cut, the unit elements are cut into a single chip, and when the plurality of elements are periodically cut, the plurality of elements are cut into a single chip. That is, the plurality of devices may be separated into a single chip by cutting the unit device B in FIG. 1A. In fact, a pattern formed on one device may be repeatedly formed on a sheet to appear in plural numbers, and these sheets may be stacked, and then cut into the desired size of the device to be suitable for mass production. The present invention will be described with an example of cutting based on four unit elements.

상기와 같이 절단된 적층물 내의 각종 바인더 등 유기물 성분을 모두 제거하기 위하여 약 300℃ 정도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도(예를 들면 약 1000℃)에서 적층물을 소성한다.In order to remove all organic components such as various binders in the cut laminate as described above, it is heated at about 300 ° C. to bake out, and then the temperature is raised to an appropriate firing temperature (for example, about 1000 ° C.). The laminate is fired.

이후, 도 1a의 (c)에 도시된 바와 같이, 제 1 및 제 2 내부 전극(21, 41)의 돌출패턴이 상부로 노출되도록 소성된 소체를 회전시키고, 소성된 소체의 최상부 즉, 제 1 및 제 2 내부 전극(21, 41)의 돌출패턴이 노출된 면에는 제 1 및 제 3 외부 단자 전극(81, 83)과 대응하는 위치에 소정 영역을 차지하는 금속 패드(62)를 각각 형성한다.Thereafter, as shown in (c) of FIG. 1A, the fired body is rotated so that the protruding patterns of the first and second internal electrodes 21 and 41 are exposed upward, and the top of the fired body, that is, the first And metal pads 62 that occupy a predetermined area at positions corresponding to the first and third external terminal electrodes 81 and 83 on the surfaces of the second internal electrodes 21 and 41 where the protrusion patterns are exposed.

이와 같이 금속 패드(62)를 형성한 후, 도 1b의 (d)에 도시된 바와 같이, 금속 패드(62) 상에 상기 양단의 금속 패드(62)를 연결하는 방향으로 루테늄 산화 물(RuO2)과 같은 저항성 페이스트를 인쇄하여 저항체 패턴(70)을 형성한다. 물론, 제조를 간단히 하기 위하여 금속 패드(62)를 형성하지 않고 저항체 패턴(70)만 형성시킬 수 있다. 또한, 본 실시예에서는 루테늄 산화물(RuO2)이 함유된 페이스트를 저항체 패턴(70)으로 사용하였으나, 이에 한정되는 것은 아니며, 페이스트를 생략하고 도체만을 저항체 패턴(70)으로 사용할 수도 있다. 예를 들어, 상기 금속 패드(62)를 저항체 패턴(70)이 형성될 영역에 형성하여 저항체 패턴(70)으로 사용할 수도 있다. 즉, 본 발명의 저항체 패턴(70)은 도체만으로 형성되거나 도체를 함유한 페이스트를 포함할 수 있다.After forming the metal pad 62 as described above, as shown in (d) of FIG. 1B, ruthenium oxide (RuO 2 ) in the direction of connecting the metal pads 62 at both ends on the metal pad 62. The resistive paste 70 is printed to form a resistor pattern 70. Of course, only the resistor pattern 70 may be formed without forming the metal pad 62 to simplify manufacturing. In addition, although the paste containing ruthenium oxide (RuO 2 ) is used as the resistor pattern 70 in the present embodiment, the present invention is not limited thereto. The paste may be omitted, and only the conductor may be used as the resistor pattern 70. For example, the metal pad 62 may be formed in a region where the resistor pattern 70 is to be formed and used as the resistor pattern 70. That is, the resistor pattern 70 of the present invention may include a paste formed only of a conductor or containing a conductor.

또한, 공정 및 소자의 특성에 따라 적층물을 적층하고, 압착하고, 소성하고, 저항체를 도포하는 공정의 순서가 다양하게 변화될 수 있다.In addition, according to the process and the characteristics of the device, the order of the process of laminating, compressing, firing, and applying the resistor may be variously changed.

이후, 도 1b의 (e)에 도시된 바와 같이, 상기 적층물의 외부에는 적층물의 내부의 각 전극 패턴과 적층물 외부의 저항체 패턴(70)과 연결되는 외부 단자 전극(81, 82, 83)이 형성되어 적층 칩 소자가 완성된다. 외부 단자 전극(81, 82, 83)은 형성할 전극의 수(소체의 측면에 인쇄되는 외부 단자의 개수, 예를 들면 4개 또는 1개)와 위치에 따라 원주면에 홈이 파여진 고무 디스크(Disc)에 은 페이스트(Ag-paste)를 묻힌 후 소체에 디스크를 밀착 회전시켜(Dipping작용) 전극을 인쇄한 뒤 적절한 온도에서 소성하여 형성할 수 있다.Then, as shown in (e) of FIG. 1B, external terminal electrodes 81, 82, and 83 connected to each electrode pattern inside the stack and a resistor pattern 70 outside the stack are disposed on the outside of the stack. To form a laminated chip element. The external terminal electrodes 81, 82, 83 are rubber disks grooved in the circumferential surface according to the number of electrodes to be formed (the number of external terminals printed on the side of the body, for example, four or one) and the position thereof. The silver paste (Ag-paste) is deposited on (Disc), and then the disk is tightly rotated (dipping action) on the body to print an electrode, which may be formed by baking at an appropriate temperature.

또한, 적층 칩 소자는 도 1b의 (f)에 도시된 바와 같이, 적층물의 내부에 형성된 각 전극(21, 41) 및 적층물 외부에 형성된 저항체 패턴(70)과 연결되는 외부 단자 전극(81, 82, 83)을 형성한 후 저항체 패턴(70)의 표면에 에폭시나 유리 등을 스크린 프린팅 등의 방법으로 인쇄하고 열처리하여 절연 보호막(71)을 형성할 수 있다. 상기와 같이 여러 가지 방법으로 저항체 패턴(70) 상에 형성되는 보호막(71)은 저항체 패턴(70)의 표면을 열 및 습기 등과 같은 외부 환경으로부터 보호할 수 있다. 이러한 보호막(71)으로는 유리를 사용하는 것이 바람직하다.In addition, the multilayer chip device may include an external terminal electrode 81 connected to each of the electrodes 21 and 41 formed inside the stack and a resistor pattern 70 formed outside the stack, as shown in FIG. 1B (f). After forming the 82 and 83, the insulating protective film 71 may be formed by printing and heat-treating epoxy or glass on the surface of the resistor pattern 70 by screen printing or the like. As described above, the protective layer 71 formed on the resistor pattern 70 may protect the surface of the resistor pattern 70 from an external environment such as heat and moisture. As such a protective film 71, it is preferable to use glass.

또한, 상술한 바와 같이 본 실시예는 저항체 패턴(70)과 도전체 패턴(11, 21, 31, 41, 51)이 교차되는 방향으로, 바람직하게는 수직되는 방향으로 형성하고 접지 경로 개수를 증가시킴과 동시에 접지 거리의 짧게함으로써 ESL을 감소시켜 보다 고주파에서 동작이 가능하도록 할 수 있다. 또한, 본 실시예는 접지 패턴(11, 31, 51)을 단자 전극인 제 1 내부 전극(21)과 제 2 내부 전극(41) 사이에 배치시키고, 다수의 제 1 내부 전극(21) 및 제 2 내부 전극(41)들 간의 거리 조절을 통해 어레이된 칩들의 단자간 주파수 특성 차이를 없앨 수 있다.In addition, as described above, the present embodiment is formed in the direction in which the resistor pattern 70 and the conductor patterns 11, 21, 31, 41, and 51 cross each other, preferably in a vertical direction, and increases the number of ground paths. By shortening the ground distance at the same time, the ESL can be reduced to allow operation at higher frequencies. In this embodiment, the ground patterns 11, 31, and 51 are disposed between the first internal electrode 21 and the second internal electrode 41, which are terminal electrodes, and the plurality of first internal electrodes 21 and the first internal electrode 21 are disposed. It is possible to eliminate the difference in frequency characteristics between the terminals of the arrayed chips by controlling the distance between the two internal electrodes 41.

이뿐 아니라, 본 발명은 적층 시트의 물질을 변경하여 정전기 방호 기능을 갖는 적층 칩 소자를 제공할 수 있다. 이와 같은 본 발명의 다른 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 실시예와 중복되는 설명은 생략한다. 즉, 하기 실시예의 도전체 패턴과 외부 단자 전극 및 저항체 패턴(70)의 형상은 전술된 제 1 실시예와 동일하므로 별도로 설명하지 않는다.In addition, the present invention can provide a laminated chip device having an electrostatic protection function by changing the material of the laminated sheet. Such another embodiment of the present invention will be described with reference to the drawings. In the following embodiment, a description overlapping with the first embodiment described above will be omitted. That is, the shape of the conductor pattern and the external terminal electrode and the resistor pattern 70 of the following embodiment is the same as the above-described first embodiment and will not be described separately.

<실시예 2><Example 2>

도 8a는 본 발명의 제 2 실시예에 따른 적층 칩 소자의 개략 단면도이다.8A is a schematic cross-sectional view of a stacked chip device according to a second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 적층 칩 소자는 도 8a에 도시된 바와 같이, 도전체 패턴(501, 511, 521, 531, 541, 551, 561)이 각각 형성되며 배리스터 특성을 갖는 다수의 적층 시트(500, 510, 520, 530, 540, 550, 560)와, 도전체 패턴(501, 511, 521, 531, 541, 551, 561)과 교차되는 방향으로 형성된 저항체 패턴(700)을 포함한다. 본 실시예에서는 도전체 패턴(501, 511, 521, 531, 541, 551, 561)이 각각 형성된 7장의 적층 시트(500, 510, 520, 530, 540, 550, 560)와 보호 시트(570)가 적층된 것을 예로 하여 설명하기로 한다. 즉, 제 1 접지 패턴(501)이 형성된 제 1 적층 시트(500)와, 제 1 내부 전극(511)이 형성된 제 2 적층 시트(510)와, 제 2 접지 패턴(521)이 형성된 제 3 적층 시트(520)와, 제 2 내부 전극(531)이 형성된 제 4 적층 시트(530)와, 제 3 접지 패턴(541)이 형성된 제 5 적층 시트(540)와, 제 3 내부 전극(551)이 형성된 제 6 적층 시트(550)와, 제 4 접지 패턴(561)이 형성된 제 7 적층 시트(560)와, 보호 시트(570)를 포함할 수 있다. 이때, 저항체 패턴(700)은 제 1 내지 제 3 내부 전극(511, 531, 551)과 교차되도록 형성되며, 본 실시예는 저항체 패턴(700)의 양단에 형성된 제 1 및 제 3 외부 단자 전극(610, 630)과, 제 1 내지 제 4 접지 패턴(501, 521, 541, 561)과 연결된 제 2 외부 단자 전극(620)을 포함할 수 있다.In the multilayer chip device according to the second embodiment of the present invention, as illustrated in FIG. 8A, a plurality of stacks having conductor patterns 501, 511, 521, 531, 541, 551, and 561, respectively, having varistor characteristics Sheets 500, 510, 520, 530, 540, 550, and 560, and resistor patterns 700 formed in a direction crossing the conductor patterns 501, 511, 521, 531, 541, 551, and 561. . In this embodiment, the seven laminated sheets 500, 510, 520, 530, 540, 550, 560 and the protective sheet 570 on which the conductor patterns 501, 511, 521, 531, 541, 551, and 561 are formed, respectively, are formed. Will be described with an example of stacked. That is, the first laminated sheet 500 having the first ground pattern 501, the second laminated sheet 510 having the first internal electrode 511, and the third stacked sheet having the second ground pattern 521 formed thereon. The fourth laminated sheet 530 on which the sheet 520, the second internal electrode 531 is formed, the fifth laminated sheet 540 on which the third ground pattern 541 is formed, and the third internal electrode 551 are formed. The sixth laminated sheet 550, the seventh laminated sheet 560 on which the fourth ground pattern 561 is formed, and the protective sheet 570 may be included. In this case, the resistor pattern 700 is formed to intersect the first to third internal electrodes 511, 531, and 551, and the present exemplary embodiment may include first and third external terminal electrodes formed at both ends of the resistor pattern 700. 610 and 630, and second external terminal electrodes 620 connected to the first to fourth ground patterns 501, 521, 541, and 561.

제 1 내지 제 7 적층 시트(500, 510, 520, 530, 540, 550, 560)와 보호 시트(570)는 배리스터 특성을 갖는 물질로 형성되며, 이러한 배리스터 특성을 갖는 물질로 형성된 제 1 내지 제 7 적층 시트(500, 510, 520, 530, 540, 550, 560) 상에 도전체 패턴이 형성된다. 물론, 보호 시트(570)에는 도전체 패턴이 형성되지 않 으며, 그 자체가 배리스터 특성을 갖게 된다. 즉, 전술된 본 발명의 제 1 실시예에 따른 적층 칩 소자와 구조는 동일하나 정전기로부터 적층 칩 소자가 장착된 장치의 회로와 전자 부품 등을 보호하기 위해 적층 시트(500, 510, 520, 530, 540, 550, 560, 570)로 배리스터 물질을 이용한다.The first to seventh laminated sheets 500, 510, 520, 530, 540, 550, and 560 and the protective sheet 570 are formed of a material having varistor properties, and are formed of a material having varistor properties. 7 Conductor patterns are formed on the laminated sheets 500, 510, 520, 530, 540, 550, and 560. Of course, the conductor pattern is not formed on the protective sheet 570, and the varnish characteristic itself is obtained. That is, the laminated sheet 500, 510, 520, 530 having the same structure as the stacked chip element according to the first embodiment of the present invention but to protect the circuit and electronic components of the device equipped with the stacked chip element from static electricity. 540, 550, 560, 570) use varistor materials.

이와 같이, 적층 시트(500, 510, 520, 530, 540, 550, 560, 570)로 절연성 세라믹이 아닌 배리스터 특성을 갖는 적층 시트를 이용할 경우, 외부의 정전기로부터 적층 칩 소자가 장착된 장치의 회로와 전자 부품 등을 효과적으로 보호할 수 있다.As described above, in the case of using a laminated sheet having varistor characteristics instead of an insulating ceramic as the laminated sheets 500, 510, 520, 530, 540, 550, 560, and 570, a circuit of a device in which a multilayer chip element is mounted from external static electricity And electronic components can be effectively protected.

<실시예 3><Example 3>

도 8b는 본 발명의 제 3 실시예에 따른 적층 칩 소자의 개략 단면도이다.8B is a schematic cross-sectional view of the stacked chip device according to the third embodiment of the present invention.

본 발명의 제 3 실시예에 따른 적층 칩 소자는 도 8b에 도시된 바와 같이, 도전체 패턴(101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201)이 각각 형성된 다수의 적층 시트(100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200)와, 도전체 패턴(101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201)과 교차되는 방향으로 형성된 저항체 패턴(400)을 포함한다. 본 실시예에서는 도전체 패턴(101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201)이 각각 형성된 11장의 적층 시트(100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200)와 보호 시트(210)가 적층된 것을 예로 하여 설명하기로 한다. 즉, 제 1 접지 패턴(101)이 형성된 제 1 적층 시트(100)와, 제 1 내부 전극(111) 및 제 1 정전기 서프레서(ESD Suppressor, 112)가 형성된 제 2 적층 시트(110)와, 제 2 접지 패턴(121)이 형성된 제 3 적층 시트(120)와, 제 2 내부 전극(131)이 형성된 제 4 적층 시트(130)와, 제 3 접지 패턴(141)이 형성된 제 5 적층 시트(140)와, 제 3 내부 전극(151)이 형성된 제 6 적층 시트(150)와, 제 4 접지 패턴(161)이 형성된 제 7 적층 시트(160)와, 제 4 내부 전극(171)이 형성된 제 8 적층 시트(170)와, 제 5 접지 패턴(181)이 형성된 제 9 적층 시트(180)와, 제 5 내부 전극(191)이 형성된 제 10 적층 시트(190)와, 제 6 접지 패턴(201) 및 제 2 정전기 서프레서(202)가 형성된 제 11 적층 시트(200)와, 보호 시트(210)를 포함할 수 있다. 이때, 도전체 패턴(101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201)과 교차되도록 형성된 저항체 패턴(400)과, 저항체 패턴(400)의 양단에 형성된 제 1 및 제 3 외부 단자 전극(310, 330)과, 제 1 내지 제 6 접지 패턴(101, 121, 141, 161, 181, 201)과 연결된 제 2 외부 단자 전극(320)을 포함한다.In the stacked chip device according to the third exemplary embodiment of the present invention, as illustrated in FIG. 8B, conductor patterns 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, and 201 are formed, respectively. A plurality of laminated sheets 100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, and conductor patterns 101, 111, 121, 131, 141, 151, 161, 171, 181 And resistive patterns 400 formed in a direction intersecting with 191 and 201. In the present embodiment, 11 laminated sheets 100, 110, 120, 130, 140, 150, which have conductor patterns 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, and 201, respectively, are formed. 160, 170, 180, 190, 200 and the protective sheet 210 will be described by way of example laminated. That is, the first laminated sheet 100 on which the first ground pattern 101 is formed, the second laminated sheet 110 on which the first internal electrode 111 and the first electrostatic suppressor 112 are formed, The third laminated sheet 120 having the second ground pattern 121, the fourth laminated sheet 130 having the second internal electrode 131, and the fifth laminated sheet having the third ground pattern 141 ( 140, a sixth laminated sheet 150 having a third internal electrode 151 formed therein, a seventh laminated sheet 160 having a fourth ground pattern 161 formed therein, and a fourth internal electrode 171 formed thereon. An eighth laminated sheet 170, a ninth laminated sheet 180 having a fifth ground pattern 181, a tenth laminated sheet 190 having a fifth internal electrode 191, and a sixth ground pattern 201. ) And the eleventh laminated sheet 200 having the second electrostatic suppressor 202 formed thereon, and the protective sheet 210. In this case, the resistor patterns 400 formed to intersect the conductor patterns 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, and 201, and the first patterns formed on both ends of the resistor pattern 400, respectively. And a second external terminal electrode 320 connected to the third external terminal electrodes 310 and 330 and the first to sixth ground patterns 101, 121, 141, 161, 181, and 201.

상기와 같은 구조를 갖는 본 실시예에 따른 적층 칩 소자는 적층 칩 소자의 내부 소자 중 적층 칩 소자의 입력단 및 출력단과 가장 근접한 내부 소자 각각에 제 1 및 제 2 정전기 서프레서(112, 202)를 형성한다. 즉, 제 1 접지 패턴(101)과 제 1 내부 전극(111) 사이에 제 1 정전기 서프레서(112)를 형성하고, 제 6 접지 패턴(201)과 제 5 내부 전극(191) 사이에 제 2 정전기 서프레서(202)를 형성하여 적층 칩 소자가 장착된 장치의 회로를 정전기로부터 보호한다.The stacked chip device according to the present exemplary embodiment having the structure as described above uses the first and second electrostatic suppressors 112 and 202 to the inner devices closest to the input and output terminals of the stacked chip device among the internal devices of the stacked chip device. Form. That is, a first electrostatic suppressor 112 is formed between the first ground pattern 101 and the first internal electrode 111, and a second is formed between the sixth ground pattern 201 and the fifth internal electrode 191. An electrostatic suppressor 202 is formed to protect the circuitry of the device on which the stacked chip device is mounted from static electricity.

이때, 제 1 및 제 2 정전기 서프레서(112, 202)는 방전을 돕기 위한 물질을 포함하며, 방전을 돕기 위한 물질은 PVA(Polyvinyl Alcohol)을 사용할 수 있다. 물 론, PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등과 같은 도전성 물질 중 적어도 어느 하나를 혼합한 물질을 사용할 수도 있다. 한편, 제 1 및 제 2 정전기 서프레서(112, 202)는 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다. 이외에도 다양한 방전을 돕기 위한 물질을 사용할 수 있다.In this case, the first and second electrostatic suppressors 112 and 202 may include a material for assisting the discharge, and a material for assisting the discharge may use polyvinyl alcohol (PVA). Of course, a material obtained by mixing at least one of conductive materials such as RuO 2 , Pt, Pd, Ag, Au, Ni, Cr, W, and the like with organic materials such as PVB (Polyvinyl Butyral) may be used. The first and second electrostatic suppressors 112 and 202 may be formed by further mixing a varistor material such as ZnO or an insulating ceramic material such as Al 2 O 3 with the mixed material. In addition, a material for assisting with various discharges may be used.

물론, 이에 한정되는 것은 아니며, 방전을 돕기 위한 물질인 정전기 서프레서 대신 배리스터를 형성할 수도 있다. 이러한 정전기 서프레서와 배리스터는 적층 시트에 관통홀을 형성하고 관통홀에 정전기 방지 물질 또는 배리스터를 매립하여 형성할 수 있다.Of course, the present invention is not limited thereto, and a varistor may be formed instead of the electrostatic suppressor which is a material for assisting the discharge. The electrostatic suppressor and the varistor may be formed by forming a through hole in the laminated sheet and embedding an antistatic material or a varistor in the through hole.

본 실시예는 적층 시트(100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, 210)로 세라믹을 사용하고 적층 칩 소자 내부의 커패시터 중 최외곽에 위치한 커패시터의 내부에 정전기 서프레서(ESD Suppressor) 또는 배리스터를 형성한다. 즉, 적층 칩 소자의 입력단 및 출력단인 제 1 및 제 3 외부 단자 전극(310, 330)에 가장 근접하게 형성된 제 1 접지 패턴(101)과 제 1 내부 전극(111) 사이와 제 6 접지 패턴(201)과 제 5 내부 전극(191) 사이에 정전기 서프레서(ESD Suppressor) 또는 배리스터를 형성하여 적층 칩 소자가 장착된 장치의 회로와 전자 부품 등을 정전기로부터 보호할 수도 있다.In this embodiment, ceramics are used as the laminated sheets 100, 110, 120, 130, 140, 150, 160, 170, 180, 190, 200, and 210, and the innermost of the capacitors inside the multilayer chip element is located inside. An electrostatic suppressor or varistor is formed on the substrate. That is, between the first ground pattern 101 and the first internal electrode 111 formed closest to the first and third external terminal electrodes 310 and 330 which are the input and output terminals of the stacked chip device, and the sixth ground pattern ( An ESD suppressor or a varistor may be formed between the 201 and the fifth internal electrode 191 to protect circuits, electronic components, and the like of the device having the stacked chip devices from static electricity.

<실시예 4><Example 4>

도 8c는 본 발명의 제 4 실시예에 따른 적층 칩 소자의 개략 단면도이다.8C is a schematic cross-sectional view of the stacked chip device according to the fourth embodiment of the present invention.

본 발명의 제 4 실시예에 따른 적층 칩 소자는 도 8c에 도시된 바와 같이, 도전체 패턴(801, 811, 831, 841, 851, 861, 871, 881, 891, 911, 921)이 각각 형성된 다수의 적층 시트(800, 810, 830, 840, 850, 860, 870, 880, 890, 910, 920)와, 도전체 패턴(801, 811, 831, 841, 851, 861, 871, 881, 891, 911, 921)과 교차되는 방향으로 형성된 저항체 패턴(1100)을 포함한다. 본 실시예에서는 도전체 패턴(801, 811, 831, 841, 851, 861, 871, 881, 891, 911, 921)이 각각 형성된 11장의 적층 시트(800, 810, 830, 840, 850, 860, 870, 880, 890, 910, 920)와 도전체 패턴이 형성되지 않은 2장의 적층 시트(820, 900) 및 보호 시트(930)가 적층된 것을 예로 하여 설명하기로 한다. 즉, 제 1 접지 패턴(801)이 형성된 제 1 적층 시트(800)와, 제 1 내부 전극(811)이 형성된 제 2 적층 시트(810)와, 제 3 적층 시트(820)와, 제 2 접지 패턴(831)이 형성된 제 4 적층 시트(830)와, 제 2 내부 전극(841)이 형성된 제 5 적층 시트(840)와, 제 3 접지 패턴(851)이 형성된 제 6 적층 시트(850)와, 제 3 내부 전극(861)이 형성된 제 7 적층 시트(860)와, 제 4 접지 패턴(871)이 형성된 제 8 적층 시트(870)와, 제 4 내부 전극(881)이 형성된 제 9 적층 시트(880)와, 제 5 접지 패턴(891)이 형성된 제 10 적층 시트(890)와, 제 11 적층 시트(900)와, 제 6 접지 패턴(911)이 형성된 제 12 적층 시트(910)와, 제 5 내부 전극(921)이 형성된 제 13 적층 시트(920)와, 보호 시트(930)를 포함할 수 있다. 이때, 제 1 내지 제 5 내부 전극(811, 841, 861, 881, 921)과 교차되도록 형성된 저항체 패턴(1100)과, 저항체 패턴(1100)의 양단에 형성된 제 1 및 제 3 외부 단자 전극(1010, 1030)과, 제 1 내지 제 6 접지 패턴(801, 831, 851, 871, 891, 911)과 연결된 제 2 외부 단자 전극(1020)을 포함한다. 이때, 제 3 적층 시트(820)와 제 11 적층 시트(900)는 생략이 가능하다.In the stacked chip device according to the fourth embodiment of the present invention, as illustrated in FIG. 8C, conductor patterns 801, 811, 831, 841, 851, 861, 871, 881, 891, 911, and 921 are formed, respectively. Multiple laminated sheets 800, 810, 830, 840, 850, 860, 870, 880, 890, 910, 920, conductor patterns 801, 811, 831, 841, 851, 861, 871, 881, 891 And a resistor pattern 1100 formed in a direction intersecting with 911 and 921. In the present embodiment, 11 laminated sheets 800, 810, 830, 840, 850, 860, in which conductor patterns 801, 811, 831, 841, 851, 861, 871, 881, 891, 911, and 921 are formed, respectively. An example in which 870, 880, 890, 910, and 920 and two laminated sheets 820 and 900 and a protective sheet 930 having no conductor pattern are stacked are described as an example. That is, the first laminated sheet 800 on which the first ground pattern 801 is formed, the second laminated sheet 810 on which the first internal electrode 811 is formed, the third laminated sheet 820, and the second ground A fourth laminated sheet 830 having a pattern 831, a fifth laminated sheet 840 having a second internal electrode 841, a sixth laminated sheet 850 having a third ground pattern 851, and , The seventh laminated sheet 860 having the third internal electrode 861, the eighth laminated sheet 870 having the fourth ground pattern 871, and the ninth laminated sheet having the fourth internal electrode 881 formed therein. 880, the tenth laminated sheet 890 on which the fifth ground pattern 891 is formed, the eleventh laminated sheet 900, the twelfth laminated sheet 910 on which the sixth ground pattern 911 is formed, The thirteenth laminated sheet 920 having the fifth internal electrode 921 and the protective sheet 930 may be included. In this case, the resistor patterns 1100 formed to intersect the first to fifth internal electrodes 811, 841, 861, 881, and 921, and the first and third external terminal electrodes 1010 formed at both ends of the resistor pattern 1100. , 1030, and second external terminal electrodes 1020 connected to the first to sixth ground patterns 801, 831, 851, 871, 891, and 911. In this case, the third laminated sheet 820 and the eleventh laminated sheet 900 may be omitted.

본 실시예에 따른 적층 칩 소자는 제 1 내지 제 3 적층 시트(800, 810, 820)와, 제 12 및 제 13 적층 시트(910, 920)와 보호 시트(930)로 세라믹 시트 대신 배리스터 시트를 이용한다. 즉, 적층 칩 소자의 입력단 및 출력단에 배리스터를 형성하며, 과전압이 인가되지 않은 상태에서 저항-배리스터 결합 소자는 저항-커패시터의 결합 소자 기능을 수행하도록 한다. 이때, 이러한 저항-배리스터 결합 소자는 회로 내에 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 과전압을 차단하게 된다.In the stacked chip device according to the present exemplary embodiment, the varistor sheet is used instead of the ceramic sheet using the first to third laminated sheets 800, 810, and 820, the twelfth and thirteenth laminated sheets 910, 920, and the protective sheet 930. I use it. That is, a varistor is formed at an input terminal and an output terminal of the stacked chip device, and the resistor-varistor coupling device performs a coupling device function of the resistor-capacitor without an overvoltage applied. At this time, when the resistance-varistor coupling device has an abnormal overvoltage flows into the circuit, the function of the varistor is immediately expressed to block the overvoltage.

위와 같은 배리스터 소자와 커패시터 소자 및 저항 소자와의 결합으로 과전압으로부터의 중요한 전자 부품이나 회로를 효율적으로 보호할 수 있을 뿐만 아니라, 배리스터 소자와 커패시터 소자와의 결합으로 노이즈 성분을 제거할 수 있어, 전자 부품이나 회로의 안정된 동작을 보장할 수 있다.The combination of the above varistor element, capacitor element and resistance element can effectively protect important electronic components or circuits from overvoltage, and can eliminate noise components by combining the varistor element and capacitor element. Stable operation of components or circuits can be guaranteed.

<실시예 5><Example 5>

도 8d는 본 발명의 제 5 실시예에 따른 적층 칩 소자의 개략 단면도이다.8D is a schematic cross-sectional view of the stacked chip device according to the fifth embodiment of the present invention.

본 발명의 제 5 실시예에 따른 적층 칩 소자는 도 8d에 도시된 바와 같이, 도전체 패턴(1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, 1331)이 각각 형성된 다수의 적층 시트(1210, 1220, 1240, 1250, 1260, 1270, 1280, 1290, 1300, 1320, 1330)와, 도전체 패턴(1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, 1331)과 교차되는 방향으로 형성된 저항체 패턴(1500)을 포함한다. 본 실시예에서는 도전체 패턴(1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, 1331)이 각각 형성된 11장의 적층 시트(1210, 1220, 1240, 1250, 1260, 1270, 1280, 1290, 1300, 1320, 1330)와 도전체 패턴(1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, 1331)이 형성되지 않은 4장의 적층 시트(1200, 1230, 1310, 1340) 및 1장의 보호 시트(1350)가 적층된 것을 예로 하여 설명하기로 한다. 즉, 제 1 적층 시트(1200)와, 제 1 접지 패턴(1211)이 형성된 제 2 적층 시트(1210)와, 제 1 내부 전극(1221)이 형성된 제 3 적층 시트(1220)와, 제 4 적층 시트(1230)와, 제 2 접지 패턴(1241)이 형성된 제 5 적층 시트(1240)와, 제 2 내부 전극(1251)이 형성된 제 6 적층 시트(1250)와, 제 3 접지 패턴(1261)이 형성된 제 7 적층 시트(1260)와, 제 3 내부 전극(1271)이 형성된 제 8 적층 시트(1270)와, 제 4 접지 패턴(1281)이 형성된 제 9 적층 시트(1280)와, 제 4 내부 전극(1291)이 형성된 제 10 적층 시트(1290)와, 제 5 접지 패턴(1301)이 형성된 제 11 적층 시트(1300)와, 제 12 적층 시트(1310)와, 제 6 접지 패턴(1321)이 형성된 제 13 적층 시트(1320)와, 제 5 내부 전극(1331)이 형성된 제 14 적층 시트(1330)와, 제 15 적층 시트(1340)와, 보호 시트(1350)를 포함할 수 있다. 이때, 제 1 내지 제 5 내부 전극(1221, 1251, 1271, 1291, 1331)과 교차되도록 형성된 저항체 패턴(1500)과, 저항체 패턴(1500)의 양단에 형성된 제 1 및 제 3 외부 단자 전극(1410, 1430)과, 제 1 내지 제 6 접지 패턴(1211, 1241, 1261, 1281, 1301, 1321)과 연결된 제 2 외부 단자 전극(1420)을 포함한다. 이때, 제 4 적층 시트(1230)와 제 12 적층 시트(1310)는 생략이 가능하다.In the stacked chip device according to the fifth exemplary embodiment of the present invention, as illustrated in FIG. 8D, conductor patterns 1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, and 1331 are formed, respectively. A plurality of laminated sheets 1210, 1220, 1240, 1250, 1260, 1270, 1280, 1290, 1300, 1320, 1330, and conductor patterns 1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301 And a resistor pattern 1500 formed in a direction intersecting with the points 1321 and 1331. In this embodiment, 11 laminated sheets 1210, 1220, 1240, 1250, 1260, 1270, which have conductor patterns 1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, and 1331, respectively, are formed. Four laminated sheets (1200, 1230, 1280, 1290, 1300, 1320, 1330) and conductor patterns 1211, 1221, 1241, 1251, 1261, 1271, 1281, 1291, 1301, 1321, and 1331 are not formed. 1310 and 1340 and one sheet of protective sheet 1350 are described as an example. That is, the second laminated sheet 1210, the second laminated sheet 1210 having the first ground pattern 1211 formed therein, the third laminated sheet 1220 having the first internal electrode 1221 formed therein, and the fourth laminated layer The fifth laminated sheet 1240 having the sheet 1230, the second ground pattern 1241 formed thereon, the sixth laminated sheet 1250 having the second internal electrode 1251 formed therein, and the third ground pattern 1261 The seventh laminated sheet 1260 formed, the eighth laminated sheet 1270 having the third internal electrode 1271 formed therein, the ninth laminated sheet 1280 having the fourth ground pattern 1281 formed therein, and the fourth internal electrode formed therein. A tenth laminated sheet 1290 having a 1291 formed thereon, an eleventh laminated sheet 1300 having a fifth ground pattern 1301 formed therein, a twelfth laminated sheet 1310, and a sixth ground pattern 1321 formed thereon The thirteenth laminated sheet 1320, the fourteenth laminated sheet 1330 on which the fifth internal electrode 1331 is formed, the fifteenth laminated sheet 1340, and the protective sheet 1350 may be included. In this case, the resistor patterns 1500 formed to intersect the first to fifth internal electrodes 1221, 1251, 1271, 1291, and 1331, and the first and third external terminal electrodes 1410 formed at both ends of the resistor pattern 1500. 1430 and a second external terminal electrode 1420 connected to the first to sixth ground patterns 1211, 1241, 1261, 1281, 1301, and 1321. In this case, the fourth laminated sheet 1230 and the twelfth laminated sheet 1310 may be omitted.

본 실시예에 따른 적층 칩 소자는 정전기로부터 적층 칩 소자가 장착된 장치의 회로와 전자 부품 등을 보호하기 위해 전술된 제 4 실시예와 동일하게 제 5 내지 제 12 적층 시트(1240, 1250, 1260, 1270, 1280, 1290, 1300, 1310)의 물질로 세라믹을 사용하고, 제 2 내지 제 4 적층 시트(1210, 1220, 1230)와 제 13 내지 제 15 적층 시트(1320, 1330, 1340)는 적층 시트의 물질로 배리스터를 사용하였다. 하지만, 본 실시예는 제 4 실시예와는 다르게 제 1 적층 시트(1200)와 보호 시트(1250)의 물질로 세라믹을 사용하였다. 즉, 본 실시예에 따른 적층 칩 소자는 제 4 실시예에 따른 적층 칩 소자의 구조에서 배리스터 물질로 형성된 적층 시트 중 최외곽에 위치한 적층 시트(1210, 1340)와 제 1 및 제 3 외부 단자 전극(1410, 1430) 사이에 세라믹 적층 시트(1200, 1350)를 추가하였다.The stacked chip elements according to the present exemplary embodiment are the fifth to twelfth laminated sheets 1240, 1250, and 1260 in the same manner as the above-described fourth embodiment in order to protect circuits, electronic components, and the like of a device on which the stacked chip elements are mounted from static electricity. , 1270, 1280, 1290, 1300, 1310, using a ceramic material, the second to fourth laminated sheets 1210, 1220, 1230 and the 13th to 15th laminated sheets 1320, 1330, 1340 are laminated Varistors were used as the material of the sheet. However, in this embodiment, unlike the fourth embodiment, a ceramic is used as the material of the first laminated sheet 1200 and the protective sheet 1250. That is, the stacked chip device according to the present exemplary embodiment may include the stacked sheets 1210 and 1340 and the first and third external terminal electrodes positioned at the outermost of the stacked sheets formed of the varistor material in the structure of the stacked chip device according to the fourth embodiment. The ceramic laminated sheets 1200 and 1350 were added between the 1414 and 1430.

이와 같이 본 실시예에 따른 적층 칩 소자는 배리스터 물질로 형성된 적층 시트와 세라믹 물질로 형성된 적층 시트를 이용하되, 제 1 및 제 3 외부 단자 전극(1410, 1430) 사이에 세라믹 물질로 형성된 적층 시트를 배치하여 정전기로부터 적층 칩 소자가 장착된 회로와 전자 부품 등을 효과적으로 보호할 수 있다.As described above, the stacked chip device according to the present exemplary embodiment may use a laminated sheet formed of a varistor material and a laminated sheet formed of a ceramic material, and may include a laminated sheet formed of a ceramic material between the first and third external terminal electrodes 1410 and 1430. By disposing it, it is possible to effectively protect circuits, electronic components, and the like in which the stacked chip elements are mounted from static electricity.

이상에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the drawings and embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit of the invention described in the claims below. I can understand.

도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 적층 칩 소자 제조 공정을 설명하기 위한 사시도.1A and 1B are perspective views illustrating a manufacturing process of a stacked chip device according to a first exemplary embodiment of the present invention.

도 2는 도 1b (f)의 선A-A에서 취한 개략 단면도.2 is a schematic cross-sectional view taken at line A-A in FIG. 1B (f).

도 3a 내지 도 3c는 본 발명의 변형예에 따른 적층 칩 소자의 등가회로도.3A to 3C are equivalent circuit diagrams of stacked chip devices according to a modification of the present invention.

도 4는 본 발명의 다른 변형예에 따른 적층 칩 소자의 개략 단면도.4 is a schematic cross-sectional view of a stacked chip device according to another modification of the present invention.

도 5는 본 발명의 제 1 실시예에 따른 적층 칩 소자의 등가회로도.5 is an equivalent circuit diagram of a stacked chip device according to a first embodiment of the present invention.

도 6은 종래기술에 따른 적층 칩 소자와 본 발명에 따른 적층 칩 소자의 주파수 특성을 비교하기 위한 그래프.6 is a graph for comparing the frequency characteristics of the stacked chip device according to the prior art and the stacked chip device according to the present invention.

도 7은 본 발명의 제 1 실시예에 따른 적층 칩 소자와 종래 기술에 따른 적층 칩 소자를 설명하기 위한 접지 패턴의 평면도.7 is a plan view of a grounding chip for explaining the stacked chip device according to the first embodiment of the present invention and the stacked chip device according to the prior art.

도 8a는 본 발명의 제 2 실시예에 따른 적층 칩 소자의 개략 단면도.8A is a schematic cross-sectional view of a stacked chip element according to a second embodiment of the present invention.

도 8b는 본 발명의 제 3 실시예에 따른 적층 칩 소자의 개략 단면도.8B is a schematic cross-sectional view of the stacked chip device according to the third embodiment of the present invention.

도 8c는 본 발명의 제 4 실시예에 따른 적층 칩 소자의 개략 단면도.8C is a schematic cross-sectional view of the stacked chip device according to the fourth embodiment of the present invention.

도 8d는 본 발명의 제 5 실시예에 따른 적층 칩 소자의 개략 단면도.8D is a schematic cross-sectional view of the stacked chip device according to the fifth embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

11, 31, 51, 101, 121, 141, 161, 181, 201, 501, 521, 541, 561, 801, 831, 851, 871, 891, 911, 1201, 1231, 1251, 1271, 1291, 1311: 접지 패턴11, 31, 51, 101, 121, 141, 161, 181, 201, 501, 521, 541, 561, 801, 831, 851, 871, 891, 911, 1201, 1231, 1251, 1271, 1291, 1311: Grounding pattern

21, 41, 111, 131, 151, 171, 191, 511, 531, 551, 841, 861, 881, 921, 1241, 1261, 1281, 1321: 전극21, 41, 111, 131, 151, 171, 191, 511, 531, 551, 841, 861, 881, 921, 1241, 1261, 1281, 1321: electrode

Claims (17)

도전체 패턴이 형성된 복수의 적층 시트와,A plurality of laminated sheets on which a conductor pattern is formed, 상기 도전체 패턴과 교차되는 방향으로 복수의 적층 시트 외측에 형성된 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.And a resistor pattern formed on an outer side of the plurality of laminated sheets in a direction crossing the conductor pattern. 청구항 1에 있어서,The method according to claim 1, 상기 도전체 패턴은 내부 전극과 접지 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.The conductor pattern may include an internal electrode and a ground pattern. 청구항 2에 있어서,The method according to claim 2, 상기 접지 패턴은 적층 시트의 일면에 적층 시트의 길이 방향으로 연장되어 적층 시트의 길이 방향 측면으로 노출되며, 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 노출된 적어도 하나의 돌출패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.The ground pattern extends in the longitudinal direction of the laminated sheet on one surface of the laminated sheet and is exposed to the longitudinal side surface of the laminated sheet, and includes at least one protrusion pattern extended in the direction crossing the longitudinal direction of the laminated sheet. A laminated chip device characterized by the above-mentioned. 청구항 2에 있어서,The method according to claim 2, 상기 내부 전극은 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 적어도 일부 영역이 노출된 것을 특징으로 하는 적층 칩 소자.The internal electrode extends in a direction crossing the length direction of the laminated sheet, wherein at least a portion of the multilayer chip device is exposed. 청구항 4에 있어서,The method according to claim 4, 상기 내부 전극은 적어도 하나 이상이 적층 시트의 일면에 적층 시트의 길이 방향으로 소정 간격 이격되어 배열된 것을 특징으로 하는 적층 칩 소자.The at least one internal electrode is laminated chip device, characterized in that arranged on one surface of the laminated sheet spaced apart at a predetermined interval in the longitudinal direction of the laminated sheet. 청구항 5에 있어서,The method according to claim 5, 상기 접지 패턴은 적층 시트의 일면에 적층 시트의 길이 방향으로 연장되어 적층 시트의 길이 방향 측면으로 노출되며, 적층 시트의 길이 방향과 교차되는 방향으로 연장되어 노출된 적어도 하나 이상의 돌출패턴을 포함하고,The ground pattern includes at least one protruding pattern extending on the one surface of the laminated sheet in the longitudinal direction of the laminated sheet and exposed to the longitudinal side surface of the laminated sheet and extending in the direction crossing the longitudinal direction of the laminated sheet. 상기 돌출패턴은 상기 내부 전극과 대응되도록 형성된 것을 특징으로 하는 적층 칩 소자.The protruding pattern may be formed to correspond to the internal electrode. 청구항 3 또는 청구항 6에 있어서,The method according to claim 3 or 6, 상기 내부 전극은 상기 접지 패턴의 돌출패턴과 대향하는 방향으로 노출된 것을 특징으로 하는 적층 칩 소자.The internal electrode of claim 1, wherein the internal electrode is exposed in a direction opposite to the protrusion pattern of the ground pattern. 청구항 2에 있어서,The method according to claim 2, 상기 내부 전극은 상기 저항체 패턴의 일단과 타단 사이에 접속된 것을 특징으로 하는 적층 칩 소자.And the internal electrode is connected between one end and the other end of the resistor pattern. 청구항 8에 있어서,The method according to claim 8, 상기 저항체 패턴의 일단과 타단에 각각 접속된 제 1 및 제 3 외부 단자 전극을 포함하는 것을 특징으로 하는 적층 칩 소자.And first and third external terminal electrodes connected to one end and the other end of the resistor pattern, respectively. 청구항 2 또는 청구항 8에 있어서,The method according to claim 2 or 8, 상기 접지 패턴과 접속된 제 2 외부 단자 전극을 포함하는 것을 특징으로 하는 적층 칩 소자.And a second external terminal electrode connected to the ground pattern. 청구항 2에 있어서,The method according to claim 2, 상기 내부 전극이 형성된 적층 시트와 접지 패턴이 형성된 적층 시트는 교호적으로 적층된 것을 특징으로 하는 적층 칩 소자.And the laminated sheet on which the internal electrode is formed and the laminated sheet on which the ground pattern is formed are laminated alternately. 청구항 1에 있어서,The method according to claim 1, 상기 적층 시트는 세라믹 물질 또는 배리스터 물질을 포함하는 것을 특징으로 하는 적층 칩 소자.The laminate sheet is a laminated chip device, characterized in that comprising a ceramic material or varistor material. 청구항 1에 있어서,The method according to claim 1, 상기 적층 시트는 세라믹 물질과 배리스터 물질을 포함하고,The laminated sheet comprises a ceramic material and a varistor material, 상기 배리스터 물질을 포함하는 적층 시트는 복수의 적층 시트의 적층물 양측 가장자리에 위치하는 것을 특징으로 하는 적층 칩 소자.The laminated sheet including the varistor material is positioned on both edges of the stack of the plurality of laminated sheet. 청구항 13에 있어서,The method according to claim 13, 상기 배리스터 물질의 적층 시트와 제 1 및 제 3 외부 단자 전극 사이에 각각 적층된 세라믹 물질의 적층 시트를 더 포함하는 것을 특징으로 하는 적층 칩 소자.And a laminated sheet of ceramic material laminated between the laminated sheet of varistor material and the first and third external terminal electrodes, respectively. 청구항 1에 있어서,The method according to claim 1, 상기 적층 시트는 세라믹 물질을 포함하고,The laminated sheet comprises a ceramic material, 적어도 어느 하나의 상기 전극과 접지 패턴 사이에 방전을 돕기 위한 물질 또는 배리스터 물질을 포함하는 것을 특징으로 하는 적층 칩 소자.Laminated chip device comprising a material or a varistor material to assist the discharge between at least one of the electrode and the ground pattern. 청구항 15에 있어서,The method according to claim 15, 상기 방전을 돕기 위한 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 중 적어도 어느 하나를 혼합한 물질을 포함하는 것을 특징으로 하는 적층 칩 소자.The material for assisting the discharge may include a material in which at least one of RuO 2 , Pt, Pd, Ag, Au, Ni, Cr, and W is mixed with PVA (Polyvinyl Alcohol) or PVB (Polyvinyl Butyral) organic material. Laminated chip elements. 청구항 1에 있어서,The method according to claim 1, 상기 저항체 패턴은 도체 또는 도체가 함유된 페이스트를 포함하는 것을 특징으로 하는 적층 칩 소자.The resistor pattern may include a conductor or a paste containing a conductor.
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