KR100649822B1 - BC PMOSFET and manufacturing method using the same - Google Patents
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Abstract
본 발명은 BC PMOSFET에 관한 것으로서, 특히 채널영역이 소자분리산화막 상에 일정 폭 중첩되도록 활성영역 프로파일을 변화시킨 FCBC PMOSFET를 형성하여 게이트전극에 전압 인가시 채널 하부의 포텐셜 최소 부분을 표면으로 이동시켜 게이트 필드 조절을 통해 짧은 채널 마진을 확보하였으므로, 전기적 게이트산화막 두께가 30Å 이하로 매우 적은 소자에서 채널 양자화에 따른 산화막 두께 증가에 의한 전류 구동력 감소를 방지하고, 소자를 더욱 얇게 형성할 수 있으며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다. The present invention relates to a BC PMOSFET, and more particularly, to form an FCBC PMOSFET whose active region profile is changed so that a channel region overlaps a predetermined width on a device isolation oxide layer, thereby moving a potential minimum portion of a channel lower portion to the surface when a voltage is applied to a gate electrode. The short channel margin is secured by controlling the gate field, which prevents the reduction of the current driving force due to the increase of the oxide film thickness due to the channel quantization and makes the device thinner. Yield and reliability of device operation can be improved.
Description
도 1a는 종래 BC PMOSFET의 실리콘 기판 깊이에 따른 도핑 프로파일. 1A is a doping profile according to silicon substrate depth of a conventional BC PMOSFET.
도 1b는 도 1a소자의 기판 깊이에 따른 전기 포텐셜 분포 그래프. FIG. 1B is a graph of electric potential distribution according to the substrate depth of the device of FIG. 1A; FIG.
도 2는 본 발명에 따른 반도체소자의 평면도. 2 is a plan view of a semiconductor device according to the present invention.
도 3은 도 2의 선A-A에 따른 단면도. 3 is a cross-sectional view taken along the line A-A of FIG.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 FCBC PMOSFET의 제조 공정도. 4A-4C are fabrication process diagrams of an FCBC PMOSFET in accordance with an embodiment of the present invention.
도 5a는 마스크 상의 채널 길이에 따른 Vth 그래프. 5A is a graph of V th versus channel length on a mask.
도 5b는 마스크 상의 채널 길이에 따른 서브문턱 기울기 그래프. 5B is a graph of sub-threshold slope over channel length on mask.
도 5c는 마스크 상의 채널 길이에 따른 Ioff 그래프. 5C is an I off graph versus channel length on mask.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for main parts of the drawings>
10 : 반도체 기판 12 : 활성영역10
14 : 소자분리산화막 16 : 실리콘 에피층14 device
18 : 게이트산화막 20 : 게이트전극 18
22 : 질화막 패턴 30 : 감광막 패턴 22
본 발명은 BC PMOSFET 및 그 제조방법에 관한 것으로서, 특히 매립채널(buried channel; 이하 BC라 칭함) P형 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 PMOSFET라 칭함)의 활성영역 프로파일을 변화시켜 전계조절(field controlled ; 이하 FC라 칭함) BC PMOSFET를 형성하여 짧은 채널 효과에 대한 내성을 확보하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 BC PMOSFET 및 그 제조방법에 관한 것이다. BACKGROUND OF THE
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다. As semiconductor devices become more integrated, the overall design rules such as gate electrodes, source / drain regions of MOSFETs, and contacts with them are decreasing to reduce the size of the devices, but the width and electrical resistance of the gate electrodes are proportional to each other. When the width is reduced by N times, the electrical resistance is increased by N times, which causes a problem of lowering the operation speed of the semiconductor device. Therefore, in order to reduce the resistance of the gate electrode, the polysilicon, which is a laminated structure of the polysilicon layer and the silicide, may be used as the low resistance gate by using the characteristics of the polysilicon layer / oxide layer interface having the most stable MOSFET characteristics.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은 채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하 효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하는 등의 방법이 사용된다. In addition, a pn junction formed of n or p type impurity on a p or n type semiconductor substrate is ion implanted into the semiconductor substrate and then activated by heat treatment to form a diffusion region. Therefore, in semiconductor devices with reduced channel width, the junction depth should be shallow in order to prevent short channel effects due to side diffusion from the diffusion region. In order to prevent the threshold voltage change due to the lower effect, a method such as forming a source / drain region into an L.D.D (lightly doped drain) structure having a low concentration impurity region is used.
또한 MOSFET의 채널길이가 감소됨에 따라 Vt가 감소되어 N+형 다결정실리콘층을 게이트전극으로 사용하는(N+ poly-Si gate) PMOSFET의 제조에 카운터 도핑을 이용하는 BC PMOSFET를 사용하게 되었다. In addition, as the channel length of the MOSFET is reduced, Vt is reduced to use BC PMOSFET with counter doping in the manufacture of PMOSFET using an N + type polycrystalline silicon layer as a gate electrode (N + poly-Si gate).
도 1a는 종래 BC PMOSFET의 실리콘 기판 깊이에 따른 도핑 프로파일로서, N형 웰에 B이 도핑되어 있어, 게이트절연막 하부에 카운터 디핑 접합인 PN접합이 형성되어 서브문턱 기울기(subthreshold slop; mV/dec)가 열악해 진다. FIG. 1A is a doping profile according to a silicon substrate depth of a conventional BC PMOSFET, where B is doped in an N-type well, and a PN junction, which is a counter-dipped junction, is formed under the gate insulating layer, thereby forming a subthreshold slop (mV / dec). Becomes poor.
또한 도 1a 소자는 도 1b와 같은 전기 포텐셜 분포를 가지게 되는데, 게이트전극에 전압이 인가되지 않은 상태에서 N+형 다결정실리콘층을 게이트전극으로 사용하는 BC PMOSFET는 포텐셜 최소점이 표면이 아닌 벌크 쪽에 형성되므로, 포텐셜 최소점이 표면 바로 아래에 형성되는 P+형 다결정실리콘층을 게이트전극으로 사용하는 표면채널(surface channel; 이하 SC라 칭함) PMOSFET에 비해 표면 펀치쓰루 가능성이 높아져 같은 채널길이의 NMOSFET 보다 짧은 채널 효과에 취약하다. In addition, the device of FIG. 1A has the same electrical potential distribution as that of FIG. 1B. In a BC PMOSFET using an N + type polysilicon layer as a gate electrode without a voltage applied to the gate electrode, the potential minimum is formed on the bulk side rather than the surface thereof. As a gate electrode, a P + type polysilicon layer having a potential minimum point formed directly below the surface is used as a gate electrode. Thus, the possibility of surface punch through is higher than that of a PMOSFET, resulting in a shorter channel effect than an NMOSFET having the same channel length. Vulnerable to
이와 같은 문제점에도 불구하고, N+형 다결정 실리콘층을 게이트전극으로 사용하는 BC PMOSFET는 P+형 다결정 실리콘층을 게이트전극으로 사용하는 SC PMOSFET에 비해 공정이 간단하고, 보론 침투나 다결정실리콘층 고갈과 같은 문제점이 없어 다양하게 사용되고 있으나, 짧은 채널 마진 확보가 어려운 문제점이 있다. Despite these problems, BC PMOSFETs using N + type polycrystalline silicon layers as gate electrodes are simpler to process than SC PMOSFETs using P + type polycrystalline silicon layers as gate electrodes, such as boron infiltration or polycrystalline silicon depletion. There are no problems, but it is used in various ways, but it is difficult to secure a short channel margin.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 활성영역 프로파일을 변화시켜 FCBC PMOSFET를 형성하여 짧은 채널 마진을 확보할 수 있는 BC PMOSFET 및 그 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a BC PMOSFET and a method of fabricating the same to form an FCBC PMOSFET by changing an active region profile to secure a short channel margin.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 BC PMOSFET의 특징은, Features of the BC PMOSFET according to the present invention to achieve the above object,
실리콘웨이퍼 반도체기판 상에 경사진 측벽을 가지고 활성영역 부분이 제거되어 있는 소자분리산화막과, A device isolation oxide film having an inclined sidewall on a silicon wafer semiconductor substrate, and an active region portion thereof removed;
상기 소자분리산화막에 의해 노출되어있는 반도체기판상에 역경사진 측벽을 가지고 형성되어있는 실리콘 에피층과, A silicon epi layer formed on the semiconductor substrate exposed by the device isolation oxide film and having an inclined sidewall;
상기 구조의 전표면에 형성되어있는 게이트산화막과, A gate oxide film formed on the entire surface of the structure;
상기 활성영역을 가로지르며 게이트산화막상에 형성되어있는 게이트전극을 구비함에 있다. And a gate electrode formed on the gate oxide film across the active region.
또한 상기 실리콘 에피층을 CVD 다결정실리콘층을 레이저 또는 저온 어닐하여 형성된 단결정 실리콘층으로 대신할 수도 있다. The silicon epi layer may also be replaced with a single crystal silicon layer formed by laser or low temperature annealing of the CVD polycrystalline silicon layer.
또한 본 발명에 따른 BC PMOSFET 제조방법의 특징은, In addition, the feature of the BC PMOSFET manufacturing method according to the present invention,
실리콘웨이퍼 반도체기판 상에 경사진 측벽을 가지고 활성영역 부분이 제거된 소자분리산화막을 형성하는 공정과, Forming a device isolation oxide film having an inclined sidewall on the silicon wafer semiconductor substrate and having an active region removed therefrom;
상기 소자분리산화막에 의해 노출되어있는 반도체기판상에 역경사진 측벽을 가지는 활성영역이 되는 실리콘 에피층을 형성하는 공정과, Forming a silicon epitaxial layer that becomes an active region having an inclined sidewall on the semiconductor substrate exposed by the device isolation oxide film;
상기 구조의 전표면에 게이트산화막을 형성하는 공정과, Forming a gate oxide film on the entire surface of the structure;
상기 활성영역을 가로지르는 게이트전극을 게이트산화막상에 형성하는 공정을 구비함에 있다. And forming a gate electrode crossing the active region on the gate oxide film.
이하, 첨부된 도면을 참조하여 본 발명에 따른 BC PMOSFET 및 그 제조방법에 대하여 상세히 설명을 하기로 한다. Hereinafter, a BC PMOSFET and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2 및 도 3은 본 발명에 따른 PMOSFET 반도체소자를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다. 2 and 3 are diagrams for explaining a PMOSFET semiconductor device according to the present invention, which will be described in association with each other.
먼저, 실리콘 웨이퍼로된 반도체기판(10)의 소자분리영역상에 소자분리산화막(14)이 측벽이 경사를 가지도록 형성되어 있으며, 상기 소자분리산화막(14)에 의해 노출되어있는 반도체기판(10)상에 활성영역이 되는 실리콘 에피층(16)이 선택적 에피택셜 성장(selective epitaxtial growth; 이하 SOG라 칭함) 방법으로 소자분리산화막(14)의 두께 만큼 형성되어 있다. 따라서 상기 실리콘 에피층(16)의 측벽은 역경사진 글로브 형태로 형성되어 있어 활성영역 표면이 소자분리산화막(14) 쪽으로 확장되어있다. First, a device
그다음 상기 구조의 전표면에 게이트산화막(18)이 도포되어 있고, 상기 게이트산화막(18)상에 활성영역(12)을 가로지르는 게이트전극(20)이 형성되어있다. A
상기의 FCBC PMOSFET 소자는 채널의 양측이 소자분리 산화막(14) 쪽으로 확장되어있어, 게이트전극(20)에 전압 인가시 채널 표면 아래쪽의 전기장을 감소시켜 도 1b에 도시되어있는 포텐셜 최소 위치를 표면 쪽으로 이동시킨다. In the FCBC PMOSFET device, both sides of the channel extend toward the
도 4a 내지 도 4c는 본 발명에 따른 BC PMOSFET의 제조 공정도이다. 4A-4C are manufacturing process diagrams of a BC PMOSFET according to the present invention.
먼저, 실리콘웨이퍼 반도체기판(10)상에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함)이나 열산화 방법으로 소자분리산화막(14)을 형성하고, 상기 소자분리산화막(14)의 소자분리 영역 이외의 부분상에 감광막 패턴(30)을 형성한 후, 상기 감광막 패턴(30)에 의해 노출되어 있는 소자분리산화막(14)을 제거하여 반도체기판(10)을 노출시킨다. 이때 식각 조건을 조절하여 상기 소자분리산화막(14)의 측벽을 경사지도록하며, 경사 정도는 소자분리에 따른 불량이 발생되지 않는 정도로 하고, 상기 소자분리산화막(14) 식각 조건을 변화시켜 글러브의 경사각을 조절하면 게이트 필드 조절을 더욱 용이하게 할 수도 있다. (도 4a 참조). First, a device
그다음 상기 감광막 패턴(30)을 제거하고, 상기 노출되어있는 반도체기판(10) 상에 SEG 방법으로 실리콘 에피층(16)을 형성하되, 상기 소자분리산화막(14) 정도 두께로 형성한다. 따라서 상기 실리콘 에피층(16)은 측벽이 역경사면을 가지게 형성된다. (도 4b참조). Then, the
그후, 상기 구조의 전표면에 게이트산화막(18)을 형성하고, 상기 게이트산화막(18)상에 활성영역을 가로지르는 게이트전극(20)을 형성한다. (도 4c 참조). Thereafter, a
상기와 같이 형성된 FCBC PMOSFET는 활성영역 프로파일을 글로브 형태로 변형시켜 소자 특성이 개선되는데, 도 5a 내지 도 5c를 참조하면, 마스크 상의 채널 길이(Lmask)가 0.07㎛ 이고, 실리콘 에피층(16)의 두께는 200Å 이고, 도면상의 세로선은 Lmask = 0.13㎛이다. The FCBC PMOSFET formed as described above improves device characteristics by changing the active region profile into a globe shape. Referring to FIGS. 5A to 5C, the channel length L mask on the mask is 0.07 μm, and the
여기서 도 7a와 같이, 종래 SC PMOSFET에 비해 본 발명에 따른 FCBC PMOSFET가 Vth의 롤-오프(roll off) 특성이 개선되고, 도 7b와 같이, 서브문턱 기울기가 우 수해지고, 도 7c와 같이, VGS=VDS=-1.5V에서의 드레인 전류 Ioff도 개선되는 것을 볼 수 있다. Here, as shown in FIG. 7A, the roll-off characteristic of V th of the FCBC PMOSFET according to the present invention is improved as compared to the conventional SC PMOSFET. As shown in FIG. 7B, the sub-threshold slope is excellent, as shown in FIG. 7C. It can be seen that the drain current I off at V GS = V DS = -1.5V is also improved.
또한 상기 에피 실리콘층 대신에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 다결정실리콘층을 형성하고, 이를 레이저 어닐이나 저온 어닐하여 단결정화할 수도 있으며, 이때 기판은 실리콘 반도체 기판이 아닌 유리나 석영 기판 등을 사용할 수도 있다. In addition, instead of the epi silicon layer, a chemical vapor deposition (hereinafter referred to as CVD) polycrystalline silicon layer may be formed, which may be annealed by laser annealing or low temperature annealing. A substrate or the like can also be used.
상기한 바와 같이, 본 발명에 따른 BC PMOSFET 및 그 제조방법은 FCBC PMOSFET에서 채널영역이 소자분리산화막 상에 일정 폭 중첩되도록 활성영역 프로파일을 변화시켜 게이트전극에 전압 인가시 채널 하부의 포텐셜 최소 부분을 표면으로 이동시켜 게이트 필드 조절을 통해 짧은 채널 마진을 확보하였으므로, 전기적 게이트산화막 두께가 30Å 이하로 매우 적은 소자에서 채널 양자화에 따른 산화막 두께 증가에 의한 전류 구동력 감소를 방지하고, 소자를 더욱 얇게 형성할 수 있으며, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the BC PMOSFET and a method of manufacturing the same according to the present invention change the active region profile so that the channel region overlaps a predetermined width on the device isolation oxide film in the FCBC PMOSFET, thereby reducing the potential minimum portion of the lower portion of the channel when voltage is applied to the gate electrode. Since the channel field is secured by controlling the gate field by moving to the surface, it is possible to prevent the reduction of the current driving force due to the increase of the oxide film thickness due to the channel quantization and to form the device thinner in the device having the electric gate oxide film thickness of 30 μm or less. And, there is an advantage that can improve the process yield and the reliability of device operation.
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