KR100649223B1 - 발광 표시 장치와 그 구동 장치 및 구동 방법 - Google Patents

발광 표시 장치와 그 구동 장치 및 구동 방법 Download PDF

Info

Publication number
KR100649223B1
KR100649223B1 KR1020040048153A KR20040048153A KR100649223B1 KR 100649223 B1 KR100649223 B1 KR 100649223B1 KR 1020040048153 A KR1020040048153 A KR 1020040048153A KR 20040048153 A KR20040048153 A KR 20040048153A KR 100649223 B1 KR100649223 B1 KR 100649223B1
Authority
KR
South Korea
Prior art keywords
pulse
signal
data
current
scan line
Prior art date
Application number
KR1020040048153A
Other languages
English (en)
Other versions
KR20050123480A (ko
Inventor
신동용
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040048153A priority Critical patent/KR100649223B1/ko
Priority to JP2005073654A priority patent/JP4484065B2/ja
Priority to US11/137,450 priority patent/US7663580B2/en
Priority to AT05105436T priority patent/ATE403927T1/de
Priority to EP05105436A priority patent/EP1610293B1/en
Priority to DE602005008671T priority patent/DE602005008671D1/de
Publication of KR20050123480A publication Critical patent/KR20050123480A/ko
Application granted granted Critical
Publication of KR100649223B1 publication Critical patent/KR100649223B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0213—Addressing of scan or signal lines controlling the sequence of the scanning lines with respect to the patterns to be displayed, e.g. to save power
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Abstract

전류 기입 방식의 유기 전계발광 표시 장치에서, 제1 주사선에 연결된 제1 화소에 데이터를 기입하기 전에 프리차지 전류로 데이터선을 프리차지한다. 데이터가 기입될 제1 화소 이외에 다른 제2 주사선에 연결된 복수의 제2 화소에 프리차지 전류가 분배되어 전달되어 데이터선이 프리차지되며, 프리차지 동작은 프리차지 펄스가 제1 주사선과 제2 주사선에 전달될 때 수행된다. 다음 제1 주사선에 선택 펄스가 인가되어 데이터 기입 동작이 수행된다. 여기서, 제1 주사선에 인가되는 선택 신호는 소정 개수의 프리차지 펄스와 선택 펄스를 가진다. 그리고 프리차지 펄스는 제1 레벨의 제1 펄스가 일정 주기로 반복되는 프리차지 신호에서 소정 개수의 제1 펄스를 선택함으로써 생성된다.
유기 EL, 발광, 프리차지, 전류 기입, 시프트 레지스터, 플립플롭

Description

발광 표시 장치와 그 구동 장치 및 구동 방법 {LIGHT EMITTING DISPLAY APPARATUS AND DRIVING DEVICE AND METHOD THEREOF}
도 1은 종래의 발광 표시 장치에서의 계조별 데이터 기입 시간 변화를 나타낸 그래프이다.
도 2는 본 발명의 제1 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 발광 표시 장치의 화소의 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 발광 표시 장치의 구동 타이밍도이다.
도 5a는 프리차지 단계에서 전류가 공급되는 상태를 나타내는 도면이다.
도 5b는 데이터 기입 단계에서 전류가 공급되는 상태를 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 주사 구동부를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 8a는 도 6의 주사 구동부에서 첫 번째 시프트 레지스터의 개략적인 회로도이다.
도 8b는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다.
도 9는 도 6의 주사 구동부에서 두 번째 시프트 레지스터의 개략적인 회로도 이다.
도 10은 도 9의 시프트 레지스터에 사용되는 플립플롭의 출력 신호 및 NOR 게이트의 출력 신호의 타이밍도이다.
도 11은 본 발명의 제3 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 12a는 본 발명의 제4 실시예에 따른 주사 구동부에서 첫 번째 시프트 레지스터의 개략적인 회로도이다.
도 12b는 도 12a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다.
도 13은 본 발명의 제4 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 14는 본 발명의 제5 실시예에 따른 주사 구동부의 신호 타이밍도이다.
본 발명은 발광 표시 장치와 그 구동 장치 및 구동 방법에 관한 것으로, 특히 유기 물질의 전계발광(이하, "유기 EL"이라 함)을 이용한 발광 표시 장치에 관한 것이다.
일반적으로, 유기 EL 표시 장치는 형광성 유기 화합물을 전기적으로 여기시켜 발광시키는 표시 장치로서, 복수의 유기 발광셀들을 전압 구동 혹은 전류 구동하여 영상을 표현할 수 있도록 되어 있다. 이러한 유기 발광셀은 애노드, 유기 박막, 캐소드 레이어의 구조를 가지고 있다. 유기 박막은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emission layer, EML), 전자 수송층(electron transport layer, ETL) 및 정공 수송층(hole transport layer, HTL)을 포함한 다층 구조로 이루어지고, 또한 별도의 전자 주입층(electron injection layer, EIL)과 정공 주입층(hole injection layer, HIL)을 포함할 수 있다.
이와 같이 이루어지는 유기 발광셀을 구동하는 방식에는 단순 매트릭스 방식과 박막 트랜지스터를 이용한 능동 구동 방식이 있다. 단순 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 구동 방식은 박막 트랜지스터를 각 화소 전극에 접속하고 박막 트랜지스터의 게이트에 접속된 커패시터의 용량에 의해 유지된 전압에 따라 구동하는 방식이다. 이때, 커패시터에 전압을 설정하기 위해 인가되는 신호의 형태에 따라 능동 구동 방식은 전압 기입 방식과 전류 기입 방식으로 나누어진다.
종래의 전압 기입 방식의 화소 회로에서는 제조 공정의 불균일성에 의해 생기는 박막 트랜지스터의 문턱 전압 및 캐리어의 이동도의 편차로 인해 고계조를 얻기 어렵다는 문제점이 있다. 예를 들어, 3V로 화소의 박막 트랜지스터를 구동하는 경우 8비트(256) 계조를 표현하기 위해서는 12mV(=3V/256) 이하의 간격으로 박막 트랜지스터의 게이트에 전압을 인가해야 하는데, 만일 제조 공정의 불균일로 인한 박막 트랜지스터의 문턱 전압의 편차가 100㎷인 경우에는 고계조를 표현하기 어려워진다.
이에 반해 전류 기입 방식의 화소 회로는 화소 회로에 전류를 공급하는 전류 원이 패널 전체를 통해 균일하다고 하면 각 화소내의 구동 트랜지스터가 불균일한 전압-전류 특성을 갖는다 하더라도 균일한 디스플레이 특성을 얻을 수 있다.
그러나 전류 기입 방식의 화소 회로에서는 데이터선에 존재하는 기생 커패시턴스 때문에 데이터 기입 시간이 오래 걸리는 문제점이 있다. 구체적으로, 이전 화소 라인의 데이터에 따른 데이터선의 전압 상태에 의하여 현재 화소 라인에 데이터를 기입하는 시간(데이터 기입 시간)이 영향을 받으며, 특히, 데이터선이 목표 전압(현재 데이터에 해당하는 전압)과 차이가 큰 전압으로 충전되어 있는 경우에 데이터 기입 시간이 더 길어진다. 이러한 현상은 계조 레벨이 낮을수록(블랙 근처) 더욱 크게 나타난다. 도 1에 종래의 발광 표시 장치에서의 계조별 데이터 기입 시간 변화를 나타낸 그래프가 도시되어 있다. 첨부한 도 1에서 시간(t1∼t7)은 데이터 기입 시간을 나타내며, 그래프의 오른쪽에 있는 범례는 이전 화소 라인에 연결된 화소 회로에 기입한 데이터의 계조 레벨을 나타낸다.
예를 들어, 이전 화소 라인에 연결된 화소 회로에 기입한 데이터의 계조 레벨이 "8"인 경우, 현재 화소 라인에 연결된 화소 회로에 기입할 데이터의 계조 레벨이 8(곡선이 가로축과 맞닿는 점)이면, 데이터선의 전압 상태가 목표 전압과 차이가 없으므로, 데이터 기입에 필요한 시간이 거의 "0"이 된다.
그러나, 현재 기입하고자 하는 데이터의 계조 레벨이 8로부터 멀어질수록 데이터선의 전압 상태가 목표 전압과 차이가 커지므로, 데이터 기입에 필요한 시간이 증가하게 된다. 한편, 데이터 기입에 필요한 시간은 데이터선을 구동하는 데이터 전류의 크기에 반비례한다. 따라서, 계조 레벨이 낮아지면 데이터선을 구동하는 데 이터 전류도 작아지므로, 데이터 기입시간이 급격하게 증가한다. 즉, 도 1에서 알 수 있듯이, 계조 레벨이 낮은 레벨(블랙 레벨 근처)일수록, 낮은 전류로 데이터선 전압을 큰 전압 범위로 변화시키기 때문에, 데이터 기입 시간이 증가한다.
본 발명이 이루고자 하는 기술적 과제는 전류 구동 방식의 발광 표시 장치에서 데이터 기입 시간을 감소시키는 것이다.
본 발명의 한 특징에 따르면, 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 장치가 제공되며, 상기 선택 신호는 제1 정수 개의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가진다. 본 발명의 구동 장치는, 제2 레벨의 제3 펄스를 가지는 제1 신호를 출력하는 제1 구동부, 제3 레벨의 제4 펄스가 일정 주기로 반복되는 제2 신호와 상기 제1 신호를 수신하여 상기 제3 펄스와 상기 제4 펄스가 중첩되는 기간 동안 제5 펄스를 가지는 제3 신호를 출력하는 제2 구동부, 그리고 상기 제3 신호의 상기 제5 펄스에 응답하여 상기 제1 펄스를 생성하는 제3 구동부를 포함한다.
본 발명의 한 실시예에 따르면, 상기 제1 펄스의 폭이 상기 제4 펄스의 폭과 실질적으로 동일하다.
본 발명의 다른 실시예에 따르면, 상기 제3 펄스의 폭은 적어도 하나의 상기 제1 펄스를 포함하는 길이이다.
본 발명의 또다른 실시예에 따르면, 상기 제2 펄스에 대응하는 제6 펄스를 가지는 제4 신호를 출력하는 제4 구동부를 더 포함하며, 상기 제4 구동부는 상기 제3 신호의 상기 제5 펄스와 상기 제4 신호의 상기 제6 펄스에 응답하여 상기 선택 신호를 출력한다.
본 발명의 또다른 실시예에 따르면, 상기 제4 신호의 상기 제6 펄스의 시작 시점은 상기 제3 신호의 상기 제5 펄스의 시작 시점에 대해 상기 일정 주기의 제2 정수 배만큼 이동되어 있다. 상기 제2 정수는 상기 제1 정수보다 작거나 같으며, 상기 제1 정수와 상기 제2 정수의 차는 짝수이거나 홀수일 수 있다.
본 발명의 다른 특징에 따르면, 일 방향으로 뻗어 있으며 데이터 신호를 전달하는 복수의 데이터선, 상기 데이터선과 교차하는 방향으로 뻗어 있는 복수의 주사선 및 상기 데이터선과 상기 주사선에 각각 연결되는 복수의 화소를 포함하는 표시 영역, 그리고 상기 복수의 주사선에 소정 개수의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지는 선택 신호를 순차적으로 인가하며, 상기 제1 펄스에 대응하는 제3 펄스가 일정 주기로 반복되는 제1 신호에서 상기 소정 개수의 제3 펄스를 선택하고 상기 선택된 제3 펄스에 대응시켜 상기 제1 펄스를 생성하는 주사 구동부를 포함하는 발광 표시 장치가 제공된다.
본 발명의 또다른 특징에 따르면, 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 방법이 제공된다. 본 발명의 구동 방법은, 제1 레벨의 제1 펄스가 일정 주기로 반복되는 제1 신호를 출력하는 단계, 적어도 하나의 제1 펄스를 포함하는 폭을 가지는 제2 레벨의 제2 펄스를 가지는 제2 신호를 출력하는 단계, 상기 제2 신호의 상기 제2 펄스로 적어도 하나의 상기 제1 펄스를 선택하여 상기 선택된 제1 펄스에 대응하는 제3 펄스를 가지는 제3 신호를 출력하는 단계, 그리고 상기 제3 신호의 상기 적어도 하나의 제3 펄스에 응답하여 적어도 하나의 제4 펄스를 생성하고 상기 적어도 하나의 제4 펄스를 가지는 상기 선택 신호를 출력하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다.
이제 본 발명의 실시예에 따른 발광 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. 본 발명의 실시예에서는 발광 표시 장치로서 유기 EL 표시 장치를 예로 들어 설명하지만, 본 발명은 이에 한정되지 않는다.
먼저, 도 2를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치에 대하여 상세하게 설명한다. 도 2는 본 발명의 제1 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 발광 표시 장치는 표시 패널(100), 데이터 구동부(200), 주사 구동부(300) 및 발광 제어 구동부(400)를 포함한다.
표시 패널(100)은 세로 방향으로 뻗어 있는 복수의 데이터선(Y1∼Yn), 가로 방향으로 뻗어 있는 복수의 선택 신호선(X1∼Xm)과 복수의 발광 주사선(Z1 ∼Zm) 및 복수의 화소 회로(110)를 포함한다. 선택 주사선(X1∼Xm)은 화소를 선택하기 위한 선택 신호를 전달하며, 발광 주사선(Z1∼Zm)은 유기 EL 소자의 발광 기간을 제어하기 위한 발광 신호를 전달한다. 그리고 데이터선(Y1∼Yn)과 선택 주사선(X1 ∼Xm)에 의해 정의되는 화소 영역에 화소 회로(110)가 형성되어 있다.
데이터 구동부(200)는 데이터선(Y1∼Yn)에 데이터 전류(IDATA)를 인가하며, 또한 데이터 전류(IDATA)를 인가하기 전에 데이터선(Y1∼Yn)을 프리차지하기 위해서 데이터 전류(IDATA)보다 N배 큰 프리차지 전류(NIDATA)를 데이터선(Y1∼Y n)에 인가한다. 이를 위하여, 데이터 구동부(200)는 데이터 전류(IDATA) 생성을 위한 전류원과 프리차지 전류(NIDATA) 생성을 위한 전류원을 포함한다. 프리차지 전류(NIDATA)는 전류 미러 회로 등을 통하여 데이터 전류(IDATA)로부터 생성될 수 있으며, 이러한 전류 생성 과정은 당업자에게 자명한 기술임으로 상세한 설명을 생략한다. 한편, 이러한 데이터 구동부(200)는 외부의 제어부(도시하지 않음)로부터 인가되는 제어 신호에 따라 프리차지 전류(NIDATA)와 데이터 전류(IDATA)를 선택적으로 데이터선(Y1 ∼Yn)으로 공급한다.
주사 구동부(300)는 선택 주사선(X1∼Xm)에 화소 회로(110)를 선택하기 위한 선택 신호를 순차적으로 인가하며, 발광 제어 구동부(400)는 화소 회로(110)의 발광을 제어하기 위한 발광 신호를 발광 주사선(Z1∼Zm)에 순차적으로 인가한다.
주사 구동부(300), 발광 제어 구동부(400) 및/또는 데이터 구동부(200)는 표시 패널(100)에 전기적으로 연결될 수 있으며 또는 표시 패널(100)에 접착되어 전기적으로 연결되어 있는 테이프 캐리어 패키지(tape carrier package, TCP) 등에 칩 등의 형태로 장착될 수 있다. 또는 표시 패널(100)에 접착되어 전기적으로 연결되어 있는 가요성 인쇄 회로(flexible printed circuit, FPC) 또는 필름(film) 등에 칩 등의 형태로 장착될 수도 있다. 이와는 달리 주사 구동부(300), 발광 제어 구동부(400) 및/또는 데이터 구동부(200)는 표시 패널의 유리 기판 위에 직접 장착될 수도 있으며, 또한 유리 기판 위에 주사선, 데이터선 및 박막 트랜지스터와 동일한 층들로 형성되어 있는 구동 회로와 대체될 수도 있다.
본 발명의 제1 실시예에서는 데이터선(Yj)과 선택 주사선(Xi)에 연결된 화소 회로에 데이터 전류(IDATA)를 인가하기 전에, 데이터 전류(IDATA)의 N배에 해당하는 프리차지 전류(NIDATA)를 데이터선(Yj)에 인가한다. 그리고 프리차지 전류(NI DATA)가 데이터선(Yj)에 인가될 때는 선택 주사선(Xi)에 연결된 화소 회로 및 이 화소 회로 에 세로 방향으로 이웃하는 (N-1)개의 화소 회로의 선택 주사선(Xi∼Xi+N-1)에 로우 레벨의 선택 신호를 동시에 인가한다. 다음, 선택 주사선(Xi)에 인가되는 선택 신호만 로우 레벨로 유지되고 데이터선(Yj)에 데이터 전류(IDATA)가 인가된다. 이와 같이 하면, 데이터 전류(IDATA)보다 큰 프리차지 전류(NIDATA)에 의해 데이터선(Y j)이 원하는 전압까지 빠르게 프리차지된 후 데이터선(Yj)에 데이터 전류(IDATA)가 인가되므로, 화소 회로에 데이터 전류(IDATA)에 해당하는 전압이 빠르게 전달 및 충전될 수 있다.
아래에서는 도 3, 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 동작에 대해 상세하게 설명한다. 그리고 설명의 편의상 N을 5, 즉 프리차지 전류를 데이터 전류의 5배로 가정한다.
먼저, 도 3을 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 화소 회로(110)에 대하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 화소 회로의 회로도이다. 도 3에서는 j번째 데이터선(Yj)과 i번째 선택 주사선(Xi) 및 발광 주사선(Zi)에 연결된 화소 회로를 도시하였다.
도 3에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 화소 회로(110)는 유기 EL 소자(OLED), 4개의 트랜지스터(T1∼T4) 및 커패시터(C)를 포함한다. 도 3에서 트랜지스터(T1∼T4)를 PMOS 트랜지스터로 도시하였지만, 이에 한정되지는 않 는다. 이러한 트랜지스터는 표시 패널(100)의 유리 기판 위에 형성되는 게이트 전극, 드레인 전극 및 소스 전극을 각각 제어 전극 및 2개의 주(main) 전극으로 가지는 박막 트랜지스터로 형성될 수 있다.
구체적으로, 트랜지스터(T1)는 그 세 단자가 선택 주사선(Xi), 데이터선(Yj) 및 트랜지스터(T3)의 게이트에 각각 연결되며, 선택 주사선(Xi)으로부터의 선택 신호에 응답하여 데이터선(Yj)으로부터의 데이터 전류(IDATA)를 트랜지스터(T3)의 게이트로 전달한다. 트랜지스터(T3)는 소스가 전원 전압(VDD)에 연결되어 있으며, 게이트와 소스 사이에 전압을 저장하는 커패시터(C)가 연결되어 있다. 그리고 트랜지스터(T2)는 트랜지스터(T3)의 드레인과 데이터선(Yj) 사이에 연결되며, 트랜지스터(T1, T2)는 선택 주사선(Xi)으로부터의 선택 신호에 응답하여 트랜지스터(T3)를 다이오드 연결한다. 이러한 트랜지스터(T2)는 트랜지스터(T3)의 게이트와 드레인 사이에 직접 연결될 수도 있다.
이때, 데이터선(Yj)에 데이터 전류(IDATA)가 인가되고 선택 주사선(Xi)으로부터의 선택 신호(도 4의 select[1])가 로우 레벨이 되어 트랜지스터(T1, T2)가 턴온되면 트랜지스터(T3)는 다이오드 연결 상태로 된다. 그러면 커패시터(C)에 전류가 흘러서 전압이 충전되고 트랜지스터(T3)의 게이트 전위가 저하하여 소스에서 드레인으로 전류가 흐른다. 시간 경과에 의해 커패시터(C)의 충전 전압이 높아져서 트랜지스터(T3)의 드레인 전류가 데이터 전류(IDATA)와 동일해지면 커패시터(C)의 충전 전류가 정지하여 충전 전압이 안정된다. 따라서 데이터선(Yj)으로부터의 데이터 전류(IDATA)에 대응하는 전압이 커패시터(C)에 저장된다.
다음, 선택 주사선(Xi)로부터의 선택 신호(도 4의 select[1])가 하이 레벨로 되고 발광 주사선(Zi)으로부터의 발광 신호(도 4의 emit[1])가 로우 레벨로 된다. 그러면 트랜지스터(T1, T2)가 턴오프되고 트랜지스터(T3)와 유기 EL 소자(OLED) 사이에 연결된 트랜지스터(T4)가 턴온되어 트랜지스터(T3)로부터의 전류를 유기 EL 소자(OLED)로 전달한다. 유기 EL 소자(OLED)의 캐소드는 전원 전압(VDD)보다 낮은 전압(VSS)에 연결되어 있으며, 유기 EL 소자(OLED)는 트랜지스터(T4)를 거쳐 공급되는 전류에 대응하여 발광한다. 이러한 유기 EL 소자(OLED)에 전달되는 전류(IOLED)는 트랜지스터(T3)의 커패시터(C)에 충전된 전압에 따라 수학식 1과 같이 된다.
Figure 112004027705212-pat00001
여기서, VGS는 트랜지스터(T3)의 게이트와 소스 사이의 전압, VTH는 트랜지스터(T3)의 문턱전압, β는 상수 값을 나타낸다.
다음, 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 동작에 대해 상세하게 설명한다.
도 4는 본 발명의 제1 실시예에 따른 발광 표시 장치의 구동 타이밍도이다. 도 5a는 프리차지 단계에서 전류가 공급되는 상태를 나타내는 도면이며, 도 5b는 데이터 기입 단계에서 전류가 공급되는 상태를 나타내는 도면이다. 도 5a 및 도 5b에서는 설명의 편의상 첫 번째 내지 다섯 번째 선택 주사선(X1∼X5) 및 발광 주사선(Z1∼Z5)에 연결된 5개의 화소 회로만을 도시하였다. 도 4, 도 5a 및 도 5b에서는 선택 주사선(Xi)에 인가되는 선택 신호를 select[i]로, 발광 주사선(Zi)에 인가되는 발광 신호를 emit[i]로 표시하였으며, 선택 주사선 및 발광 주사선에 해당하는 도면 부호(Xi, Zi)의 도시를 생략하였다.
도 4에 나타낸 바와 같이, 첫 번째 선택 주사선(X1)에 연결된 화소 회로에 데이터를 기입하고자 하는 경우, 첫 번째 내지 다섯 번째 선택 주사선(X1∼X5)에 로우 레벨의 선택 신호(select[1]∼select[5])가 공급되고, 이와 동시에 데이터 구동부(200)는 데이터선(Yj)에 프리차지 전류(5IDATA)를 인가하여 프리차지 기간(Tp) 동안 프리차지 동작을 수행한다.
로우 레벨의 선택 신호(select[1]∼select[5])에 응답하여 선택 주사선(X1∼X5)에 연결된 화소 회로(110)의 트랜지스터(T1, T2)가 턴온되어 트랜지스터(T3)가 다이오드 연결 상태로 된다. 이에 따라, 도 5a에 도시한 바와 같이 프리차지 전류(5IDATA)가 데이터선(Yj)을 따라 흐르게 된다. 이때, 5개의 화소 회로의 트랜지스터(T3)의 채널 폭(W)과 채널 길이(L)의 비(W/L, 이하 "트랜지스터의 크기"라 함)가 동일하다면, 데이터선(Yj)으로부터의 프리차지 전류(5IDATA)는 1/5씩 각 화 소 회로로 전달된다. 즉, 5개의 화소 회로에는 각각 데이터 전류(IDATA)가 전달된다. 그러면 수학식 1에 대응하는 전압(VGS)이 커패시터(C)에 충전된다. 즉, 트랜지스터(T3)의 게이트-소스 전압(VGS)에서 게이트 전압(VG)에 해당하는 프리차지 전압이 데이터선(Yj)에 걸린다. 이러한 프리차지 전압은 프리차지 기간(Tp)의 길이가 짧다면 데이터 전류(IDATA)에 의해 실제로 데이터선(Yj)에 걸려야 하는 전압이 안될 수도 있다. 그런데, 프리차지 전류(5IDATA)의 크기가 데이터 전류(IDATA)에 비해 크기 때문에 프리차지 기간(Tp)이 짧아도 데이터선(Yj)에 데이터 전류(IDATA)에 해당하는 전압에 가까운 전압이 걸릴 수 있다.
다음, 도 4에 도시한 바와 같이 첫 번째 선택 주사선(X1)에 인가되는 선택 신호(select[1])만 로우 레벨로 유지하고 나머지 선택 신호(select[2]∼select[5])는 하이 레벨로 바뀐다. 이와 동시에 데이터 구동부(200)는 데이터 전류(IDATA), 즉 프리차지 전류(5IDATA)의 1/5배에 해당하는 전류를 데이터선(Yj)에 인가한다. 그러면 도 5b에 도시한 바와 같이, 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 트랜지스터(T1, T2)만 턴온되어 트랜지스터(T3)로 데이터 전류(IDATA)가 전달된다. 따라서 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 커패시터(C)에 데이터 전류(IDATA)에 대응하는 전압이 충전되어 데이터 기입 동작이 수행된다. 이때, 데이터선(Yj)에는 직전의 프리차지 동작에 따라 프리차지 전압(데이터 전류(IDATA)에 해당하는 전압에 가까운 전압)이 걸려 있으므로, 커패시터(C)에 데이터 전류(IDATA)에 해당하는 전압이 빠르게 충전될 수 있다.
이후, 데이터 기입이 완료되면 선택 신호(select[1])도 하이 레벨로 되어 트랜지스터(T1, T2)가 턴오프되고, 발광 주사선(Z1)으로부터 인가되는 로우 레벨의 발광 신호(emit[1])에 의해 트랜지스터(T4)가 턴온된다. 그러면 트랜지스터(T4)를 통하여 트랜지스터(T3)로부터의 전류(IOLED)가 유기 EL 소자(OLED)에 공급되고, 이 전류(IOLED)에 대응하여 유기 EL 소자(OLED)가 발광한다.
이와 같이 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 발광 동작이 수행되는 동시에, 선택 주사선(X2∼X6)에 로우 레벨의 선택 신호(select[2]∼select[6])가 인가되고 데이터선(Yj)에 선택 주사선(X2)에 연결된 화소 회로에 대응하는 데이터 전류(IDATA)의 5배에 해당하는 프리차지 전류(5IDATA)가 인가되어, 두 번째 선택 주사선(X2)에 연결된 화소 회로에 대해 프리차지 동작이 수행된다. 그리고 프리차지 동작 이후에 선택 신호(select[3]∼select[6])가 하이 레벨로 되고, 선택 주사선(X2)에 연결된 화소 회로에 대응하는 데이터 전류(IDATA)가 데이터선(Y j)에 인가되어 두 번째 선택 주사선(X2)에 연결된 화소 회로에 대해 데이터 기입 동작이 수 행된다.
이러한 식으로 본 발명의 제1 실시예에서는 i번째 선택 주사선(Xi)에 연결된 화소 회로에 데이터를 기입하기 전에, i번째 내지 (i+N-1)번째 선택 주사선(Xi∼Xi+N-1)에 선택 신호를 인가하면서 데이터 전류(IDATA)에 N배에 해당하는 프리차지 전류(NIDATA)를 인가한다. 그러면 세로 방향으로 인접한 화소 회로의 트랜지스터(T3)의 크기가 동일하다면 프리차지 전류(NIDATA)의 1/N에 해당하는 전류가 i번째 내지 (i+N-1)번째 선택 주사선(Xi∼Xi+N-1)에 연결된 N개의 화소 회로로 전달되어 프리차지 동작이 수행된다. 다음, i번째 선택 주사선(Xi)의 선택 신호는 로우 레벨로 한 상태에서 (i+1)번째 내지 (i+N-1)번째 선택 주사선(Xi+1∼Xi+N-1)의 선택 신호를 하이 레벨로 하면서, 데이터 전류(IDATA)를 데이터선(Yj)에 인가하여 데이터 기입 동작을 수행한다.
이상에서 설명한 바와 같이, 본 발명의 제1 실시예에서는 데이터를 기입하기 전에 데이터선을 데이터 전류보다 큰 프리차지 전류로 프리차지함으로써 주어진 시간 내에 데이터를 기입할 수 있다.
그리고 아래에서는 도 4의 선택 신호(select[i])에서 프리차지 기간 동안만 로우 레벨인 펄스를 "프리차지 펄스"라 하고 프리차지 기간 및 데이터 기입 기간 동안 로우 레벨인 펄스를 "선택 펄스"라 한다. 그러면 도 4에 도시한 바와 같이 선 택 주사선(Xi)에 인가되는 선택 신호(select[i])는 한 주기당 하나의 선택 펄스와 적어도 하나의 프리차지 펄스를 가진다. 이러한 선택 신호(select[i])는 인접한 두 프리차지 펄스의 시작 시점 사이의 간격 및 선택 펄스와 이 선택 펄스에 인접한 프리차지 펄스의 시작 시점 사이의 간격은 동일하고, 데이터가 기입되는 화소 이외에 프리차지에 이용되는 화소의 개수만큼 프리차지 펄스를 가지도록 생성되면 된다. 그리고 프리차지 기간(Tp)은 프리차지 펄스의 폭과 동일하다.
아래에서는 이러한 구동 파형을 생성하는 구동부에 대해서 도 6 내지 도 14를 참조하여 상세하게 설명한다.
도 6은 본 발명의 제2 실시예에 따른 주사 구동부(300)를 나타내는 도면이며, 도 7은 본 발명의 제2 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 6에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 주사 구동부(300)는 2개의 시프트 레지스터(310, 320)와 복수의 NOR 게이트(NOR11∼NOR1m, NOR21 ∼NOR2m)를 포함한다. 그리고 도 6 및 도 7에서는 시프트 레지스터(310, 320)의 출력이 선택 주사선(X1∼Xm)의 개수에 대응하는 m개라 가정하고, NOR 게이트(NOR11 ∼NOR1m, NOR21∼NOR2m)도 각각 m개라 가정한다. 또한, 설명의 편의상 도 6 및 도 7에서는 데이터 기입을 위한 화소 회로의 프리차지 시에 이웃하는 4개의 화소 회로가 이용되는 것으로 하여, 선택 신호(select[i])가 4개의 프리차지 펄스를 가지는 것으로 가정한다.
도 6 및 도 7에 나타낸 바와 같이, 시프트 레지스터(310)는 클록(VCLK1)과 시작 신호(VSP1)를 수신하여 출력 신호(out1[1]∼out1[m])를 반 클록(VCLK1)만큼 시프트하면서 순차적으로 출력한다. 출력 신호(out1[i])는 한 주기 동안 로우 레벨 펄스를 1번 가지며, 로우 레벨 펄스의 폭은 클록(VCLK1)의 주기의 2배이다(여기서 i는 1과 m 사이의 정수).
NOR 게이트(NOR11∼NOR1m)는 각각 프리차지 제어 신호(PC)와 시프트 레지스터(310)의 출력 신호(out1[1]∼out1[m])를 NOR 연산하여 출력 신호(scan1[1]∼scan1[m])를 출력한다. 도 7에 나타낸 바와 같이, 프리차지 제어 신호(PC)는 일정 주기로 로우 레벨 펄스를 가진다. 로우 레벨 펄스의 폭(Tp)은 위에서 설명한 프리차지 기간과 동일하며, 프리차지 제어 신호(PC)의 주기는 반 클록(VCLK1)에 해당한다. 이와 같이 하면, 출력 신호(out1[i])의 로우 레벨 펄스의 폭이 프리차지 제어 신호(PC)의 주기의 4배가 되어, 출력 신호(out1[i])의 로우 레벨 펄스에 프리차지 제어 신호(PC)의 로우 레벨 펄스가 4개 대응한다.
그리고 NOR 게이트(NOR1i)는 프리차지 제어 신호(PC)와 출력 신호(out1[i])가 모두 로우 레벨이면 하이 레벨 펄스를 출력하므로, NOR 게이트(NOR1i)의 출력 신호(scan1[i])는 한 주기 동안 하이 레벨 펄스를 4번 가진다. 여기서 하이 레벨 펄스의 폭과 주기는 각각 프리차지 제어 신호(PC)의 폭과 주기와 동일하며, 하이 레벨 펄스에 의해 프리차지 펄스가 생성된다. 출력 신호(out1[i+1])가 출력 신호(out1[i])에 대해서 반 클록(VCLK1)만큼 이동되어 있으므로, NOR 게이트(NOR1(i+1))의 출력 신호(scan1[i+1])는 출력 신호(scan1[i])에 대해 반 클록(VCLK1)만큼 이동된 신호이다. 즉, 출력 신호(scan1[i+1])의 4개의 하이 레벨 펄스 중 3개의 펄스가 출력 신호(scan1[i])의 하이 레벨 펄스와 일치한다.
시프트 레지스터(320)는 클록(VCLK2)과 시작 신호(VSP2)를 수신하여 한 주기 동안 하이 레벨 펄스를 1번 가지는 출력 신호(scan2[1]∼scan2[m])를 반 클록(VCLK1)만큼 시프트하면서 순차적으로 출력한다. 출력 신호(scan2[i])의 하이 레벨 펄스의 폭은 반 클록(VCLK2)에 해당하며, 클록(VCLK2)의 주기는 클록(VCLK1)의 주기와 동일하다. 그리고 출력 신호(scan2[i])의 하이 레벨 펄스의 시작 시점은 출력 신호(scan1[i])의 마지막 하이 레벨 펄스의 시작 시점으로부터 반 클록(VCLK2)만큼 떨어져 있다.
NOR 게이트(NOR21∼NOR2m)는 시프트 레지스터(320)의 출력 신호(scan2[1]∼scan2[m])와 NOR 게이트(NOR11∼NOR1m)의 출력 신호(scan1[1]∼scan1[m])를 각각 NOR 연산하여 선택 신호(select[1]∼select[m])를 출력한다. NOR 게이트(NOR2i)의 출력 신호(select[i])는 NOR 연산에 의해 두 출력 신호(scan1[i], scan2[i]) 중 어느 하나의 신호라도 하이 레벨이면 로우 레벨을 가진다. 따라서 NOR 게이트(NOR1i)의 출력 신호(select[i])는 도 7에 도시한 바와 같이 로우 레벨 펄스(프리차지 펄스)를 4번 가지고 이후에 로우 레벨 펄스(선택 펄스)를 1번 가진다. 여기서, 프리차지 펄스의 폭 및 주기는 각각 출력 신호(scan1[i])의 하이 레벨 펄스의 폭 및 주기와 동일하며, 선택 펄스의 폭은 출력 신호(scan2[i])의 하이 레벨 펄스의 폭과 동일하다. 따라서 도 4 및 도 7에 도 시한 바와 같이 NOR 게이트(NOR1i)의 출력 신호(select[i])로서 선택 주사선(Xi)에 인가되는 선택 신호(select[i])를 생성할 수 있다.
다음, 도 6 및 도 7에서 설명한 출력 신호(out1[i], scan2[i])를 생성할 수 있는 시프트 레지스터(310, 320)에 대해서 도 8a 내지 도 14를 참조하여 상세하게 설명한다.
도 8a는 도 6의 시프트 레지스터(310)의 개략적인 회로도이며, 도 8b는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. 도 8a 및 도 8b에서 클록(VCLK1)의 반전된 신호는 VCLK1b로 표시하였으며, 도 7의 신호 타이밍도에서 VCLK1b의 도시는 생략하였다.
도 8a를 보면, 도 6의 시프트 레지스터(310)는 m개의 플립플롭(FF11∼FF1m)을 포함하며, 각 플립플롭(FF11∼FF1m)의 출력 신호가 시프트 레지스터(310)의 출력 신호(out1[1]∼out1[m])로 된다. 도 8a에서 첫 번째 플립플롭(FF11)의 입력 신호는 도 7의 시작 신호(VSP1)이고, i번째 플립플롭(FF1i)의 출력 신호(out1[i])가 (i+1)번째 플립플롭(FF1(i+1))의 입력 신호로 된다.
그리고 플립플롭(FF1i)은 클록(clk)이 하이 레벨이면 입력 신호(in)를 그대로 출력하고 클록(clk)이 로우 레벨이면 하이 레벨 시의 입력 신호(in)를 래치하여 출력한다. 도 7에 도시한 바와 같이, 플립플롭(FF1(i+1))의 출력 신호(out1[i+1])는 플립플롭(FF1i)의 출력 신호(out1[i])에 대해서 반 클록(VCLK1)만큼 시프트되어 있으므로, 인접한 두 플립플롭(FF1i, FF1(i+1))에서 클록(clk)이 반전되어 사용되어야 한다. 즉, 두 플립플롭(FF1i, FF1(i+1))에는 클록(VCLK, VCLKb)이 반대로 입력된다.
구체적으로, 도 8a에서 세로 방향으로 홀수 번째에 위치하는 플립플롭(FF1i)은 클록(VCLK1, VCLK1b)을 각각 내부 클록(clk, clkb)으로 수신하고, 짝수 번째에 위치하는 플립플롭(FF1i)은 클록(VCLK1b, VCLK1)을 각각 내부 클록(clk, clkb)으로 수신한다. 그리고 도 7에 도시한 바와 같이 출력 신호(out1[i])의 로우 레벨 펄스는 클록(VCLK1)의 주기의 2배에 해당하는 폭을 가지므로, 플립플롭(FF11)의 입력 신호(in)인 시작 신호(VSP1)는 두 클록(VCLK1) 동안 클록(VCLK1)이 하이 레벨일 때 로우 레벨을 가지면 된다. 그러면 플립플롭(FF11∼FF1m)은 두 클록(VCLK1) 동안 로우 레벨 펄스를 가지는 출력 신호(out1[1]∼out1[m])를 반 클록(VCLK1)만큼 시프트하면서 순차적으로 출력할 수 있다.
다음, 도 8b를 참조하여 도 8a의 시프트 레지스터에 사용되는 플립플롭(FF1i)의 일 예에 대해서 설명한다. 도 8b를 보면, 플립플롭(FF1i)은 입력단에 위치하는 3상 인버터(311a)와 래치를 형성하는 인버터(311b) 및 3상 인버터(311c)를 포함한다. 클록(clk)이 하이 레벨로 되면, 3상 인버터(311a)는 입력 신호(in)를 반전하여 출력하고, 인버터(311b)는 3상 인버터(311a)의 출력 신호를 반전하여 출력한다. 클록(clk)이 로우 레벨로 되면 3상 인버터(311a)의 출력은 차단되고 인버터(311b)의 출력이 3상 인버터(311c)로 입력되고 3상 인버터(311c)의 출력이 인버터(311b)에 입력되는 래치가 형성된다. 그리고 인버터(311b)의 출력 신호가 플립플롭(FF1i)의 출력 신호(out)로 된다. 이와 같이, 플립플롭(FF1i)은 클록(clk)이 하이 레벨이면 입력 신호(in)를 그대로 출력하고 클록(clk)이 로우 레벨이면 하이 레벨 시의 입력 신호(in)를 래치하여 출력할 수 있다.
다음, 도 9 및 도 10을 참조하여 도 6의 시프트 레지스터(320)에 대해서 설명한다. 도 9는 도 6의 시프트 레지스터(320)의 개략적인 회로도이며, 도 10은 도 9의 시프트 레지스터에 사용되는 플립플롭의 출력 신호 및 NOR 게이트의 출력 신호의 타이밍도이다. 도 9에서 클록(VCLK2)의 반전된 신호는 VCLK2b로 표시하였으며, 도 7 및 도 10의 신호 타이밍도에서 VCLK2b의 도시는 생략하였다.
도 9를 보면, 도 6의 시프트 레지스터(320)는 (m+1)개의 플립플롭(FF21∼FF2(m+1))과 m개의 NOR 게이트(NOR31∼NOR3m )를 포함한다. NOR 게이트(NOR31∼NOR3m)의 출력 신호가 각각 시프트 레지스터(320)의 출력 신호(scan2[1]∼scan2[m])로 된다.
도 9에서 첫 번째 플립플롭(FF21)의 입력 신호는 도 10의 시작 신호(VSP2)이고, i번째 플립플롭(FF2i)의 출력 신호(SRi)가 (i+1)번째 플립플롭(FF2(i+1) )의 입력 신호로 된다. i번째 NOR 게이트(NOR3i)는 i번째 플립플롭(FF2i)의 출력 신호(SR i)와 (i+1)번째 플립플롭(FF2(i+1))의 출력 신호(SRi+1)를 NOR 연산하여 출력한다.
그리고 플립플롭(FF2i)은 도 8a 및 도 8b의 플립플롭과 동일한 구조를 가지며, 도 8a와 마찬가지로 두 플립플롭(FF2i, FF2(i+1))에는 클록(VCLK2, VCLK2b)이 반대로 입력된다. 구체적으로, 도 9에서 세로 방향으로 홀수 번째에 위치하는 플립플롭(FF2i)은 클록(VCLK2, VCLK2b)을 각각 내부 클록(clk, clkb)으로 수신하고, 짝수 번째에 위치하는 플립플롭(FF2i)은 클록(VCLK2b, VCLK2)을 각각 내부 클록(clk, clkb)으로 수신한다.
도 10에 도시한 바와 같이 플립플롭(FF21)의 출력 신호(SR1)는 한 주기 동안 로우 레벨 펄스를 1번 가지고, 로우 레벨 펄스는 폭이 클록(VCLK1)의 주기와 동일하다. 따라서 플립플롭(FF21)의 입력 신호(in)인 시작 신호(VSP2)는 클록(VCLK2)이 하이 레벨일 때 로우 레벨을 가지면 된다. 그러면 플립플롭(FF21∼FF2(m+1))은 로우 레벨 펄스를 1번 가지는 출력 신호(SR1∼SRm+1)를 반 클록(VCLK2)만큼 시프트하면서 순차적으로 출력할 수 있다.
i번째 NOR 게이트(NOR3i)는 플립플롭(FF2i, FF2(i+1))의 출력 신호(SR i, SRi+1)를 NOR 연산하므로, 출력 신호(SRi, SRi+1)가 모두 로우 레벨인 경우에만 하이 레벨 펄스를 출력한다. 그리고 출력 신호(SRi+1)는 출력 신호(SRi)에 대해 반 클록(VCLK2)만큼 이동된 신호이므로, 도 10에 도시한 바와 같이 NOR 게이트(NOR3i)의 출력 신호(scan2[i])는 반 클록(VCLK2)에 해당하는 기간 동안 하이 레벨 펄스를 가진다. 그리고 NOR 게이트(NOR3(i+1))의 출력 신호(scan2[i+1])는 NOR 게이트(NOR3i)의 출력 신호(scan2[i])에 대해서 반 클록(VCLK2)만큼 이동된 신호로 된다. 따라서 시프트 레지스터(320)는 반 클록(VCLK2) 동안 하이 레벨 펄스를 가지는 출력 신호(scan2[1]∼scan2[m])를 반 클록(VCLK2)만큼 시프트하면서 순차적으로 출력할 수 있다.
이와 같이, 도 6 내지 도 10에서 설명한 주사 구동부(300)로 도 4에 도시한 선택 신호(select[i])를 생성할 수 있다. 그리고 도 6 내지 도 10에서는 선택 신호가 4개의 프리차지 펄스를 가지는 것으로 설명하였지만, 도 6 내지 도 10의 주사 구동부(300)로부터 다른 개수의 프리차지 펄스를 가지는 선택 신호를 생성할 수도 있다. 예를 들어, 프리차지 펄스가 2n개인 경우에는 시프트 레지스터(310)의 출력 신호(out1[i])에서 하이 레벨 펄스의 폭을 프리차지 제어 신호(PC)의 주기의 2n배로 하면 된다. 그러면 NOR 게이트(NOR1i)의 출력 신호(scan1[i])는 2n개의 하이 레벨 펄스를 가진다. 그리고 짝수 개의 프리차지 펄스 이외에 홀수 개의 프리차지 펄스를 생성하는 경우에도 도 6의 주사 구동부(300)를 적용할 수 있다.
아래에서는 도 11을 참조하여 홀수 개의 프리차지 펄스를 생성하는 경우에 대해서 설명한다. 도 11은 본 발명의 제3 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 11의 신호 타이밍은 시작 신호(VSP2), 클록(VCLK2), 출력 신호(scan2[1] ∼scan2[m]) 및 출력 신호(select[1]∼select[m])의 타이밍을 제외하면 도 7의 신호 타이밍과 동일하다.
구체적으로, NOR 게이트(NOR1i)의 출력 신호(scan1[i])의 마지막 하이 레벨 펄스와 시프트 레지스터(320)의 출력 신호(scan2[i])의 하이 레벨 펄스의 시작 시점이 동일하도록 한다. 그러면 NOR 게이트(NOR1i)의 출력 신호(scan1[i])의 마지막 하이 레벨 펄스는 시프트 레지스터(320)의 출력 신호(scan2[i])의 하이 레벨 펄스와 NOR 연산이 되므로 프리차지 펄스를 홀수 개로 생성할 수 있다.
그리고 도 6 내지 도 11에서는 반 클록 시프트 기능을 가지는 시프트 레지스터(310)를 예를 들어 설명하였지만, 이와는 달리 한 클록 시프트 기능을 가지는 시프트 레지스터(310)를 사용할 수도 있다. 아래에서는 이러한 실시예에서 대해서 도 12a 내지 도 14를 참조하여 상세하게 설명한다.
도 12a는 본 발명의 제4 실시예에 따른 주사 구동부의 시프트 레지스터(310)의 개략적인 회로도이며, 도 12b는 도 12a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. 도 13은 본 발명의 제4 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 12a를 보면, 제4 실시예에 따른 시프트 레지스터(310)는 m개의 플립플롭(FF31∼FF3m)을 포함하며, 플립플롭(FF31∼FF3m)의 출력 신호가 각각 시프트 레지스터(310)의 출력 신호(out1[1]∼out1[m])로 된다.
플립플롭(FF3k)은 클록(VCLK1, VCLK1b)을 각각 내부 클록(clk, clkb)으로 수 신한다. 그리고 플립플롭(FF3k)은 클록(clk)이 로우 레벨일 때 입력 신호를 수신하는 동시에 직전 클록(clk) 타이밍에서 래치된 입력 신호를 출력하고, 클록(clk)이 하이 레벨이면 로우 레벨일 때 입력된 신호를 래치하여 출력한다. 따라서 플립플롭(FF3k)은 클록(clk)이 로우 레벨일 때 입력된 신호를 반 클록(clk)만큼 지연한 후 한 클록(clk) 동안 출력한다. 따라서 도 13에 도시한 바와 같이 플립플롭(FF31∼FF3m)은 출력 신호(out1[1]∼out1[m])를 한 클록(VCLK1)만큼 시프트하면서 순차적으로 출력할 수 있다.
그리고 플립플롭(FF31∼FF3m)이 출력 신호를 한 클록(VCLK1)만큼 시프트하므로, 도 7과 달리 클록(VCLK1)의 주기는 클록(VCLK2)의 주기의 1/2배이고 프리차지 제어 신호(PC)의 주기와 동일하다. 또한, 출력 신호(out1[i])는 폭이 프리차지 제어 신호(PC)의 주기의 4배인 로우 레벨 펄스를 가져야 하므로, 로우 레벨 펄스의 폭은 클록(VCLK1)의 주기의 4배와 동일하다. 따라서 플립플롭(FF31)의 입력 신호(in)인 시작 신호(VSP1)는 네 클록(VCLK1) 동안 클록(VCLK1)이 로우 레벨일 때 하이 레벨을 가지면 된다. 그러면 플립플롭(FF31∼FF3m)은 네 클록(VCLK1) 동안 로우 레벨 펄스를 가지는 출력 신호(out1[1]∼out1[m])를 한 클록(VCLK1)만큼 시프트하면서 순차적으로 출력할 수 있다.
다음, 도 12b를 참조하여 도 12a의 시프트 레지스터에 사용되는 플립플롭(FF3i)의 일 예에 대해서 설명한다. 도 12b를 보면, 플립플롭(FF3k)은 마스 터/슬레이브형 래치로 형성되어 있으며, 플립플롭(FF3k)의 내부 클록(clk, clkb)에 각각 클록(VCLK1, VCLK1b)이 입력된다. 그리고 플립플롭(FF3k)의 마스터 및 슬레이브 래치(313, 314)는 각각 도 8b의 플립플롭과 동일한 구조로 형성되어 있다. 이때, 마스터 래치(313)는 도 8b의 플립플롭에 대해서 클록(clk, clkb)을 반대로 사용하고, 슬레이브 래치(314)는 도 8b의 플립플롭과 클록(clk, clkb)을 동일하게 사용한다.
그러면 마스터 래치(313)는 클록(clk)이 로우 레벨일 때의 입력 신호(in)를 한 클록(clk) 동안 출력하고, 슬레이브 래치(314)는 클록(clk)이 하이 레벨일 때의 마스터 래치(315)의 출력 신호를 한 클록(clk) 동안 출력한다. 따라서 도 12b의 플립플롭(FF3k)은 클록(VCLK1)이 로우 레벨일 때의 입력 신호(in)를 반 클록(VCLK1)만큼 지연시킨 후 한 클록(VCLK1) 동안 출력할 수 있다.
그리고 도 12a, 도 12b 및 도 13에서 설명한 주사 구동부(300)에서도 시프트 레지스터(310)의 출력 신호(scan2[i])의 하이 레벨 펄스와 NOR 게이트(NOR1i)의 출력 신호(scan1[i])의 마지막 하이 레벨 펄스를 일치시키면 홀수 개의 프리차지 펄스를 생성할 수 있다. 또한, 이 주사 구동부(300)에서는 NOR 게이트(NOR1i)의 출력 신호(scan1[i])의 하이 레벨 펄스의 개수를 홀수 개로 할 수도 있다. 즉, 시프트 레지스터(310)의 출력 신호(out1[i])의 로우 레벨 펄스의 폭을 프리차지 제어 신호(PC)의 주기의 홀수 배, 즉 클록(VCLK1)의 홀수 배로 하면 된다.
그리고 도 12a, 도 12b 및 도 13에서 설명한 주사 구동부(300)를 이용하면 도 4의 발광 신호(emit[i])를 생성할 수도 있으며, 아래에서는 이러한 실시예에 대해서 도 14를 참조하여 설명한다.
도 14는 본 발명의 제5 실시예에 따른 주사 구동부의 신호 타이밍도이다.
도 14에 나타낸 바와 같이, 시프트 레지스터(320)는 출력 신호(scan2[i])의 하이 레벨 펄스의 시작 시점이 NOR 게이트(NOR1i)의 출력 신호(scan1[i])의 마지막 하이 레벨 펄스의 시작 시점과 일치하도록 출력 신호(scan2[i])를 출력한다. 이와 같이 하면, NOR 게이트(NOR1i)의 출력 신호(scan1[i])가 하이 레벨 펄스인 기간과 시프트 레지스터(320)의 출력 신호(scan2[i])가 하이 레벨 펄스인 기간이 시프트 레지스터(310)의 출력 신호(out1[i])가 로우 레벨 펄스인 기간에 포함된다. 즉, 시프트 레지스터(310)의 출력 신호(select[i])가 선택 펄스와 프리차지 펄스를 가지는 동안 시프트 레지스터(310)의 출력 신호(out1[i])는 로우 레벨이므로, 시프트 레지스터(310)의 출력 신호(out1[i])의 반전된 신호를 발광 신호(emit[i])로 사용할 수 있다.
이상에서 설명한 것처럼, 본 발명의 실시예에 따른 주사 구동부(300)는 소정 개수의 프리차지 펄스와 하나의 선택 펄스를 가지는 선택 신호를 순차적으로 출력할 수 있다. 여기서, 인접한 두 프리차지 펄스의 시작 시점 사이의 간격과 마지막 프리차지 펄스와 선택 펄스의 시작 시점 사이의 간격은 일정하며, 선택 신호는 인접한 두 프리차지 펄스의 시작 시점 사이의 간격만큼 시프트되어 순차적으로 출력 된다. 그리고 이러한 선택 신호를 생성하기 위해 본 발명의 실시예에서는 프리차지 펄스에 대응되는 폭의 제1 펄스가 일정 주기만큼 반복되는 프리차지 제어 신호를 이용한다. 이러한 프리차지 제어 신호에서 제1 펄스를 프리차지 펄스의 개수만큼 선택하여 프리차지 펄스를 생성한다. 여기서 프리차지 펄스의 개수에 대응되는 개스의 제1 펄스를 포함하는 폭을 가지는 제2 펄스를 이용하여 제1 펄스를 선택한다. 그리고 시프트 레지스터를 이용하여 이러한 제2 펄스를 일정 간격으로 시프트시킴으로써 프리차지 펄스를 가지는 선택 신호를 생성할 수 있다.
그리고 본 발명의 실시예에서는 주사 구동부(300)에서 출력되는 선택 신호가 직접 선택 주사선으로 인가되는 것으로 설명하였지만, 주사 구동부와 표시 영역 사이에 형성되는 버퍼를 거쳐서 입력이 될 수도 있다. 또한, 경우에 따라서는 선택 신호와 발광 신호의 레벨을 변경하기 위해서 주사 구동부와 표시 영역 사이에 레벨 시프터가 형성될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 데이터선을 충전하는데 소요되는 시간을 감소시킬 수 있으므로, 데이터 기입이 빠르게 이루어지고 정확한 계조 표현이 이루어질 수 있다.

Claims (23)

  1. 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 장치에 있어서,
    상기 선택 신호는 제1 정수 개의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지며,
    제2 레벨의 제3 펄스를 가지는 제1 신호를 출력하는 제1 구동부,
    제3 레벨의 제4 펄스가 일정 주기로 반복되는 제2 신호와 상기 제1 신호를 수신하여, 상기 제3 펄스와 상기 제4 펄스가 중첩되는 기간 동안 제5 펄스를 가지는 제3 신호를 출력하는 제2 구동부, 그리고
    상기 제3 신호의 상기 제5 펄스에 응답하여 상기 제1 펄스를 생성하는 제3 구동부를 포함하는 발광 표시 장치의 구동 장치.
  2. 제1항에 있어서,
    상기 제1 펄스의 폭이 상기 제4 펄스의 폭과 실질적으로 동일한 발광 표시 장치의 구동 장치.
  3. 제1항에 있어서,
    상기 제3 펄스의 폭은 적어도 하나의 상기 제1 펄스를 포함하는 길이인 발광 표시 장치의 구동 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 펄스에 대응하는 제6 펄스를 가지는 제4 신호를 출력하는 제4 구동부를 더 포함하며,
    상기 제4 구동부는 상기 제3 신호의 상기 제5 펄스와 상기 제4 신호의 상기 제6 펄스에 응답하여 상기 선택 신호를 출력하는 발광 표시 장치의 구동 장치.
  5. 제4항에 있어서,
    상기 제4 신호의 상기 제6 펄스의 시작 시점은 상기 제3 신호의 상기 제5 펄스의 시작 시점에 대해 상기 일정 주기의 제2 정수 배만큼 이동된 발광 표시 장치의 구동 장치.
  6. 제5항에 있어서,
    상기 제2 정수는 상기 제1 정수보다 작거나 같고, 상기 제1 정수와 상기 제2 정수의 차는 짝수인 발광 표시 장치의 구동 장치.
  7. 제5항에 있어서,
    상기 제2 정수는 상기 제1 정수보다 작거나 같고, 상기 제1 정수와 상기 제2 정수의 차는 홀수인 발광 표시 장치의 구동 장치.
  8. 제5항에 있어서,
    상기 제6 펄스의 폭은 상기 일정 주기와 실질적으로 동일한 발광 표시 장치의 구동 장치.
  9. 제5항에 있어서,
    상기 제1 구동부는 시프트 레지스터를 포함하며, 상기 제1 구동부에서 사용되는 클록의 주기가 상기 일정 주기의 두 배에 해당하는 발광 표시 장치의 구동 장치.
  10. 제5항에 있어서,
    상기 제1 구동부는 시프트 레지스터를 포함하며, 상기 제1 구동부에서 사용되는 클록의 주기가 상기 일정 주기와 동일한 발광 표시 장치의 구동 장치.
  11. 일 방향으로 뻗어 있으며 데이터 신호를 전달하는 복수의 데이터선, 상기 데이터선과 교차하는 방향으로 뻗어 있는 복수의 주사선 및 상기 데이터선과 상기 주사선에 각각 연결되는 복수의 화소를 포함하는 표시 영역, 그리고
    상기 복수의 주사선에 소정 개수의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지는 선택 신호를 순차적으로 인가하며, 제3 펄스가 일정 주기로 반복되는 제1 신호에서 상기 선택신호가 상기 소정 개수의 제1 펄스를 갖는 구간에 대응하는 상기 소정 개수의 제3 펄스를 선택하고, 상기 선택된 제3 펄스에 대응시켜 상기 제1 펄스를 생성하는 주사 구동부를 포함하는 발광 표시 장치.
  12. 제11항에 있어서,
    상기 제1 펄스의 폭은 상기 제2 펄스의 폭보다 짧은 발광 표시 장치.
  13. 제12항에 있어서,
    상기 제1 펄스가 소정 개수만큼 반복된 후 상기 제2 펄스가 출력되는 발광 표시 장치.
  14. 제13항에 있어서,
    상기 복수의 주사선 중 제1 주사선에 상기 제2 펄스를 가지는 선택 신호가 인가되는 기간 중 일부 기간 동안, 상기 복수의 주사선 중 상기 제1 주사선과는 다른 적어도 하나의 제2 주사선에 상기 제1 펄스를 가지는 선택 신호가 인가되는 발광 표시 장치.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 화소는,
    상기 주사선에 인가되는 선택 신호의 상기 제1 레벨에 응답하여 상기 데이터선으로부터의 데이터 신호를 전달하는 적어도 하나의 제1 스위칭 소자,
    상기 전달되는 데이터 신호에 대응하는 전압을 충전하는 커패시터,
    상기 커패시터에 충전된 전압에 따라 전류를 출력하는 트랜지스터, 그리고
    상기 트랜지스터로부터의 전류에 따라 빛을 발광하는 발광 소자를 포함하는 발광 표시 장치.
  16. 제15항에 있어서,
    상기 데이터 신호는 전류 형태의 신호이며,
    상기 복수의 주사선 중 제1 주사선에 상기 제2 펄스의 선택 신호가 인가되고 상기 제1 주사선과는 다른 적어도 하나의 제2 주사선에 상기 제1 펄스의 선택 신호가 인가되는 제1 기간 동안 상기 데이터선에는 제1 전류가 인가되며,
    상기 제1 주사선에 상기 제2 펄스의 선택 신호가 인가되고 상기 제2 주사선에 제2 레벨의 선택 신호가 인가되는 제2 기간 동안 상기 데이터선에는 상기 제1 주사선에 연결된 상기 화소에 대응하는 데이터 신호가 인가되는 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제1 전류는, 상기 제1 기간에서 상기 제1 펄스의 선택 신호가 인가되는 상기 제2 주사선의 개수에 1을 더한 값과 상기 데이터 신호의 곱과 실질적으로 동일한 발광 표시 장치.
  18. 제16항에 있어서,
    상기 제1 전류에 의해 상기 제1 기간에서 상기 제1 주사선 및 상기 제2 주사 선에 각각 연결된 화소에 실질적으로 상기 데이터 신호에 대응하는 전류가 전달되는 발광 표시 장치.
  19. 제15항에 있어서,
    상기 주사 구동부는 상기 소정 개수의 제3 펄스를 포함하는 기간을 폭으로 가지는 제4 펄스를 가지는 제2 신호를 생성하여 상기 제2 신호의 상기 제4 펄스로 상기 제3 펄스를 선택하는 발광 표시 장치.
  20. 제19항에 있어서,
    상기 주사 구동부는 상기 제2 신호의 상기 제4 펄스에 대응되는 제5 펄스를 가지는 제3 신호를 생성하며,
    상기 제5 펄스에 응답하여 상기 트랜지스터와 상기 발광 소자가 전기적으로 차단되는 발광 표시 장치.
  21. 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 방법에 있어서,
    제1 레벨의 제1 펄스가 일정 주기로 반복되는 제1 신호를 출력하는 단계,
    적어도 하나의 제1 펄스를 포함하는 폭을 가지는 제2 레벨의 제2 펄스를 가지는 제2 신호를 출력하는 단계,
    상기 제2 신호의 상기 제2 펄스로 적어도 하나의 상기 제1 펄스를 선택하여 상기 선택된 제1 펄스에 대응하는 제3 펄스를 가지는 제3 신호를 출력하는 단계, 그리고
    상기 제3 신호의 상기 적어도 하나의 제3 펄스에 응답하여 적어도 하나의 제4 펄스를 생성하고, 상기 적어도 하나의 제4 펄스를 가지는 상기 선택 신호를 출력하는 단계를 포함하는 발광 표시 장치의 구동 방법.
  22. 제21항에 있어서,
    상기 선택 신호는 상기 제4 펄스 이후에 상기 제4 펄스보다 폭이 긴 제5 펄스를 더 가지는 발광 표시 장치의 구동 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 제5 펄스의 시작 시점과 상기 제5 펄스에 인접한 제4 펄스의 시작 시점 사이의 간격은 상기 일정 주기와 동일한 발광 표시 장치의 구동 방법.
KR1020040048153A 2004-06-25 2004-06-25 발광 표시 장치와 그 구동 장치 및 구동 방법 KR100649223B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040048153A KR100649223B1 (ko) 2004-06-25 2004-06-25 발광 표시 장치와 그 구동 장치 및 구동 방법
JP2005073654A JP4484065B2 (ja) 2004-06-25 2005-03-15 発光表示装置，発光表示装置の駆動装置及び発光表示装置の駆動方法
US11/137,450 US7663580B2 (en) 2004-06-25 2005-05-26 Light emitting display and driving device and method thereof
AT05105436T ATE403927T1 (de) 2004-06-25 2005-06-21 Lichtemittierende anzeige und steuergerät und steuerverfahren dafür
EP05105436A EP1610293B1 (en) 2004-06-25 2005-06-21 Light emitting display and driving device and method thereof
DE602005008671T DE602005008671D1 (de) 2004-06-25 2005-06-21 Lichtemittierende Anzeige und Steuergerät und Steuerverfahren dafür

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040048153A KR100649223B1 (ko) 2004-06-25 2004-06-25 발광 표시 장치와 그 구동 장치 및 구동 방법

Publications (2)

Publication Number Publication Date
KR20050123480A KR20050123480A (ko) 2005-12-29
KR100649223B1 true KR100649223B1 (ko) 2006-11-24

Family

ID=37295061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040048153A KR100649223B1 (ko) 2004-06-25 2004-06-25 발광 표시 장치와 그 구동 장치 및 구동 방법

Country Status (1)

Country Link
KR (1) KR100649223B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104978924B (zh) 2014-04-10 2017-07-25 上海和辉光电有限公司 发光控制驱动器、发光控制与扫描驱动器及显示装置

Also Published As

Publication number Publication date
KR20050123480A (ko) 2005-12-29

Similar Documents

Publication Publication Date Title
JP4484065B2 (ja) 発光表示装置，発光表示装置の駆動装置及び発光表示装置の駆動方法
KR100583519B1 (ko) 주사 구동부 및 그를 이용한 발광표시장치
KR100729099B1 (ko) 주사 구동회로와 이를 이용한 유기 전계발광 장치
US7545351B2 (en) Display device and display panel and driving method thereof
KR100578812B1 (ko) 발광 표시 장치
JP4537256B2 (ja) 発光表示装置及びその駆動方法
KR101569633B1 (ko) 표시 장치 및 그 구동 방법
KR100590042B1 (ko) 발광 표시 장치, 그 구동방법 및 신호구동장치
KR101274710B1 (ko) 유기발광다이오드 표시장치
KR100670129B1 (ko) 화상 표시 장치 및 그 구동 방법
KR100658624B1 (ko) 발광 표시 장치 및 그 구동방법
KR100707626B1 (ko) 발광표시장치 및 그의 구동방법
KR100649222B1 (ko) 발광 표시 장치와 그 구동 장치 및 구동 방법
KR100578846B1 (ko) 발광 표시 장치
KR100707627B1 (ko) 발광표시장치 및 그의 구동방법
KR100649223B1 (ko) 발광 표시 장치와 그 구동 장치 및 구동 방법
KR100649224B1 (ko) 발광 표시 장치와 그 구동 장치 및 구동 방법
CN112735332A (zh) 显示设备
KR100578839B1 (ko) 발광 표시 장치 및 그 구동 방법
KR100649252B1 (ko) 발광 표시 장치
KR100624116B1 (ko) 듀티를 조절하는 주사 구동 장치 및 이를 이용하는유기전계발광장치
KR20220093775A (ko) 발광 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee