KR100646975B1 - Thin film transistor and method for fabricating the same - Google Patents
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Abstract
Description
도 1은 종래의 박막 트랜지스터의 측단면도이다.1 is a side cross-sectional view of a conventional thin film transistor.
도 2는 본 발명의 제1 실시예에 의한 박막 트랜지스터의 측단면도이다.2 is a side cross-sectional view of a thin film transistor according to a first embodiment of the present invention.
도 3a 내지 도3e는 도 2에 도시된 박막 트랜지스터의 형성단계별 측단면도이다.3A to 3E are side cross-sectional views of the formation steps of the thin film transistor illustrated in FIG. 2.
도 4는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 측단면도이다.4 is a side cross-sectional view of a thin film transistor according to a second embodiment of the present invention.
도 5는 본 발명의 제3 실시예에 의한 박막 트랜지스터의 측단면도이다.5 is a side cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터의 형성단계별 측단면도이다.6A to 6D are side cross-sectional views of the formation steps of the thin film transistor illustrated in FIG. 5.
도 7은 본 발명의 제4 실시예에 의한 박막 트랜지스터의 측단면도이다.7 is a side cross-sectional view of a thin film transistor according to a fourth embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
200,500 : 박막 트랜지스터 210,510 : 기판 200,500: thin film transistor 210,510: substrate
220,560 : 게이트 전극 230,550 : 게이트 절연막220,560: gate electrode 230,550: gate insulating film
230b,550b: 제1 게이트 절연막 230c,550a: 제2 게이트 절연막230b, 550b: first gate
230a,550c: 제3 게이트 절연막 240,540 : 반도체층230a, 550c: third gate
250,530 : 오믹 컨택층 260,520 : 소스 및 드레인전극250,530: ohmic contact layer 260,520: source and drain electrodes
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 투명 반도체막 및 다층 구조의 게이트 절연막을 구비하는 박막 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly, to a thin film transistor including a transparent semiconductor film and a multi-layered gate insulating film.
최근, 박막 트랜지스터(Thin Film Transistor, TFT)는 유기 발광 표시장치(Organic Light Emitting Display, OLED) 또는 액정 표시장치(Liquid Crystal Display, LCD) 등의 표시장치에서 각각의 화소(pixel)를 동작시키는 스위칭 소자로써 광범위하게 사용되고 있다. 이에 따라 박막 트랜지스터의 제조에 많은 관심이 기울여지고 있으며, 더 효율적인 박막 트랜지스터 및 그 제조 방법들이 고안되고 있다.Recently, thin film transistors (TFTs) are switching for operating respective pixels in a display device such as an organic light emitting display (OLED) or a liquid crystal display (LCD). It is widely used as an element. Accordingly, much attention has been paid to the manufacture of thin film transistors, and more efficient thin film transistors and their manufacturing methods have been devised.
도 1은 종래의 박막 트랜지스터의 측단면도이다.1 is a side cross-sectional view of a conventional thin film transistor.
도 1을 참조하면, 종래의 박막 트랜지스터(100)는 기판(110), 기판(110) 상에 형성된 게이트 전극(120), 게이트 전극(120) 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성된 반도체층(140), 반도체층(140) 상에 형성된 오믹 컨택층(150) 및 오믹 컨택층(150) 상에 형성된 소스 및 드레인 전극(160)을 구비한다.Referring to FIG. 1, the conventional
여기서, 게이트 절연막(130)은 산화막 또는 질화막으로 형성된다. 그리고, 반도체층(140)은 일반적으로 비정질 실리콘(a-Si)을 이용하여 형성된다. 이와 같은 반도체층(140)은 정공 또는 전자와 같은 캐리어들이 이동할 수 있는 통로인 채널영역을 형성한다. Here, the
이와 같은 종래의 박막 트랜지스터(100)가 발광 표시장치의 스위칭 소자로 이용될 경우, 불투명한 비정질 실리콘의 특성으로 인하여 채널의 폭을 넓히는 데 한계가 있었다. 따라서, 채널에 대전류가 흐르지 못하여 박막 트랜지스터(100)에 높은 전압을 인가해야만 했다. 이로 인하여, 종래의 박막 트랜지스터(100)에서는 소자가 열화되고 소비전력이 증대되는 문제점이 발생했다.When such a conventional
또한, 종래의 박막 트랜지스터(100)가 액정 표시장치에서 사용될 경우, 불투명한 반도체층(140)이 백-라이트(Back-Light)의 빛을 부분적으로 흡수하여 광전도 현상이 발생했고, 이는 불필요한 빛의 손실로도 이어져서 소비 전력이 증대되는 문제점이 발생했다.In addition, when the conventional
전술한 바와 같은 종래의 박막 트랜지스터(100)의 문제점을 해결하기 위하여 채널을 형성하는 반도체층(140)을 투명막으로 형성하는 기술이 요구되고 있다. 또한, 투명한 반도체층의 특성에 적합한 게이트 절연막을 형성하는 기술도 더불어 요구되고 있다.In order to solve the problems of the conventional
따라서, 본 발명의 목적은 투명 반도체막을 구비하는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a thin film transistor having a transparent semiconductor film and a method of manufacturing the same.
본 발명의 다른 목적은 투명 반도체막의 특성에 적합한 게이트 절연막을 구비하는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a thin film transistor having a gate insulating film suitable for the characteristics of a transparent semiconductor film and a method of manufacturing the same.
상기 목적을 달성하기 위하여, 본 발명의 제1 측면은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성되며, 유전율이 다른 적어도 두 개의 절연막으로 이루어진 게이트 절연막과, 상기 게이트 절연막 상에 형성되며, 투명한 반도체로 이루어지는 반도체층 및 상기 반도체층 상에 형성된 소스 및 드레인 전극을 구비하는 박막 트랜지스터를 제공한다.In order to achieve the above object, a first aspect of the present invention is a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, at least two insulating films having different dielectric constants, and formed on the gate insulating film A thin film transistor comprising a semiconductor layer made of a transparent semiconductor and source and drain electrodes formed on the semiconductor layer.
바람직하게, 상기 게이트 절연막은 상기 게이트 전극과 상기 반도체층 사이에 형성되며, 투명한 물질로 이루어진 제1 절연막 및 상기 제1 절연막과 상기 반도체층 사이에 형성되며, 상기 제1 절연막보다 저유전상수를 가진 투명 물질로 이루어진 제2 절연막을 구비한다. 상기 제1 절연막은 HfO2 또는 ZrO2로 이루어진다. 상기 제2 절연막은 Al2O3로 이루어진다.Preferably, the gate insulating film is formed between the gate electrode and the semiconductor layer, and is formed between a first insulating film made of a transparent material and the first insulating film and the semiconductor layer, and has a lower dielectric constant than the first insulating film. And a second insulating film made of a material. The first insulating layer is made of HfO 2 or ZrO 2 . The second insulating layer is made of Al 2 O 3 .
본 발명의 제2 측면은 기판 상에 형성된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 상에 형성되며, 투명한 반도체로 이루어지는 반도체층과, 상기 반 도체층 상에 형성되며, 유전율이 다른 적어도 두 개의 절연막으로 이루어진 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하는 박막 트랜지스터를 제공한다. A second aspect of the present invention provides a source and drain electrode formed on a substrate, a semiconductor layer formed on the source and drain electrodes, a semiconductor layer made of a transparent semiconductor, and formed on the semiconductor layer, and at least two different dielectric constants. A thin film transistor having a gate insulating film made of an insulating film and a gate electrode formed on the gate insulating film is provided.
바람직하게, 상기 게이트 절연막은 상기 게이트 전극과 상기 반도체층 사이에 형성되며, 투명한 물질로 이루어진 제1 절연막 및 상기 제1 절연막과 상기 반도체층 사이에 형성되며, 상기 제1 절연막보다 저유전상수를 가진 투명 물질로 이루어진 제2 절연막을 구비한다. 상기 제1 절연막은 HfO2 또는 ZrO2로 이루어진다. 상기 제2 절연막은 Al2O3로 이루어진다.Preferably, the gate insulating film is formed between the gate electrode and the semiconductor layer, and is formed between a first insulating film made of a transparent material and the first insulating film and the semiconductor layer, and has a lower dielectric constant than the first insulating film. And a second insulating film made of a material. The first insulating layer is made of HfO 2 or ZrO 2 . The second insulating layer is made of Al 2 O 3 .
본 발명의 제3 측면은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 서로 다른 유전율을 가진 적어도 두 개의 절연막으로 이루어지는 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 투명한 반도체로 반도체층을 형성하는 단계 및 상기 반도체층 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.According to a third aspect of the present invention, there is provided a method of forming a gate electrode on a substrate, forming a gate insulating film including at least two insulating films having different dielectric constants on the gate electrode, and forming a transparent semiconductor on the gate insulating film. It provides a method of manufacturing a thin film transistor comprising forming a semiconductor layer and forming a source and a drain electrode on the semiconductor layer.
바람직하게, 상기 게이트 절연막을 형성하는 단계는 상기 게이트 전극과 상기 반도체층 사이에 투명한 물질로 이루어지는 제1 절연막을 형성하는 단계 및 상기 제1 절연막과 상기 반도체층 사이에 상기 제1 절연막보다 저유전상수를 가진 투명 물질로 이루어진 제2 절연막을 형성하는 단계를 포함한다. 상기 제1 절연막은 HfO2 또는 ZrO2로 형성된다. 상기 제2 절연막은 Al2O3로 형성된다. Preferably, the forming of the gate insulating film may include forming a first insulating film made of a transparent material between the gate electrode and the semiconductor layer, and having a lower dielectric constant than the first insulating film between the first insulating film and the semiconductor layer. And forming a second insulating film made of the transparent material having the same. The first insulating layer is formed of HfO 2 or ZrO 2 . The second insulating film is formed of Al 2 O 3 .
본 발명의 제4 측면은 기판 상에 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상에 투명한 반도체로 반도체층을 형성하는 단계와, 상기 반도체층 상에 서로 다른 유전율을 가진 적어도 두 개의 절연막으로 이루어지는 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.A fourth aspect of the invention provides a method of forming a source and drain electrode on a substrate, forming a semiconductor layer with a transparent semiconductor on the source and drain electrodes, and at least two having different dielectric constants on the semiconductor layer. It provides a method for manufacturing a thin film transistor comprising the step of forming a gate insulating film consisting of two insulating films and forming a gate electrode on the gate insulating film.
바람직하게, 상기 게이트 절연막을 형성하는 단계는 상기 게이트 전극과 상기 반도체층 사이에 투명한 물질로 이루어지는 제1 절연막을 형성하는 단계 및 상기 제1 절연막과 상기 반도체층 사이에 상기 제1 절연막보다 저유전상수를 가진 투명 물질로 이루어진 제2 절연막을 형성하는 단계를 포함한다. 상기 제1 절연막은 HfO2 또는 ZrO2로 형성된다. 상기 제2 절연막은 Al2O3로 형성된다. Preferably, the forming of the gate insulating film may include forming a first insulating film made of a transparent material between the gate electrode and the semiconductor layer, and having a lower dielectric constant than the first insulating film between the first insulating film and the semiconductor layer. And forming a second insulating film made of the transparent material having the same. The first insulating layer is formed of HfO 2 or ZrO 2 . The second insulating film is formed of Al 2 O 3 .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 2 내지 도 7을 참조하여 자세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to FIGS. 2 to 7 in which preferred embodiments of the present invention may be easily implemented by those skilled in the art.
도 2는 본 발명의 제1 실시예에 의한 박막 트랜지스터의 측단면도이다.2 is a side cross-sectional view of a thin film transistor according to a first embodiment of the present invention.
도 2를 참조하면, 본 발명의 제1 실시예에 의한 박막 트랜지스터(200)는 기판(210), 기판(210) 상에 형성된 게이트 전극(220), 게이트 전극(220) 상에 형성된 제1 게이트 절연막(230b), 제1 게이트 절연막(230b) 상에 형성된 제2 게이트 절연막(230c), 제2 게이트 절연막(230c) 상에 형성된 반도체층(240), 반도체층(240) 상 에 형성된 오믹 컨택층(250) 및 오믹 컨택층(250) 상에 형성된 소스 및 드레인 전극(260)을 구비하는 바텀 게이트(Bottom Gate) 구조로 형성된다.2, the
게이트 전극(220)은 기판(210) 상에 소정의 패턴으로 형성된다. 여기서, 게이트 전극(220)은 투명성을 띠는 ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다. 이와 같은 게이트 전극(220)은 박막 트랜지스터(200)를 구동하기 위한 전압을 공급받는다.The
반도체층(240)은 게이트 전극(220)에 구동전압이 인가되었을 때, 캐리어가 이동하는 통로인 채널을 형성한다. 이와 같은 반도체층(240)은 투명한 물질로 형성된다. 예를 들어, 반도체층(240)은 ZnO, ZnSnO, CdSnO, GaSnO, TlSnO, InGaZnO, CuAlO, SrCuO, LaCuOS와 같은 산화물, GaN, InGaN, AlGaN, InGaAlN과 같은 질화물 및 SiC, Diamond와 같은 탄화물 중 어느 하나로 형성될 수 있다. 그런데, 이와 같은 대부분의 투명 반도체들은 단원자 반도체인 비정질 실리콘(a-Si)이나 다결정 실리콘(poly-Si)에 비해 무질서하며 조성이 복잡하고 밴드-갭(band-gap)이 큰 화합물이다. 따라서, 결함이 적은 투명 반도체층(240)을 형성하기 위해서는 고온에서 공정을 수행해야만 한다. 하지만, 기판(210) 등이 열에 약하기 때문에 실제로 박막 트랜지스터(200)를 제조할 때에는 충분히 높은 온도에서 제조하지 못한다. 이에 따라 반도체층(240) 내의 결함으로 인한 트랩(trap)이 발생할 수 있다. 이러한 트랩은 박막 트랜지스터(200)의 게이트 효율이 떨어뜨리고, 게이트 누설전류를 증가시킨다.The
이를 방지하게 위하여, 본 실시예에서는 게이트 전극(220)과 반도체층(240) 사이에 투명하며 고유전상수(high-k)를 가진 물질로 이루어진 제1 게이트 절연막(230b)을 형성한다. 예를 들어, 제1 게이트 절연막(230b)은 HfO2 또는 ZrO2 등으로 형성될 수 있다. 이와 같은 물질들은 투명한 반도체층(240)의 장점을 살리면서, 게이트 누설전류를 줄이고 스위칭 효율을 높인다. 그런데, 이때 고유전상수 물질들은 반응성이 커서 반도체층(240)의 물질과 계면반응 및 상호확산을 일으켜 소자를 열화시킬 수 있다.In order to prevent this, in the present embodiment, a first
이러한 제1 게이트 절연막(230b)과 반도체층(240) 사이의 계면특성을 개선하기 위하여 본 실시예에서는 제1 게이트 절연막(230b)과 반도체층(240) 사이에 투명하며 제1 게이트 절연막(230b)보다 저유전상수(low-k)를 가지는 물질로 이루어진 제2 게이트 절연막(230c)을 형성한다. 예를 들어, 제2 게이트 절연막(230c)은 Al2O3로 형성될 수 있다. 이와 같은 저유전상수 물질은 반응성이 작아 계면특성이 우수하다. 전술한 제1 게이트 절연막(230b) 및 제2 게이트 절연막(230c)은 게이트 전극(220)과 반도체층(240) 사이에 전류가 흐르는 것을 방지한다.In order to improve the interface between the first
오믹 컨택층(250)은 반도체층(240) 상에 형성되며, 반도체에 불순물을 도핑함으로써 형성된다. The
소스 및 드레인 전극(260)은 오믹 컨택층(250) 상에 소정의 패턴으로 형성된다. 여기서, 소스 및 드레인 전극(260)은 전도성과 투명성이 양호한 금속, 예컨대 ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다.The source and drain
전술한 본 발명의 제1 실시예에 따른 박막 트랜지스터(200)가 발광 표시장치의 스위칭 소자로 이용될 경우, 채널을 형성하는 반도체층(240)이 투명하기 때문에 개구율에 대한 고민없이 채널의 폭을 넓힐 수 있다. 따라서, 대전류로 박막 트랜지스터(200)를 구동할 수 있게 되어 박막 트랜지스터(200)에 높은 전압을 인가하지 않아도 된다. 이로 인하여, 소자의 열화를 줄이고 고해상도의 영상을 표시하면서 소비전력도 절감할 수 있다.When the
또한, 본 제1 실시예에 따른 박막 트랜지스터(200)가 액정 표시장치에서 사용될 경우, 제1 및 제2 게이트 절연막(230b, 230c)과 반도체층(240)이 투명하기 때문에 광전도 현상없이 박막 트랜지스터(200)를 동작시킬 수 있고, 백라이트 빛의 불필요한 손실을 없애 소비전력을 절감할 수 있다. In addition, when the
이와 더불어, 본 실시예에서는 투명 반도체층(240)을 사용할 경우 발생할 수 있는 문제점들을 보완하는 이중 구조의 게이트 절연막을 제공한다. 즉, 본 실시예에서는 고유전상수를 가진 투명물질로 이루어지는 제1 게이트 절연막(230b)을 형성함으로써, 투명 반도체층(240)의 트랩으로 인한 게이트 효율 저하 및 게이트 누설전류 증가를 방지한다. 또한, 제1 게이트 절연막(230b)과 반도체층(240) 사이에 저유전상수를 가진 투명물질로 이루어지는 제2 게이트 절연막(230c)을 형성함으로써, 제1 절연막(230b)과 반도체층(240) 사이의 계면특성을 향상시킨다. In addition, the present exemplary embodiment provides a double-layered gate insulating layer that compensates for problems that may occur when the
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터의 형성단계별 측단면도이다. 이하에서는 도 3a 내지 도 3e를 참조하여 도 2에 도시된 박막 트랜지스터의 제조공정을 상술하기로 한다.3A to 3E are side cross-sectional views of the formation steps of the thin film transistor illustrated in FIG. 2. Hereinafter, a manufacturing process of the thin film transistor illustrated in FIG. 2 will be described in detail with reference to FIGS. 3A to 3E.
도 3a 내지 도3e를 참조하면, 도 2에 도시된 박막 트랜지스터(200)를 제조하기 위해서는 우선, 기판(210) 상에 게이트 전극(220)을 형성한다. 예를 들어, 기판(210) 상에 투명성을 띠는 도전성 금속, 예컨대 ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 중 하나를 스퍼터링에 의해 대략 2000Å~3000Å 정도의 두께로 증착한 뒤, 이를 소정형상으로 패터닝함으로써 게이트 전극(220)을 형성할 수 있다. (도 3a)3A to 3E, in order to manufacture the
게이트 전극(220)이 형성되면, 게이트 전극(220) 상에 제1 게이트 절연막(230b)을 형성한다. 여기서, 제1 게이트 절연막(230b)은 투명하며 고유전상수를 가진 HfO2 또는 ZrO2 등으로 형성된다.(도 3b)When the
제1 게이트 절연막(230b)이 형성되면, 제1 게이트 절연막(230b) 상에 제2 게이트 절연막(230c)을 형성한다. 여기서, 제2 게이트 절연막(230c)은 투명하며 제1 게이트 절연막(230b)보다 저유전상수를 가지는 Al2O3 등으로 형성된다. 이때, 제1 게이트 절연막(230b) 및 제2 게이트 절연막(230c)의 두께의 합은 200nm이하로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(230b)는 100nm로 형성되고, 제2 게이트 절연막(230c)은 90nm로 형성될 수 있다.(도 3c)When the first
제2 게이트 절연막(230c)이 형성되면, 제2 게이트 절연막(230c) 상에 반도체층(240)을 형성한다. 여기서, 반도체층(240)은 투명한 광대역 반도체로 형성된다. 예를 들어, 반도체층(240)은 ZnO, ZnSnO, CdSnO, GaSnO, TlSnO, InGaZnO, CuAlO, SrCuO, LaCuOS와 같은 산화물, GaN, InGaN, AlGaN, InGaAlN과 같은 질화물 및 SiC, Diamond와 같은 탄화물 중 어느 하나로 형성될 수 있다.(도 3d)When the second
반도체층(240)이 형성되면, 반도체층(240) 상에 오믹 컨택층(250)을 형성한다. 오믹 컨택층(250)은 반도체에 불순물을 도핑하여 형성된다.When the
오믹 컨택층(250)이 형성되면, 오믹 컨택층(250) 및 제2 게이트 절연막(230c)의 적어도 일부분 상에 소스 및 드레인 전극(260)을 형성한다. 여기서, 소스 및 드레인 전극(260)은 전도성과 투명성이 양호한 금속, 예컨대, ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다.(도 3e)When the
도 4는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 측단면도이다. 본 제2 실시예에 의한 박막 트랜지스터의 설명에 있어서, 제1 실시예와 동일한 부분은 동일부호를 할당하기로 하고 이에 대한 구체적인 설명은 생략하기로 한다.4 is a side cross-sectional view of a thin film transistor according to a second embodiment of the present invention. In the description of the thin film transistor according to the second embodiment, the same parts as in the first embodiment will be assigned the same reference numerals, and detailed description thereof will be omitted.
도 4를 참조하면, 본 제2 실시예에 의한 박막 트랜지스터(200)는 게이트 전극(220)과 제1 게이트 절연막(230b) 사이에 형성된 제3 게이트 절연막(230a)을 더 구비한다. 여기서, 제3 게이트 절연막(230a)은 제2 게이트 절연막(230c)과 같이 제 1 게이트 절연막(230b)보다 저유전상수를 가지는 Al2O3와 같은 투명물질로 형성되어 게이트 전극(220)과 제1 게이트 절연막(230b) 사이의 계면특성을 향상시킨다. Referring to FIG. 4, the
도 5는 본 발명의 제3 실시예에 의한 박막 트랜지스터의 측단면도이다.5 is a side cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
도 5를 참조하면, 본 발명의 제3 실시예에 의한 박막 트랜지스터(500)는 기판(510), 기판(510) 상에 형성된 소스 및 드레인 전극(520), 소스 및 드레인 전극(520) 상에 형성된 오믹 컨택층(530), 오믹 컨택층(530) 상에 형성된 반도체층(540), 반도체층(540) 상에 형성된 제2 게이트 절연막(550a), 제2 게이트 절연막(550a) 상에 형성된 제1 게이트 절연막(550b) 및 제1 게이트 절연막(550b) 상에 형성된 게이트 전극(560)을 구비하는 탑 게이트(Top Gate) 구조로 형성된다.Referring to FIG. 5, the
소스 및 드레인 전극(520)은 기판(510) 상에 소스 및 드레인 금속을 증착한 후 패터닝함으로써 형성된다. 여기서, 소스 및 드레인 전극(520)은 전도성과 투명성이 양호한 금속, 예컨대, ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다.The source and drain
오믹 컨택층(530)은 소스 및 드레인 전극(520) 상에 형성되며, 반도체에 불순물을 도핑함으로써 형성된다. The
반도체층(540)은 게이트 전극(560)에 구동전압이 인가되었을 때, 캐리어가 이동하는 통로인 채널을 형성한다. 이와 같은 반도체층(540)은 투명한 물질로 형성 된다. 예를 들어, 반도체층(540)은 ZnO, ZnSnO, CdSnO, GaSnO, TlSnO, InGaZnO, CuAlO, SrCuO, LaCuOS와 같은 산화물, GaN, InGaN, AlGaN, InGaAlN과 같은 질화물 및 SiC, Diamond와 같은 탄화물 중 어느 하나로 형성될 수 있다. 그런데, 이와 같은 대부분의 투명 반도체들은 무질서하며 조성이 복잡하고 밴드-갭(band-gap)이 큰 화합물이다. 따라서, 결함이 적은 투명 반도체층(540)을 형성하기 위해서는 고온에서 공정을 수행해야 한다. 하지만, 실제 박막 트랜지스터(500)의 제조공정은 충분히 높은 온도에서 수행되지 못한다. 이에 따라 반도체층(540) 내의 결함으로 인한 트랩(trap)이 발생하여 박막 트랜지스터(200)의 게이트 효율이 떨어뜨리고, 게이트 누설전류를 증가시킨다.The
이를 방지하게 위하여, 본 실시예에서는 반도체층(540) 상에 투명하며 고유전상수(high-k)를 가진 물질로 이루어진 제1 게이트 절연막(550b)을 형성한다. 예를 들어, 제1 게이트 절연막(550b)은 HfO2 또는 ZrO2 등으로 형성될 수 있다. 이와 같은 물질들은 투명한 반도체층(540)의 장점을 살리면서, 게이트 누설전류를 줄이고 스위칭 효율을 높인다. 그런데, 이때 고유전상수 물질들은 반응성이 커서 반도체층(540)의 물질과 계면반응 및 상호확산을 일으켜 소자를 열화시킬 수 있다.In order to prevent this, in the present embodiment, a first
이러한 반도체층(540)과 제1 게이트 절연막(550b) 사이의 계면특성을 개선하기 위하여 본 실시예에서는 반도체층(540)과 제1 게이트 절연막(550b) 사이에 투명하며 제1 게이트 절연막(550b)보다 저유전상수(low-k)를 가지는 물질로 이루어진 제2 게이트 절연막(550a)을 형성한다. 예를 들어, 제2 게이트 절연막(550a)은 Al2O3 로 형성될 수 있다. 이와 같은 저유전상수 물질은 반응성이 작아 계면특성이 우수하다. 전술한 제1 게이트 절연막(550b) 및 제2 게이트 절연막(550a)은 반도체층(540)과 게이트 전극(560) 사이에 전류가 흐르는 것을 방지한다.In order to improve the interface characteristics between the
게이트 전극(560)은 제1 게이트 절연막(550b) 상에 소정의 패턴으로 형성된다. 여기서, 게이트 전극(560)은 투명성을 띠는 ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다. 이와 같은 게이트 전극(560)은 박막 트랜지스터(200)를 구동하기 위한 전압을 공급받는다.The
전술한 본 발명의 제3 실시예에 따른 박막 트랜지스터(500)가 발광 표시장치의 스위칭 소자로 이용될 경우, 채널을 형성하는 반도체층(540)이 투명하기 때문에 개구율에 대한 고민없이 채널의 폭을 넓힐 수 있다. 따라서, 대전류로 박막 트랜지스터(500)를 구동할 수 있게 되어 박막 트랜지스터(500)에 높은 전압을 인가하지 않아도 된다. 이로 인하여, 소자의 열화를 줄이고 고해상도의 영상을 표시하면서 소비전력도 절감할 수 있다.When the
또한, 본 제3 실시예에 따른 박막 트랜지스터(500)가 액정 표시장치에서 사용될 경우, 제1 및 제2 게이트 절연막(550b, 550a)과 반도체층(540)이 투명하기 때문에 광전도 현상없이 박막 트랜지스터(500)를 동작시킬 수 있고, 백라이트 빛의 불필요한 손실을 없애 소비전력을 절감할 수 있다. In addition, when the
이와 더불어, 본 실시예에서는 투명 반도체층(540)을 사용할 경우 발생할 수 있는 문제점들을 보완하는 이중 구조의 게이트 절연막(550)을 제공한다. 즉, 본 실 시예에서는 고유전상수를 가진 투명물질로 이루어지는 제1 게이트 절연막(550b)을 형성함으로써, 투명 반도체층(540)의 트랩으로 인한 게이트 효율 저하 및 게이트 누설전류 증가를 방지한다. 또한, 반도체층(540)과 제1 게이트 절연막(550b) 사이에 저유전상수를 가진 투명물질로 이루어지는 제2 게이트 절연막(550a)을 형성함으로써, 반도체층(540)과 제1 게이트 절연막(550b) 사이의 계면특성을 향상시킨다. In addition, the present embodiment provides a
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터의 형성단계별 측단면도이다. 이하에서는 도 6a 내지 도 6d를 참조하여 도 5에 도시된 박막 트랜지스터의 제조공정을 상술하기로 한다.6A to 6D are side cross-sectional views of the formation steps of the thin film transistor illustrated in FIG. 5. Hereinafter, a manufacturing process of the thin film transistor illustrated in FIG. 5 will be described in detail with reference to FIGS. 6A to 6D.
도 6a 내지 도 6d를 참조하면, 도 5에 도시된 박막 트랜지스터(500)를 제조하기 위해서는 우선, 기판(510) 상에 소스 및 드레인 전극(520)을 형성한다. 예를 들어, 기판(510) 상에 소스 및 드레인 금속을 증착한 후 패터닝함으로써 소스 및 드레인 전극(520)을 형성할 수 있다. 여기서, 소스 및 드레인 전극(520)은 전도성과 투명성이 양호한 금속, 예컨대, ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 등으로 형성될 수 있으며, 이들에 제한되지는 않는다.6A to 6D, in order to manufacture the
소스 및 드레인 전극(520)이 형성되면, 소스 및 드레인 전극(520) 상에 오믹 컨택층(530)을 형성한다. 오믹 컨택층(530)은 반도체에 불순물을 도핑하여 형성된다.When the source and drain
오믹 컨택층(530)이 형성되면, 오믹 컨택층(530) 및 기판(510)의 적어도 일 부분 상에 반도체층(540)을 형성한다. 여기서, 반도체층(540)은 투명한 광대역 반도체로 형성된다. 예를 들어, 반도체층(540)은 ZnO, ZnSnO, CdSnO, GaSnO, TlSnO, InGaZnO, CuAlO, SrCuO, LaCuOS와 같은 산화물, GaN, InGaN, AlGaN, InGaAlN과 같은 질화물 및 SiC, Diamond와 같은 탄화물 중 어느 하나로 형성될 수 있다.(도 6a)When the
반도체층(540)이 형성되면, 반도체층(540) 상에 제2 게이트 절연막(550a)을 형성한다. 여기서, 제2 게이트 절연막(550a)은 투명하며 제1 게이트 절연막(550b)보다 저유전상수를 가지는 Al2O3 등으로 형성된다.(도 6b)When the
제2 게이트 절연막(550a)이 형성되면, 제2 게이트 절연막(550a) 상에 제1 게이트 절연막(550b)을 형성한다. 제1 게이트 절연막(550b)은 투명하며 고유전상수를 가진 HfO2 또는 ZrO2 등으로 형성된다. 이때, 제1 게이트 절연막(550b) 및 제2 게이트 절연막(550a)의 두께의 합은 200nm이하로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(550b)는 100nm로 형성되고, 제2 게이트 절연막(550a)은 90nm로 형성될 수 있다.(도 6c)When the second
제1 게이트 절연막(550b)이 형성되면, 제1 게이트 절연막(550b) 상에 게이트 전극(560)을 형성한다. 예를 들어, 제1 게이트 절연막(550b) 상에 투명성을 띠는 도전성 금속, 예컨대 ITO( indium tin oxide ), IZO (indium zinc oxide ), ITZO( indium zinc oxide ), ICO(Indium Cesium Oxide) 또는 반투명 메탈 중 하나를 증착한 뒤, 이를 소정형상으로 패터닝함으로써 게이트 전극(560)을 형성할 수 있다.(도 6d)When the first
도 7은 본 발명의 제4 실시예에 의한 박막 트랜지스터의 측단면도이다. 본 제4 실시예에 의한 박막 트랜지스터의 설명에 있어서, 제3 실시예와 동일한 부분은 동일부호를 할당하기로 하고 이에 대한 구체적인 설명은 생략하기로 한다.7 is a side cross-sectional view of a thin film transistor according to a fourth embodiment of the present invention. In the description of the thin film transistor according to the fourth embodiment, the same parts as in the third embodiment will be assigned the same reference numerals, and detailed description thereof will be omitted.
도 7을 참조하면, 본 제4 실시예에 의한 박막 트랜지스터(500)는 제1 게이트 절연막(550b)과 게이트 전극(560) 사이에 제3 게이트 절연막(550c)을 더 구비한다. 여기서, 제3 게이트 절연막(550c)은 제2 게이트 절연막(550a)과 같이 제1 게이트 절연막(550b)보다 저유전상수를 가지는 Al2O3와 같은 투명물질로 형성되어 게이트 전극(560)과 제1 게이트 절연막(550b) 사이의 계면특성을 향상시킨다. Referring to FIG. 7, the
전술한 바와 같이, 본 발명의 제1 실시예 내지 제4 실시예에 따른 박막 트랜지스터 및 그 제조방법에 의하면, 투명 박막 트랜지스터(200, 500)를 발광 표시장치의 스위칭 소자로 사용할 경우, 개구율에 대한 고민없이 채널의 폭을 넓힐 수 있다. 이로 인하여, 채널에 대전류가 흐를 수 있게 되어 소자의 열화를 방지하면서 고해상도의 영상을 표시할 수 있고 소비전력도 절감할 수 있다. 그리고, 투명 박막 트랜지스터(200, 500)를 액정 표시장치에서 사용할 경우, 광전도 현상없이 박막 트랜지스터(200, 500)를 동작시킬 수 있고 백라이트 빛의 불필요한 손실을 없애 소비전력을 절감할 수 있다.As described above, according to the thin film transistors according to the first to fourth embodiments of the present invention and the manufacturing method thereof, when the transparent
또한, 투명 반도체층(240, 540)의 단점을 보완할 수 있는 다층 구조를 갖는 게이트 절연막(230, 550)을 제공함으로써, 게이트 효율을 높이고 누설전류를 방지하면서 반도체층(240, 540) 및 게이트 전극(220, 560)과 게이트 절연막(230, 550) 사이의 계면특성도 향상시킬 수 있다.In addition, by providing a
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various modifications are possible within the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그의 제조 방법에 의하면, 투명 박막 트랜지스터를 발광 표시장치의 스위칭 소자로 사용할 경우 채널의 폭을 넓혀 소자의 열화를 방지하면서 고해상도의 영상을 표시할 수 있고 소비전력도 절감할 수 있다. 또한, 투명 박막 트랜지스터를 액정 표시장치에서 사용할 경우, 광전도 현상없이 박막 트랜지스터를 동작시킬 수 있고 소비전력도 감소시킬 수 있다. 이와 더불어, 투명 박막의 특성에 적합한 다층 구조의 게이트 절연막을 제공함으로써, 게이트 효율을 높이고 누설전류를 방지하면서 반도체층 및 게이트 전극과 게이트 절연막 사이의 계면특성도 향상시킬 수 있다.As described above, according to the thin film transistor and the manufacturing method thereof according to the present invention, when the transparent thin film transistor is used as the switching element of the light emitting display device, the width of the channel can be widened to prevent deterioration of the element, thereby displaying a high resolution image. Power consumption can also be reduced. In addition, when the transparent thin film transistor is used in the liquid crystal display, the thin film transistor can be operated without photoelectricity phenomenon and power consumption can be reduced. In addition, by providing a gate insulating film having a multilayer structure suitable for the characteristics of the transparent thin film, it is possible to improve the gate efficiency and prevent leakage current, and also improve the interface characteristics between the semiconductor layer and the gate electrode and the gate insulating film.
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KR1020050084881A KR100646975B1 (en) | 2005-09-12 | 2005-09-12 | Thin film transistor and method for fabricating the same |
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