KR100639856B1 - 전전자 교환기의 발신자 정보표시 서비스 장치 - Google Patents

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Abstract

본 발명은 1종의 회로 팩으로 발신자 정보표시 서비스를 포함한 다양한 기능을 수행하여 전전자 교환기(TDX-1B) 내의 CID 서비스 장치 하드웨어를 위한 추가적인 점유 면적을 제공하지 않고 유지 보수와 운용이 수월하도록 한 전전자 교환기의 발신자 정보표시 서비스 장치에 관한 것으로, CID 신호 서비스를 직접적으로 제어하는 프로세서 기능 회로 팩의 하나인 메모리와 라인 정합 회로 팩의 구성에 집중하여 구성함으로써 교환기내에서 CALLER ID 서비스 장치를 위한 독립적인 점유 면적이 없고, 추가 회로 팩의 제작이 아니므로 제작시 생산 원가가 절감되어 생산성과 경제성이 향상되며, 유지 보수와 운용이 간편하여 효율이 극대화된다.

Description

전전자 교환기의 발신자 정보표시 서비스 장치{Calling identity delivery service apparatus for TDX-1B}
도 1은 본 발명의 실시예에 따른 장치의 발신자 정보표시 기능수단의 구성을 나타낸 블록도,
도 2는 본 발명의 실시예에 따른 장치의 메모리와 라인 정합수단의 구성을 나타낸 블록도,
도 3은 도 1에 도시된 콘트롤 블록의 구성도,
도 4는 도 1에 도시된 센딩 블록의 구성도,
도 5는 도 1에 도시된 리시빙 블록의 구성도,
도 6은 도 1에 도시된 SHW인터페이스 블록의 구성도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : TSGP 12 : 타임 스위치
14 : 데이터 버스 인터페이스 블록
16 : 콘트롤 블록 18 : 센딩 블록
20 : SHW인터페이스 블록 22 : 리시빙 블록
30 : 메모리부 32 : 라인 정합부
34 : 신호 감시부 36 : 자체 시험 회로부
40 : 단일 칩 마이크로 컨트롤러
42 : 클럭 제너레이터 44 : EPROM
46 : 센드/리시브 제어 회로
48 : 리세트 회로 50 : I/O디코우더
60 : 예비 신호 데이터 송신 블록
62 : FSK 신호 데이터 송신 블록
64 : 신호 송수신 블록 66 : 메시지 교환 블록
70 : I/O 메모리 72 : 리세트 회로
74 : 클록 제너레이터 76 : DSP
78a, 78b : SRAM 80 : PCM데이터 입력회로
82 : SHW부 84 : 채널 선택 회로
86 : FS/CLK공급회로 88 : 루프-백 제어회로
본 발명은 전전자 교환기의 발신자 정보표시 서비스 장치에 관한 것으로, 보다 상세하게는 CID 서비스 기능 전체에 대하여 서비스 시간의 지연이 없는 FSK 신호 처리를 수행하도록 한 전전자 교환기(TDX-1B)용 CID 서비스 장치(MLIB-F(Memory and Line Interface Board -F)에 관한 것이다.
전전자 교환기(TDX-1B)와 아날로그 가입자 사이에서 발신 가입자의 정보(발 신 가입자 전화번호, 발신 가입자 이름 등)를 착신 가입자 단말기로 알리기 위해 여러 가지 신호가 활용 가능한데, 그 중에서도 대표적인 2가지가 가입자 전화 번호를 DTMF(Dual Tone Multi-Frequency)를 활용해서 송신하는 방식과 발신 가입자 정보를 FSK(Frequency Shift Keying) 신호로 송신하는 방식이 있다.
DTMF를 활용하는 방식은 발신 전화 번호, 즉 Digit 정보만을 송신하는 반면에 FSK를 활용하는 방식은 날짜, 시간, 발신 가입자 전화 번호 정보, 발신 가입자 이름 정보를 송신하는 등의 DTMF 방식보다 다양한 항목을 제공 가능하다.
이 같은 FSK 방식을 활용하기 위해서는 일차적으로 교환기 내부에서 PCM(Pulse Code Modulation)방식으로 FSK를 송신 가능한 하드웨어가 필요하다. 이와 같은 하드웨어가 CID(Caller Identity Delivery; 발신자 정보표시) 서비스 장치로서 종래의 TDX-1B 전전자 교환기에서는 제공되지 않고 있다.
따라서, 본 발명은 상술한 종래의 사정을 감안하여 이루어진 것으로, 1종의 회로 팩으로 발신자 정보표시 서비스를 포함한 다양한 기능을 수행하여 전전자 교환기(TDX-1B) 내의 CID 서비스 장치 하드웨어를 위한 추가적인 점유 면적을 제공하지 않고 유지 보수와 운용이 수월하도록 한 전전자 교환기의 발신자 정보표시 서비스 장치를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 전전자 교환기의 발신자 정보표시 서비스 장치는, 호처리 제어를 행하는 CPU를 포함한 제어장치내의 상기 CPU의 램과 메모리를 제공하는 메모리부, 상기 제어장치의 제어신호에 의해 통화로계 회로내의 가입자 또는 라인을 선택하는 라인 정합부, 스캔신호와 코덱 클럭신호를 감시하는 신호감시부 및, 상기 라인 정합부의 하드웨어 기능의 이상유무를 시험하는 자체 시험회로부를 구비한 메모리와 라인 정합수단; 및
보드 레벨 프로세서인 TSGP의 데이터 버스와 어드레스 버스를 디코우드하여 해석하고 외부에서 입력되는 메시지를 TSGP로 전달하는 데이터 버스 인터페이스 블록, 발신자 정보표시 서비스 프로토콜을 제어하는 콘트롤 블록, 상기 콘트롤 블록의 제어를 받아 FSK 신호를 발생시키는 센딩 블록, PCM 데이터의 전송 경로를 시험하기 위해 루프-백(Loop-Back)시킨 PCM 데이터를 검출, 분석하는 리시빙 블록 및, 상기 콘트롤 블록의 제어를 받아 상기 센딩 블록에서 제공하는 PCM형태의 FSK신호를 타임 스위치 또는 상기 리시빙 블록으로 제공하는 SHW 인터페이스 블록을 구비한 발신자 정보표시 서비스 기능수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
도 1은 본 발명의 구성 중 CID 기능수단의 구성을 나타낸 블록 구성도이다.
먼저, TSGP(10)는 MLIB-F 회로 팩(100)의 상위 프로세서로서 CID 서비스 장치의 모든 것을 제어하고, 타임 스위치(Time Switch)(12)는 TDX-1B의 PCM신호의 경로를 제어하는 블록으로서 MLIB-F 회로팩(100)의 FSK 신호의 경로를 제공하는 동시에 2.048 MHz의 클록과 8KHz의 FS(Frame Synchronization)를 MLIB-F 회로팩(발신자 정보표시 서비스 기능수단; 100)에 제공한다.
그리고, 상기 MLIB-F 회로 팩(100)은 데이터 버스 인터페이스 블록(14), 콘트롤 블록(16), 센딩 블록(18), SHW인터페이스 블록(20) 및, 리시빙 블록(22)을 구비한다.
상기 데이터 버스 인터페이스 블록(14)은 보드 레벨 프로세서이자 상위 프로세서인 TSGP(10)의 데이터 버스와 어드레스 버스를 디코우드하여 해석한 다음 콘트롤 블록(16)으로 제공하는 동시에 콘트롤 블록(16)으로부터 보고 받은 메시지를 TSGP(10)로 전달한다.
상기 콘트롤 블록(16)은 CID 서비스 프로토콜에 맞는 최적의 환경을 제공하기 위해 회로 팩을 효과적으로 제어한다.
상기 센딩 블록(18)은 상기 콘트롤 블록(16)의 제어를 받아 PCM(Pulse Code Modulation) 형태의 FSK(Frequency Shift Keying) 신호를 SHW 인터페이스 블록(20)으로 전달한다.
상기 SHW 인터페이스 블록(20)은 상기 콘트롤 블록(16)의 제어를 받아 센딩 블록(18)에서 제공하는 PCM 신호를 상기 타임 스위치(12) 또는 리시빙 블록(22)으로 제공한다.
상기 리시빙 블록(22)은 PCM 데이터의 전송 경로를 시험하기 위해 루프-백(Loop-Back)시킨 PCM 데이터를 검출, 분석하는 블록이다.
상술한 구성의 발신자 정보표시 서비스 장치의 전체적인 흐름을 살펴 보면, 상위의 호 처리 블록에서 결정되어진 착신 가입자의 전화 번호 및 이름 정보 등을 TSGP(10)가 전달받아 이를 데이터 버스 인터페이스 블록(14)을 통해 MLIB-F로 전달 하면, 콘트롤 블록(16)에서 이 정보들을 제어하여 센딩 블록(18)에서 PCM 형태의 FSK 신호가 송출될 수 있도록 하며 신호의 전송 구간을 점검하기 위해서 SHW 인터페이스 블록(20)을 제어하는 동시에 리시빙 블록(22)을 액티브시켜 시험을 취한다.
상기 센딩 블록(18)은 콘트롤 블록(16)의 제어를 받아 상위에서 요구하는 채널에 해당 PCM 신호를 생성하여 SHW 인터페이스 블록(20)을 통해 타임 스위치(12)로 송출하여 착신 가입자에게 전달되도록 한다.
도 2는 본 발명의 구성 중 메모리와 라인 정합수단의 구조를 나타낸 블록 구성도로서, 메모리부(30)는 CPB-B에 있는 CPU(Z80)의 RAM과 메모리를 제공하는 부분으로 어드레스 디코드와 메모리 데이터 버퍼로 구성된다.
라인 정합부(32)는 호처리 제어역할을 수행하는 호처리 제어부 기능을 수행하는 CPU를 포함하고 있는 제어 장치(도시 생략)의 제어 신호를 받아 통화로계 회로내의 가입자 혹은 라인의 선택하는 기능을 수행한다.
신호 감시부(34)는 하드웨어적으로 감시 가능한 SCAN 신호(라인 정합부(32)에서 소프트웨어 JOB 수행 시 필연적으로 발생하는 소프트웨어 SCAN 신호)와 코덱 클럭 신호를 감시하는 기능을 수행한다.
자체 시험 회로부(36)는 상기 라인 정합부(32)에서 통화로계 회로를 제어하기 위하여 MLIB-F의 Edge Pin을 통하여 출력되는 모든 신호들을 루프-백(Loop-Back) 시켜서 라인 정합부(32)의 하드웨어 기능의 이상 유무를 소프트웨어적으로 시험이 가능하도록 구성된 회로이다.
상기 라인 정합부(32)와 자체 시험부(36)에 관련된 로직은 하나의 EPLD에 수 용하였으며, 메모리부(30)와 신호 감시부(34)는 기존 로직을 그대로 수용하면서 기존 기능을 완벽하게 수행한다.
도 3은 도 1에 도시된 콘트롤 블록의 구성을 나타낸 것으로, 단일 칩 마이크로 콘트롤러(40)는 CID서비스 장치의 발신자 정보표시 기능수단(100)의 서비스 기능을 제어하며, 인터페이스(RS 232C)를 통해 정상 동작 여부를 확인 감시한다.
클록 제너레이터(42)는 상기 단일 칩 마이크로 콘트롤러(40)가 정상적으로 동작할 수 있게끔 11.0592 MHz의 클록 주파수를 공급한다.
EPROM(Erasable Programmable Read Only Memory)(44) 에는 발신자 정보표시 서비스 신호 송신 및 수신의 관리 및 회로 팩 내부를 모니터 할 수 있는 프로그램이 내장되어 있다.
센드(SEND)/리시브(RECEIVE) 제어 회로(46)는 PCM 형태의 FSK 데이터의 송신과 수신을 제어한다.
리세트 회로(48)는 전원 리세트, 수동 리세트 및 단일 칩 마이크로 콘트롤러(40)에서 프로그램 리세트가 가능하다.
I/O 디코우더(INPUT/OUTPUT DECODER)(50)는 발신자 정보표시 기능수단(100)내의 각각의 회로를 엑세스(ACCESS)한다.
따라서, TSGP(10)로부터 데이터 버스 인터페이스 블록(14)을 통하여 수신된 각종 메시지 정보에 따라 콘트롤 블록(16)은 발신자 정보표시 서비스 기능수단(100)내의 FSK 신호의 송수신 기능을 제어하며, 해당 신호를 센딩 블록(18)에서 보내게 하고, 리시빙 블록(22)에서는 검출된 신호를 수신한 후에 TSGP910)가 읽어 수 있도록 데이터 버스 인터페이스 블록(14)으로 전송한다.
도 4는 본 발명인 CID 서비스 장치 구성에서 센딩 블록의 구성을 나타낸 블록도이다.
예비 신호 데이터 송신 블록(60)은 착신 가입자 On-Hook 상태에서의 호출 신호와 관련한 FSK 데이터 전송의 경우, 발신 가입자 정보 FSK 데이터가 송출되기 이전이면서 첫 번째 호출 신호 송출 후의 시점에서 착신 가입자의 선로에 연결되어 있는 발신자 정보표시 단말기가 FSK 데이터 신호를 수신할 수 있도록 준비할 수 있게끔 알려 주기 위한 예비 신호인 SEIZURE 신호 및 MARK 신호를 송출하는 블록이다.
FSK 신호 데이터 송신 블록(62)은 착신 가입자 단말기가 실제 수신 및 서비스 하는 발신 가입자 정보를 콘트롤 블록(16)으로부터 제공받아서 착신 가입자의 발신자 정보표시 단말기가 인지할 수 있게 PCM 형태의 FSK 신호를 송출하는 블록이다.
신호 송수신 블록(64)은 콘트롤 블록(16)의 제어를 받아서 송출 FSK 데이터 정보를 SHW 인터페이스 블록(20)으로 전송하는 동시에 수신 흐름을 제어하여 그 결과를 콘트롤 블록(16)에 통보하는 기능을 수행하는 블록이다.
메시지 교환 블록(66)은 콘트롤 블록(16)으로부터 기능 수행 정보를 수신/분석한 후에 각 블록으로 정보를 통보하는 기능을 수행하는 동시에 리시빙 블록(22)으로부터 수신된 정보를 통보받아 호 처리 접속부인 콘트롤 블록(16)으로 통보한다.
도 5는 본 발명의 리시빙(RECEIVING) 블록의 구성을 나타낸 것으로, I/O 메모리(70)는 콘트롤 블록(16)으로부터 기능 정보를 수신하여 고속의 연산 처리가 가능한 DSP(Digital Signal Processor)(76)에서 읽어 가게 하는 동시에 DSP(76)에서 검출된 정보를 콘트롤 블록(16)으로 송출하는 메모리 기능을 한다.
리세트 회로(72)는 상기 콘트롤 블록(16)의 입력에 의한 방법과 하드웨적인 사용자 리세트에 의해 동작한다.
클록 제너레이터(74)는 DSP(76)가 정상 동작을 수행할 수 있게 끔 DSP(76)로 60 MHz의 클록을 공급하는 기능을 수행한다.
SRAM(78a, 78b)은 DSP(76)에 하이 바이트(HIGH BYTE)와 로우 바이트(LOW BYTE)로 구성되어 8 채널 FSK 신호 알고리즘을 내장한다.
PCM 데이터 입력 회로(80)는 SHW 인터페이스 블록(20)으로부터 PCM 입력 데이터를 분배한다.
그에 따라, 상기한 구조의 리시빙 블록(22)의 동작은 콘트롤 블록(16)의 제어에 따라 FSK 신호 수신 기능 모드 상태에서 SHW 인터페이스 블록(20)을 통하여 루프-백되어 입력되는 데이터를 직렬로 수신한 후 해당 데이터의 검출을 위해 실시간 처리를 수행한 후 그 결과를 I/O 메모리(70)를 통해 콘트롤 블록(16)으로 전달하는 것이다.
도 6은 본 발명의 장치에 채용되는 SHW 인터페이스 블록의 구성을 나타낸 것이다.
SHW부(82)는 타임 스위치(12)로부터 데이터를 수신하기 위한 Dr(RECEIVED DATA) 라인과 타임 스위치(12)로 데이터를 송출하는 Dx(TRANSMITTED DATA) 라인으로 구성된다.
채널 선택 회로(84)는 콘트롤 블록(16)의 제어에 따라 다수의 채널 중 특정 채널을 선택한다.
FS/CLK 공급 회로(86)는 타임 스위치(12)로부터 8 KHz의 FS와 2.048 MHz의 클록 주파수를 받아서 각 블록으로 공급한다.
루프-백 제어 회로(88)는 FSK 신호의 경로 시험인 루프-백(LOOP-BACK) 시험을 위해 발신자 정보표시 서비스 기능수단(100)에서 센딩 블록(18)으로부터 송신되는 PCM 신호 데이터를 리시빙 블록(22)으로 루프 백한다.
따라서, 상기와 같이 구성된 SHW 인터페이스 블록(20)은 콘트롤 블록(16)의 제어에 따라 타임 스위치(12)로의 송출 채널과 루프-백 시험을 위한 채널을 구분하여 경로 제공 기능을 수행하는 동시에 타임 스위치(12)로부터 공급받은 FS와 클록 신호를 각 블록으로 공급한다.
이상 설명한 바와 같은 본 발명에 의하면, CID 신호 서비스를 직접적으로 제어하는 프로세서 기능 회로 팩의 하나인 메모리와 라인 정합 회로 팩의 구성에 집중하여 구성함으로써 교환기내에서 CALLER ID 서비스 장치를 위한 독립적인 점유 면적이 없고, 추가 회로 팩의 제작이 아니므로 제작시 생산 원가가 절감되어 생산성과 경제성이 향상되며, 유지 보수와 운용이 간편하여 효율이 극대화된다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 호처리 제어를 행하는 CPU를 포함한 제어장치내의 상기 CPU의 램과 메모리를 제공하는 메모리부, 상기 제어장치의 제어신호에 의해 통화로계 회로내의 가입자 또는 라인을 선택하는 라인 정합부, 스캔신호와 코덱 클럭신호를 감시하는 신호감시부 및, 상기 라인 정합부의 하드웨어 기능의 이상유무를 시험하는 자체 시험회로부를 구비한 메모리와 라인 정합수단; 및
    보드 레벨 프로세서인 TSGP의 데이터 버스와 어드레스 버스를 디코우드하여 해석하고 외부에서 입력되는 메시지를 TSGP로 전달하는 데이터 버스 인터페이스 블록, 발신자 정보표시 서비스 프로토콜을 제어하는 콘트롤 블록, 상기 콘트롤 블록의 제어를 받아 FSK 신호를 발생시키는 센딩 블록, PCM 데이터의 전송 경로를 시험하기 위해 루프-백(Loop-Back)시킨 PCM 데이터를 검출, 분석하는 리시빙 블록 및, 상기 콘트롤 블록의 제어를 받아 상기 센딩 블록에서 제공하는 PCM형태의 FSK신호를 타임 스위치 또는 상기 리시빙 블록으로 제공하는 SHW 인터페이스 블록을 구비한 발신자 정보표시 서비스 기능수단을 포함하는 것을 특징으로 하는 전전자 교환기의 발신자 정보표시 서비스 장치.
  2. 제 1 항에 있어서,
    상기 콘트롤 블록은
    상기 발신자 정보표시 서비스 기능수단의 서비스 기능을 제어하는 단일 칩 마이크로 컨트롤러,
    상기 단일 칩 마이크로 컨트롤러에게 일정 클록 주파수를 공급하는 클록 제너레이터,
    발신자 정보표시 서비스 신호 송신 및 수신의 관리 및 회로 팩 내부를 모니터 할 수 있는 프로그램이 내장되어 있는 EPROM,
    PCM 형태의 FSK 데이터의 송신과 수신을 제어하는 샌드/리시브 제어 회로,
    전원 리세트, 수동 리세트 및 상기 단일 칩 마이크로 컨트롤러에서 프로그램 리세트가 가능하게 하는 리세트 회로 및,
    상기 발신자 정보표시 서비스 기능수단내의 각각의 회로를 엑세스하는 I/O 디코우더를 구비하는 것을 특징으로 하는 전전자 교환기의 발신자 정보표시 서비스 장치.
  3. 제 1 항에 있어서,
    상기 센딩 블록은
    착신 가입자 온훅상태에서의 호출 신호와 관련한 FSK 데이터 전송의 경우 발신 가입자 정보 FSK 데이터가 송출되기 이전이면서 첫번째 호출 신호 송출 후의 시점에서 착신 가입자의 선로에 연결되어 있는 단말기가 FSK 데이터 신호를 수신할 수 있도록 준비할 수 있게끔 알려 주기 위한 예비 신호를 송출하는 예비 신호 데이터 송신 블록,
    상기 착신 가입자의 단말기가 실제 수신 및 서비스하는 발신 가입자 정보를 상기 콘트롤 블록으로부터 제공받아서 착신 가입자 단말기가 인지할 수 있게 PCM 형태의 FSK 신호를 송출하는 FSK 신호 데이터 송신 블록,
    상기 콘트롤 블록의 제어를 받아서 송출 FSK 데이터 정보를 상기 SHW 인터페이스 블록으로 전송하는 동시에 수신 흐름을 제어하여 그 결과를 상기 콘트롤 블록에 통보하는 신호 송수신 블록, 및
    상기 콘트롤 블록으로부터 기능 수행 정보를 수신/분석한 후에 각 블록으로 정보를 통보하는 기능을 수행하는 동시에 상기 리시빙 블록으로부터 수신된 정보를 통보받아 상기 콘트롤 블록으로 통보하는 메시지 교환 블록을 구비하는 것을 특징으로 하는 전전자 교환기의 발신자 정보표시 서비스 장치.
  4. 제 1 항에 있어서,
    상기 리시빙 블록은
    상기 콘트롤 블록으로부터 기능 정보를 수신하여 고속의 연산 처리가 가능한 DSP에서 읽어 가게 하는 동시에 DSP에서 검출된 정보를 상기 콘트롤 블록으로 송출하는 I/O 메모리,
    상기 DSP가 정상 동작을 수행할 수 있도록 DSP로 일정 클록 주파수를 공급하는 클록 제너레이터,
    상기 DSP에 하이 바이트와 로우 바이트로 구성되어 8 채널 FSK 신호 알고리즘을 내장하는 SRAM, 및
    상기 SHW 인터페이스 블록으로부터 PCM 입력 데이터를 분배하는 PCM 데이터 입력 회로를 구비하는 것을 특징으로 하는 전전자 교환기의 발신자 정보표시 서비스 장치.
  5. 제 1 항에 있어서,
    상기 SHW 인터페이스 블록은
    상기 타임 스위치로부터 데이터를 수신하기 위한 라인과 상기 타임 스위치로 상기 콘트롤 블록의 제어에 따라 다수의 채널 중 특정 채널을 선택하는 채널 선택 회로,
    상기 타임 스위치로부터 일정 주파수의 FS와 일정한 클록 주파수를 받아서 각 블록으로 공급하는 FS/CLK 공급 회로, 및
    FSK 신호의 경로 시험인 루프-백 시험을 위해 상기 센딩 블록으로부터 송신되는 PCM 신호 데이터를 상기 리시빙 블록으로 루프 백하는 루프-백 제어 회로를 구비하는 것을 특징으로 하는 전전자 교환기의 발신자 정보표시 서비스 장치.
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