KR100629367B1 - Method of forming via hole and method of fabricating phase change memory device using the same - Google Patents

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Abstract

비아 홀 형성방법 및 이를 사용하여 상변화 기억소자를 제조하는 방법을 제공한다. 상변화 기억소자를 제조하는 방법은 반도체기판 상에 하부 전극을 형성하는 것을 구비한다. 상기 하부 전극 상에 차례로 절연막 및 하드 마스크막을 형성하되, 상기 하드 마스크막은 상기 절연막에 대해 식각 선택비를 갖는 물질막으로 형성된다. 상기 하드 마스크막을 패터닝하여 상기 절연막의 소정영역을 노출시키면서 양의 경사진 측벽을 갖는 개구부를 형성한다. 이 경우에, 상기 개구부의 하부 폭은 그것의 상부 폭보다 작도록 형성된다. 상기 패터닝된 하드 마스크막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 절연막을 식각하여 하부 폭이 상부 폭보다 작은 비아 홀을 형성한다. 적어도 상기 비아 홀을 채우는 상변화 물질막을 형성한다. 상기 상변화 물질막 상에 상부 전극을 형성한다. A method of forming a via hole and a method of manufacturing a phase change memory device using the same are provided. A method of manufacturing a phase change memory device includes forming a lower electrode on a semiconductor substrate. An insulating film and a hard mask film are sequentially formed on the lower electrode, and the hard mask film is formed of a material film having an etching selectivity with respect to the insulating film. The hard mask film is patterned to form openings having positively inclined sidewalls while exposing predetermined regions of the insulating film. In this case, the lower width of the opening is formed to be smaller than its upper width. The insulating layer exposed by the opening is etched using the patterned hard mask layer as an etch mask to form a via hole having a lower width smaller than the upper width. A phase change material film is formed to fill at least the via hole. An upper electrode is formed on the phase change material film.

Description

비아 홀 형성방법 및 이를 사용하여 상변화 기억소자를 제조하는 방법{Method of forming via hole and method of fabricating phase change memory device using the same}Method for forming via hole and method of fabricating phase change memory device using the same}

도 1 내지 도 4b는 본 발명의 실시예들에 따른 비아 홀 형성방법 및 이를 사용하는 상변화 기억소자를 제조하는 방법들을 설명하기 위한 단면도들이다.1 through 4B are cross-sectional views illustrating a method of forming a via hole and a method of manufacturing a phase change memory device using the same, according to example embodiments.

본 발명은 반도체소자의 제조방법들에 관한 것으로, 특히 반도체소자의 비아 홀을 형성하는 방법 및 이를 사용하여 제조된 상변화 기억소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to methods of manufacturing semiconductor devices, and more particularly, to a method of forming via holes in a semiconductor device and a phase change memory device manufactured using the same.

비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 상기 비휘발성 메모리소자들 중 전기적인 신호에 의하여 상변화를 일으키는 물질을 기억저장 공간으로 사용하는 상변화 기억소자가 제안된 바 있다. 전기적으로 기록 및 소거가 가능한 상변화 물질을 반도체 기억소자에 이용하는 일반적 개념에 대하여는 오브신스키(Ovshinsky)에 의하여 미국특허 제3,271,591호에 개시되어 있다. 상기 상변화 물질로는 일반적으로 칼코게나이드 합금(chalcogenide alloy)을 사용한다. 상기 상변화 물질은 전기적 신호에 의하여 비결정 상태(amorphous state)에서 결정 상태(crystalline state)로 또는 그 반대로 전환된다. 상기 상변화 물질막을 이용하여 반도체 기억소자의 단위 셀을 구성할 수 있다. 상기 기억소자의 단위 셀을 통하여 정보의 기록 또는 소거가 가능하다. 반도체소자의 단위 셀은 스위칭 소자에 전기적으로 연결된 데이터 저장요소를 포함한다. 상기 데이터 저장요소는 하부 전극과 상기 하부전극에 접촉된 상변화 물질막을 포함한다. 상기 하부 전극은 스위칭 소자와 전기적으로 연결되어 있다. 상기 스위칭 소자로부터 전류를 공급받는 하부 전극을 통하여 상기 상변화 물질막에 전기적 신호가 전달될 수 있다. 상기 하부 전극에 전류가 공급되는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태 또는 결정질 상태로 변환시킨다. Nonvolatile memory devices have a feature that data stored therein is not destroyed even if their power supply is cut off. Among the nonvolatile memory devices, a phase change memory device using a material causing a phase change by an electrical signal as a storage storage space has been proposed. A general concept of using a phase change material that can be electrically recorded and erased in a semiconductor memory device is disclosed in US Pat. No. 3,271,591 by Ovshinsky. As the phase change material, a chalcogenide alloy is generally used. The phase change material is converted from an amorphous state to a crystalline state or vice versa by an electrical signal. The unit cell of the semiconductor memory device may be configured using the phase change material film. Information can be recorded or erased through the unit cell of the memory device. The unit cell of the semiconductor device includes a data storage element electrically connected to the switching device. The data storage element includes a lower electrode and a phase change material layer in contact with the lower electrode. The lower electrode is electrically connected to the switching element. An electrical signal may be transmitted to the phase change material layer through a lower electrode supplied with current from the switching element. When current is supplied to the lower electrode, joule heat is generated at an interface between the phase change material film and the lower electrode. This joule heat converts the phase change material film into an amorphous state or a crystalline state.

최근, 고집적화 및 고성능의 반도체 칩을 구현하기 위하여 반도체 칩 내의 각각의 반도체소자들의 스케일 다운이 일어나고 있고, 또한 저전력으로 구동될 수 있는 반도체소자들이 요구되고 있다. 이에 따라, 상기 상변화 기억소자의 단위 셀을 작은 전류로 효율적으로 구동시키기 위한 방법들이 지속적으로 연구되고 있다. 이에 대한 대안 중 하나로, 상기 하부 전극과 상기 상변화 물질막 사이의 콘택 면적을 최소화시키어 전류 밀도(current density)를 높이는 방법이 있다. 상기 하부전극의 콘택 면적을 최소화시키어 전류밀도를 높이는 방법이 미국특허 제6,147,395호에 "전극들 사이에 작은 면적의 콘택을 형성하는 방법(Method for fabricating a small area of contact between electrodes)"이라는 제목으로 길겐(Gilgen)에 의해 개시된 바 있다. 길겐에 따르면, 등방성 식각 공정을 사용하여 상기 상변화 기억소자의 하부전극 역할을 하는 미세한 팁을 형성한다. 상기 미세한 팁 상에 상변화 물질막을 형성한다. 그 결과, 상기 상변화 물질막 및 미세한 팁 사이의 콘택 면적을 최소화시킬 수 있다. 그러나, 길겐에서 제안된 방법은 상기 팁들의 상부 폭들을 균일하게 제어하기가 어렵기 때문에 상기 팁들 상에 형성되는 상변화 물질 막들에 원하는 데이터를 저장시키기 위한 쓰기 동작의 균일도(uniformity of writing operation)를 개선시키기가 어렵다. Recently, in order to implement a highly integrated and high-performance semiconductor chip, scale-down of each semiconductor device in the semiconductor chip has occurred, and semiconductor devices that can be driven with low power have been required. Accordingly, methods for efficiently driving the unit cells of the phase change memory device with a small current have been continuously studied. As an alternative to this, there is a method of increasing the current density by minimizing the contact area between the lower electrode and the phase change material layer. The method of increasing the current density by minimizing the contact area of the lower electrode is described in US Patent No. 6,147,395 entitled "Method for fabricating a small area of contact between electrodes." It has been disclosed by Gilgen. According to Gilgen, a fine tip serving as a lower electrode of the phase change memory device is formed using an isotropic etching process. A phase change material film is formed on the fine tip. As a result, the contact area between the phase change material film and the fine tip can be minimized. However, the method proposed in Gilgen makes it difficult to uniformly control the upper widths of the tips, thus creating a uniformity of writing operation for storing desired data in phase change material films formed on the tips. Difficult to improve

본 발명이 이루고자 하는 기술적 과제는 비아 홀의 형성방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a via hole.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 비아 홀의 형성방법을 이용하여 상변화 기억소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a phase change memory device by using the method of forming a via hole.

상기 기술적 과제들을 이루기 위하여 본 발명은 비아 홀 형성방법 및 이를 사용하여 상변화 기억소자를 제조하는 방법을 제공한다.The present invention provides a method of forming a via hole and a method of manufacturing a phase change memory device using the same.

본 발명의 일 실시예는 비아 홀의 형성방법을 제공한다. 이 방법은 도전막 상에 차례로 절연막 및 하드 마스크막을 형성하는 것을 구비한다. 여기서, 상기 하드 마스크막은 상기 절연막에 대해 식각 선택비를 갖는 물질막으로 형성된다. 상기 하드 마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 하는 건식 식각공정을 이용하여 상기 하드 마스크막을 식각하여 상기 절연막의 소정영역을 노출시키면서 양의 경사진 측벽을 갖는 개구부를 형성한다. 이 경우에, 상기 개구부의 하부 폭은 그것의 상부 폭보다 작도록 형성된다. 상기 포토레지스트 패턴을 제거한다. 상기 하드 마스크막 보다 상기 절연막에 대한 식각율이 큰 식각공정을 이용하여 상기 개구부에 의해 노출된 절연막을 식각하여 하부 폭이 상부 폭보다 작은 비아 홀을 형성한다. One embodiment of the present invention provides a method of forming a via hole. This method includes forming an insulating film and a hard mask film on the conductive film in sequence. The hard mask layer may be formed of a material layer having an etch selectivity with respect to the insulating layer. A photoresist pattern is formed on the hard mask film. The hard mask layer is etched using a dry etching process using the photoresist pattern as an etching mask to form openings having positively inclined sidewalls while exposing predetermined regions of the insulating layer. In this case, the lower width of the opening is formed to be smaller than its upper width. The photoresist pattern is removed. The insulating layer exposed by the opening is etched using an etching process having an etching rate greater than that of the hard mask layer to form a via hole having a lower width smaller than the upper width.

본 발명의 다른 실시예는 상변화 기억소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 하부 전극을 형성하는 것을 구비한다. 상기 하부 전극 상에 차례로 절연막 및 하드 마스크막을 형성하되, 상기 하드 마스크막은 상기 절연막에 대해 식각선택비를 갖는 물질막으로 형성된다. 상기 하드 마스크막을 패터닝하여 상기 절연막의 소정영역을 노출시키면서 양의 경사진 측벽을 갖는 개구부를 형성한다. 이 경우에, 상기 개구부의 하부 폭은 그것의 상부 폭보다 작도록 형성된다. 상기 패터닝된 하드 마스크막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 절연막을 식각하여 하부 폭이 상부 폭보다 작은 비아 홀을 형성한다. 적어도 상기 비아 홀을 채우는 상변화 물질막을 형성한다. 상기 상변화 물질막 상에 상부 전극을 형성한다. Another embodiment of the present invention provides a method of manufacturing a phase change memory device. The method includes forming a lower electrode on the semiconductor substrate. An insulating film and a hard mask film are sequentially formed on the lower electrode, and the hard mask film is formed of a material film having an etching selectivity with respect to the insulating film. The hard mask film is patterned to form openings having positively inclined sidewalls while exposing predetermined regions of the insulating film. In this case, the lower width of the opening is formed to be smaller than its upper width. The insulating layer exposed by the opening is etched using the patterned hard mask layer as an etching mask to form a via hole having a lower width smaller than the upper width. A phase change material film is formed to fill at least the via hole. An upper electrode is formed on the phase change material film.

다른 실시예에서, 상기 상변화 물질막을 형성하기 전에, 상기 패터닝된 하드 마스크막을 제거하는 것을 더 포함할 수 있다. In another embodiment, the method may further include removing the patterned hard mask layer before forming the phase change material layer.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1 내지 도 4b는 본 발명의 실시예들에 따른 비아 홀의 형성방법 및 이를 사용하는 상변화 기억소자의 제조하는 방법들을 설명하기 위한 단면도들이다.1 to 4B are cross-sectional views illustrating a method of forming a via hole and a method of manufacturing a phase change memory device using the same, according to embodiments of the present invention.

도 1을 참조하면, 반도체기판 상에 하부전극(101)을 형성한다. 상기 하부 전극(101)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성될 수 있다. 상기 하부 전극(101)은 상변화 기억 소자의 하부 전극 역할을 할 수 있다. 특히, 상변화 기억 소자 단위 셀의 스위칭 소자와 전기적으로 접속될 수 있다. 상기 하부 전극(101) 상에 절연막(103)을 형성한다. 상기 절연막(103)은 실리콘 산화막으로 형성될 수 있다. 상기 절연막(103) 상에 하드 마스크막(105)을 형성한다. 상기 하드 마스크막(105)은 상기 절연막(103)에 대하여 식각 선택비를 갖는다. 상기 하드 마스크막(105)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성되는 것이 바람직하다. 상기 하드 마스크막(105)의 소정영역을 노출시키는 마스크 패턴(107)을 형성한다. 상기 마스크 패턴(107)은 포토레지스트 패턴으로 형성될 수 있다. Referring to FIG. 1, a lower electrode 101 is formed on a semiconductor substrate. The lower electrode 101 may be formed of a conductive film such as a titanium nitride film (TiN) or a titanium aluminum nitride film (TiAlN). The lower electrode 101 may serve as a lower electrode of the phase change memory device. In particular, it may be electrically connected to the switching element of the phase change memory element unit cell. An insulating film 103 is formed on the lower electrode 101. The insulating layer 103 may be formed of a silicon oxide layer. A hard mask film 105 is formed on the insulating film 103. The hard mask layer 105 has an etching selectivity with respect to the insulating layer 103. The hard mask film 105 may be formed of a silicon nitride film (SiN) or a silicon oxynitride film (SiON). A mask pattern 107 is formed to expose a predetermined region of the hard mask film 105. The mask pattern 107 may be formed as a photoresist pattern.

도 2를 참조하면, 상기 마스크 패턴(107)을 식각마스크로 사용하여 상기 하드마스크막(105)을 식각한다. 그 결과, 상기 절연막(103)의 소정영역을 노출시키는 개구부(109)가 형성된다. 이 경우에, 상기 개구부(109)는 양의 경사진 측벽을 갖는다. 즉, 상기 개구부(109)의 하부 폭(W2)은 그것의 상부 폭(W1) 보다 작게 형성된다. 상기 하드 마스크막(105)을 식각하는 것은 건식 식각에 의하여 수행될 수 있다. 예를 들어, 상기 하드 마스크막(105)이 실리콘 질화막(SiN)으로 형성되는 경우에, 상기 실리콘 질화막은 CF4, Ar, O2 및 CHF3을 포함하는 가스를 사용하는 건식 식각에 의하여 식각될 수 있다. 이 경우에, 상기 건식 식각에 사용되는 가스들 중 O2 및 CHF3의 비율을 조절하면, 상기 개구부(109)의 하부 폭(W2)의 크기를 조절 할 수 있다. 예를 들어, 상기 상부 폭(W1)을 180nm 로 형성하는 경우에, 상기 하부 폭(W2)은 50nm 이하의 크기로 형성될 수 있다. 즉, 하드 마스크막(105)의 종류 및 두께에 따라 식각 가스의 종류 및 조성비율을 조절함으로써 상기 개구부(109)의 하부 폭(W2)의 크기를 조절할 수 있다. Referring to FIG. 2, the hard mask layer 105 is etched using the mask pattern 107 as an etch mask. As a result, an opening 109 exposing a predetermined region of the insulating film 103 is formed. In this case, the opening 109 has a positive inclined side wall. That is, the lower width W2 of the opening 109 is formed smaller than its upper width W1. Etching the hard mask layer 105 may be performed by dry etching. For example, when the hard mask layer 105 is formed of a silicon nitride layer (SiN), the silicon nitride layer may be etched by dry etching using a gas including CF 4 , Ar, O 2, and CHF 3 . Can be. In this case, by adjusting the ratio of O 2 and CHF 3 among the gases used for the dry etching, the size of the lower width W2 of the opening 109 may be adjusted. For example, when forming the upper width W1 to 180 nm, the lower width W2 may be formed to a size of 50 nm or less. That is, the size of the lower width W2 of the opening 109 may be adjusted by adjusting the type and composition ratio of the etching gas according to the type and thickness of the hard mask layer 105.

도 3을 참조하면, 상기 마스크 패턴(107)을 제거한다. 상기 마스크 패턴(107)이 포토레지스트 패턴으로 형성되는 경우에 상기 포토레지스트 패턴은 애싱공정이 수행되어 제거될 수 있다. 상기 개구부(109)를 갖는 하드 마스크막(105)을 식각마스크로 사용하여 상기 하부 전극(101)의 소정영역을 노출시키도록 상기 절연막(103)을 식각한다. 그 결과, 상기 절연막(103) 내에 비아 홀(111)이 형성된다. 상기 비아 홀(111)의 하부 폭(W2)은 그것의 상부 폭(W3) 보다 작을 수 있다. 예를 들면, 상기 비아 홀(111)의 하부 폭(W2)과 상기 절연막(103)의 두께의 비율을 1로 할 수 있다. 이 경우에, 상기 절연막(103)을 식각 함에 있어서, 상기 하드마스크막(103)에 대하여 상기 절연막(103) 에 대한 식각비율이 10배 차이가 나는 식각 가스 또는 식각 용액을 사용하는 식각 공정이 수행되어 상기 절연막(103)의 노출된 소정영역을 식각할 수 있다. 다시 말하면, 상기 절연막(103)이 식각되는 비율의 0.1 배 만큼의 비율로 상기 하드마스크막(105)이 식각될 수 있다. 그 결과, 상기 비아 홀(111)의 상부 폭(W3)은 그것의 하부 폭(W2)에 비하여 크게 된다. 즉, 상기 절연막(103)이 식각되어 비아 홀(111)이 형성되는 동안 상기 하드마스크막(105) 내의 상 기 개구부의 하부 폭이 도 3에 도시된 바와 같이 W2에서 W3으로 늘어나게 되어, 상기 늘어난 개구부에 의하여 노출되는 절연막의 상부가 식각된다. 그 결과 상기 비아 홀의 상부 폭(W3)이 상기 비아 홀의 하부 폭(W2)에 비하여 크게 된다. 결론적으로, 상기 비아 홀(111)의 하부 폭(W2)은 상기 절연막(103)을 식각하기 전의 상기 하드마스크막(105) 내의 상기 개구부(109)의 하부 폭(W2)에 의하여 조절 될 수 있고, 상기 비아 홀(111)의 상부 폭(W3)은 상기 하드마스크막(105) 및 상기 절연막(103)에 대한 식각율이 다른 식각 가스 또는 식각 용액을 사용하는 식각공정이 수행되면서 조절 될 수 있다. 그 결과, 상기 비아 홀(111)은 균일하고 재현성 있게 형성될 수 있다.Referring to FIG. 3, the mask pattern 107 is removed. When the mask pattern 107 is formed of a photoresist pattern, the photoresist pattern may be removed by an ashing process. The insulating layer 103 is etched using the hard mask layer 105 having the opening 109 as an etching mask to expose a predetermined region of the lower electrode 101. As a result, via holes 111 are formed in the insulating layer 103. The lower width W2 of the via hole 111 may be smaller than its upper width W3. For example, the ratio of the lower width W2 of the via hole 111 to the thickness of the insulating layer 103 may be set to one. In this case, in etching the insulating film 103, an etching process using an etching gas or an etching solution in which an etching ratio of the insulating film 103 is 10 times different from that of the hard mask film 103 is performed. As a result, the exposed predetermined region of the insulating layer 103 may be etched. In other words, the hard mask layer 105 may be etched at a ratio of 0.1 times the ratio at which the insulating layer 103 is etched. As a result, the upper width W3 of the via hole 111 becomes larger than its lower width W2. That is, while the insulating layer 103 is etched and the via hole 111 is formed, the lower width of the opening in the hard mask layer 105 is increased from W2 to W3 as shown in FIG. The upper portion of the insulating film exposed by the opening is etched. As a result, the upper width W3 of the via hole is larger than the lower width W2 of the via hole. In conclusion, the lower width W2 of the via hole 111 may be controlled by the lower width W2 of the opening 109 in the hard mask layer 105 before etching the insulating layer 103. The upper width W3 of the via hole 111 may be adjusted by performing an etching process using an etching gas or an etching solution having different etching rates with respect to the hard mask layer 105 and the insulating layer 103. . As a result, the via hole 111 may be formed uniformly and reproducibly.

도 4a를 참조하면, 상기 비아 홀(111) 및 상기 개구부(109) 내에 그리고 상기 하드 마스크막(105) 상에 상변화 물질막(113a)을 형성한다. 본 발명의 실시예에서와 같이 상기 개구부(109)의 상부 폭(W1)은 상기 비아 홀(103)의 하부 폭(W2) 보다 넓기 때문에, 상기 상변화 물질막(113a)을 상기 개구부(109) 및 비아 홀(111) 내부에 채우는데 있어서, 보이드와 같은 결함이 발생되지 않도록 빈틈없이 채울 수 있다. 상기 상변화 물질막(113a)은 칼코게나이드 막으로 형성할 수 있다. 상기 상변화 물질막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막으로 형성할 수 있다. 예를 들면, 상기 상변화 물질막(113a)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer), 즉 TexSbyGe(100-(x+y)) 합금막(이하, "GST 합금막"이라 함)으로 형성할 수 있다. 여기서, 상기 "x"는 20 내지 80일 수 있고, 상기 "y"는 5 내지 50일 수 있다. 다시 말해서, 상기 GST 합금막은 20 atomic% 내지 80 atomic%의 농도를 갖는 텔루리움(Te), 5 atomic% 내지 50 atomic%의 농도를 갖는 스티비움(Sb), 및 0 atomic%보다 크고 75 atomic%와 같거나 작은 농도를 갖는 게르마늄(Ge)을 함유할 수 있다. 더 나아가서, 상기 상변화 물질막(113a)은 질소 및 실리콘 중 적어도 하나로 도우핑된 GST 합금막(alloy layer)으로 형성될 수 있다. 이 경우에, 상기 도우프트 GST 합금막(doped GST alloy layer)은 상기 언도우프트(undoped) GST 합금막보다 더 높은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도우프트 GST 합금막은 동일한 전류 레벨에서(at the same current level) 상기 언도우프트 GST 합금막보다 높은 주울 열을 발생시킨다. 결과적으로, 상기 상변화 물질막(113a)을 상기 도우프트 GST 합금막으로 형성하면, 상기 상변화 물질막(113a)의 상변이 효율(phase transition efficiency)을 개선시킬 수 있다. Referring to FIG. 4A, a phase change material layer 113a is formed in the via hole 111 and the opening 109 and on the hard mask layer 105. As in the embodiment of the present invention, since the upper width W1 of the opening 109 is wider than the lower width W2 of the via hole 103, the phase change material film 113a may be formed in the opening 109. In filling the via hole 111, the gap may be filled without a defect such as a void. The phase change material film 113a may be formed of a chalcogenide film. The phase change material film may be formed of a compound film containing germanium (Ge), stevilium (Sb), and tellurium (Te). For example, the phase change material layer 113a may be an alloy layer of germanium (Ge), stevilium (Sb), and tellurium (Te), that is, Te x Sb y Ge (100- (x + y). )) Alloy film (hereinafter referred to as " GST alloy film "). Here, "x" may be 20 to 80, and "y" may be 5 to 50. In other words, the GST alloy film is composed of tellurium (Te) having a concentration of 20 atomic% to 80 atomic%, stevirium (Sb) having a concentration of 5 atomic% to 50 atomic%, and greater than 0 atomic% and 75 atomic% It may contain germanium (Ge) having a concentration less than or equal to. In addition, the phase change material layer 113a may be formed of a GST alloy layer doped with at least one of nitrogen and silicon. In this case, the doped GST alloy layer has a higher resistivity than the undoped GST alloy layer. Accordingly, the doped GST alloy film generates higher Joule heat than the undoped GST alloy film at the same current level. As a result, when the phase change material layer 113a is formed of the doped GST alloy layer, phase transition efficiency of the phase change material layer 113a may be improved.

상기 상변화 물질막(113a) 상에 상부 전극(115a)을 형성한다. 상기 상부 전극(115a)은 계면막 및 전극막으로 구성될 수 있다. 상기 계면막은 타이타늄막으로 형성될 수 있으며, 상기 전극막은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성될 수 있다. 상기 하부 전극(101) 및 상기 상변화 물질막(113a) 사이의 접촉 면적은 상기 상부 전극(115a) 및 상기 상변화 물질막(113a) 사이의 접촉 면적보다 훨씬 작다. An upper electrode 115a is formed on the phase change material layer 113a. The upper electrode 115a may be composed of an interface film and an electrode film. The interface film may be formed of a titanium film, and the electrode film may be formed of a conductive film such as a titanium nitride film (TiN) or a titanium aluminum nitride film (TiAlN). The contact area between the lower electrode 101 and the phase change material film 113a is much smaller than the contact area between the upper electrode 115a and the phase change material film 113a.

이와는 달리 도 4b에 도시된 바와 같이, 상기 개구부(109)를 갖는 하드마스크막(105)을 제거한 후, 상기 비아 홀(111) 내에 그리고 상기 절연막(103) 상에 상 변화 물질막(113b)을 형성할 수도 있다. 상기 비아 홀(111)의 상부 폭(W3)은 그것의 하부 폭(W2) 보다 넓기 때문에, 상기 상변화 물질막(113b)을 상기 비아 홀(111) 내부에 채우는데 있어서, 보이드와 같은 결함이 발생되지 않도록 빈틈없이 채울 수 있다. 보다 상세하게는, 상기 개구부(109)를 갖는 하드 마스크막(105)은 인산을 포함하는 식각용액을 사용하는 습식 식각에 의하여 선택적으로 제거될 수 있다. 그 결과, 상기 하부 전극(101) 상에는 상기 비아 홀(111)을 갖는 절연막(103)이 남는다. 상기 상변화 물질막(113b)은 칼코게나이드 막으로 형성될 수 있다. 예를 들어, 상기 상변화 물질막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막으로 형성될 수 있다. 상기 상변화 물질막(113b) 상에 상부 전극(115b)을 형성한다. 상기 상부 전극(115b)은 계면막 및 전극막으로 구성될 수 있다. 상기 계면막은 타이타늄막으로 형성될 수 있으며, 상기 전극막은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성될 수 있다. Alternatively, as shown in FIG. 4B, after removing the hard mask layer 105 having the opening 109, a phase change material layer 113b is formed in the via hole 111 and on the insulating layer 103. It may be formed. Since the upper width W3 of the via hole 111 is wider than its lower width W2, in filling the phase change material film 113b inside the via hole 111, defects such as voids are present. It can be filled tightly so that it does not occur. In more detail, the hard mask layer 105 having the opening 109 may be selectively removed by wet etching using an etching solution containing phosphoric acid. As a result, the insulating film 103 having the via hole 111 remains on the lower electrode 101. The phase change material film 113b may be formed of a chalcogenide film. For example, the phase change material film may be formed of a compound film containing germanium (Ge), stevilium (Sb), and tellurium (Te). An upper electrode 115b is formed on the phase change material layer 113b. The upper electrode 115b may be composed of an interface film and an electrode film. The interface film may be formed of a titanium film, and the electrode film may be formed of a conductive film such as a titanium nitride film (TiN) or a titanium aluminum nitride film (TiAlN).

본 발명의 실시예들에서 설명한 바와 같이 상기 하부 전극 상의 절연막 내에 비아 홀을 형성함에 있어서, 두 번의 식각 단계만을 사용하여 상기 비아 홀이 형성되므로 상기 비아 홀의 형상은 균일하고 재현성 있게 형성된다. 상기 비아 홀을 채우는 상변화 물질막 및 상기 하부 전극 사이의 접촉 면적은 상기 상부 전극 및 상기 상변화 물질막 사이의 접촉 면적보다 훨씬 작다. 따라서, 상기 하부 전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 쓰기 전류는 상기 하부 전극 및 이에 접촉하는 상기 상변화 물질막 사이의 계면에서 가장 높은 전류밀도를 보인다. 그 결과, 상기 상변화 물질막과 접촉하는 하부 전극 상부면 근처에서 주울 열이 발생하여 상 기 하부 전극과 접촉하는 상기 상변화 물질막의 일부분을 비정질 상태 또는 단결정 상태로 변화시킨다. 특히, 본 발명의 실시예들에서와 같이 상기 상변화 물질막이 채워지는 비아 홀 하부면의 면적이 더욱 감소하는 경우에, 상기 상변화 물질막의 상변이를 발생시키기 위한 쓰기 전류를 감소시킬 수 있다. 그 결과, 저전력으로 구동되면서 고집적화된 반도체소자를 제공한다. As described in the embodiments of the present invention, in forming the via hole in the insulating layer on the lower electrode, the via hole is formed using only two etching steps, so that the shape of the via hole is uniform and reproducible. The contact area between the phase change material film and the lower electrode filling the via hole is much smaller than the contact area between the top electrode and the phase change material film. Thus, when a write current flows through the lower electrode, the write current shows the highest current density at the interface between the lower electrode and the phase change material film in contact with the lower electrode. As a result, Joule heat is generated near the upper surface of the lower electrode in contact with the phase change material film to change a portion of the phase change material film in contact with the lower electrode into an amorphous state or a single crystal state. In particular, when the area of the bottom surface of the via hole filled with the phase change material film is further reduced as in the embodiments of the present invention, the write current for generating the phase change of the phase change material film may be reduced. As a result, it provides a highly integrated semiconductor device while being driven at low power.

상술한 바와 같이 본 발명의 실시예들에 따르면, 상기 비아 홀의 형상은 균일하고 재현성 있게 형성되고, 상변화 물질막은 상기 비아 홀 내에 빈틈없이 채워진다. 상기 비아 홀을 채우는 상변화 물질막 및 하부 전극 사이의 접촉 면적은 상부 전극 및 상변화 물질막 사이의 접촉 면적보다 훨씬 작다. 따라서, 상기 하부 전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 쓰기 전류는 상기 하부 전극 및 이에 접촉하는 상기 상변화 물질막 사이의 계면에서 가장 높은 전류밀도를 보인다. 이와 같이 상기 상변화 물질막이 채워지는 비아 홀 하부면의 면적이 더욱 감소하는 경우에, 상기 상변화 물질막의 상변이를 발생시키기 위한 쓰기 전류를 감소시킬 수 있다. As described above, according to embodiments of the present invention, the shape of the via hole is uniformly and reproducibly formed, and a phase change material film is filled in the via hole. The contact area between the phase change material film and the bottom electrode filling the via hole is much smaller than the contact area between the top electrode and the phase change material film. Thus, when a write current flows through the lower electrode, the write current shows the highest current density at the interface between the lower electrode and the phase change material film in contact with the lower electrode. As described above, when the area of the bottom surface of the via hole in which the phase change material layer is filled is further reduced, a write current for generating a phase change of the phase change material layer may be reduced.

Claims (14)

도전막 상에 차례로 절연막 및 하드 마스크막을 형성하되, 상기 하드 마스크막은 상기 절연막에 대해 식각 선택비를 갖는 물질막으로 형성되고,An insulating film and a hard mask film are sequentially formed on the conductive film, wherein the hard mask film is formed of a material film having an etching selectivity with respect to the insulating film, 상기 하드 마스크막 상에 포토레지스트 패턴을 형성하고,Forming a photoresist pattern on the hard mask layer, 상기 포토레지스트 패턴을 식각 마스크로 하는 건식 식각공정을 이용하여 상기 하드 마스크막을 식각하여 상기 절연막의 소정 영역을 노출시키면서 양의 경사진 측벽을 갖는 개구부를 형성하되, 상기 개구부의 하부 폭은 그것의 상부 폭보다 작고,The hard mask layer is etched using a dry etching process using the photoresist pattern as an etch mask to form an opening having a positively inclined sidewall while exposing a predetermined region of the insulating film, the lower width of the opening being at its upper Less than width, 상기 포토레지스트 패턴을 제거하고,Removing the photoresist pattern, 상기 하드 마스크막 보다 상기 절연막에 대한 식각율이 큰 식각공정을 이용하여 상기 개구부에 의해 노출된 상기 절연막을 식각하여 하부 폭이 상부 폭보다 작은 비아 홀을 형성하는 것을 포함하는 비아 홀 형성방법.And forming a via hole having a lower width less than an upper width by etching the insulating film exposed by the opening using an etching process having an etching rate greater than that of the hard mask film. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 하는 비아 홀 형성방법.And the hard mask layer is formed of a silicon nitride layer (SiN) or a silicon oxynitride layer (SiON). 제 3 항에 있어서,The method of claim 3, wherein 상기 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 비아 홀 형성방법.And the insulating film is formed of a silicon oxide film. 삭제delete 반도체기판 상에 하부 전극을 형성하고,Forming a lower electrode on the semiconductor substrate, 상기 하부 전극 상에 차례로 절연막 및 하드 마스크막을 형성하되, 상기 하드 마스크막은 상기 절연막에 대해 식각선택비를 갖는 물질막으로 형성되고,An insulating film and a hard mask film are sequentially formed on the lower electrode, wherein the hard mask film is formed of a material film having an etching selectivity with respect to the insulating film, 상기 하드 마스크막을 패터닝하여 상기 절연막의 소정영역을 노출시키면서 양의 경사진 측벽을 갖는 개구부를 형성하되, 상기 개구부의 하부 폭은 그것의 상부 폭보다 작고,Patterning the hard mask film to form an opening having a positively inclined sidewall while exposing a predetermined region of the insulating film, the lower width of the opening being less than its upper width, 상기 패터닝된 하드 마스크막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 절연막을 식각하여 하부 폭이 상부 폭보다 작은 비아 홀을 형성하고,Etching the insulating film exposed by the opening using the patterned hard mask layer as an etch mask to form a via hole having a lower width smaller than an upper width, 적어도 상기 비아 홀을 채우는 상변화 물질막을 형성하고,Forming a phase change material film filling at least the via hole, 상기 상변화 물질막 상에 상부 전극을 형성하는 것을 포함하는 상변화 기억소자의 제조방법.And forming an upper electrode on the phase change material film. 제 6 항에 있어서,The method of claim 6, 상기 하드 마스크막을 패터닝하는 것은 Patterning the hard mask film is 상기 하드 마스크막 상에 포토레지스트 패턴을 형성하고,Forming a photoresist pattern on the hard mask layer, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 절연막의 소정 영역을 노출시키도록 상기 하드 마스크막을 건식 식각하고,Dry etching the hard mask layer to expose a predetermined region of the insulating layer using the photoresist pattern as an etching mask, 상기 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.And removing the photoresist pattern. 제 6 항에 있어서,The method of claim 6, 상기 하드 마스크막은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.And the hard mask layer is formed of a silicon nitride layer (SiN) or a silicon oxynitride layer (SiON). 제 8 항에 있어서,The method of claim 8, 상기 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.And the insulating film is formed of a silicon oxide film. 제 6 항에 있어서,The method of claim 6, 상기 상변화 물질막은 칼코게나이드 물질막으로 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.And the phase change material film is formed of a chalcogenide material film. 제 10 항에 있어서,The method of claim 10, 상기 칼코게나이드 물질막은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막인 것을 특징으로 하는 상변화 기억소자의 제조방법.And the chalcogenide material film is a compound film containing germanium, stevilium and tellurium. 제 6 항에 있어서,The method of claim 6, 상기 비아 홀을 형성하는 것은 Forming the via hole is 상기 하드 마스크막 보다 상기 절연막에 대한 식각율이 큰 식각공정을 이용하여 상기 개구부에 의해 노출된 상기 절연막을 식각하는 것을 포함하는 상변화기억소자의 제조방법.And etching the insulating film exposed by the opening using an etching process having an etching rate greater than that of the hard mask film. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 상변화 물질막을 형성하기 전에, 상기 패터닝된 하드 마스크막을 제거하는 것을 더 포함하는 상변화 기억소자의 제조방법.And removing the patterned hard mask layer prior to forming the phase change material layer.
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