KR100626002B1 - Manufacturing method of thin film transistor and flat display device employing the thin film transistor manufactured by the method - Google Patents

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Abstract

본 발명은 기판 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막을 결정화시켜 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 표면을 실리콘 산화물 에칭액으로 1차 에칭하는 단계; 및 상기 1차 에칭된 폴리실리콘막 표면을 폴리실리콘 에칭액으로 2차 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법과, 그 방법에 따라 제조된 박막 트랜지스터를 구비한 평판 표시 장치를 제공한다. 본 발명의 박막 트랜지스터 제조 방법에 따르면, 비정질 실리콘막을 결정화시켜 생성된 폴리실리콘막의 표면돌출부 높이가 감소되어 표면이 평탄화되면서 그 상부에 형성된 게이트 절연막과의 계면 특성이 향상될 뿐만 아니라, 폴리실리콘 결정의 손상이 억제된 반도체 활성층을 얻을 수 있다. 이러한 방법에 의하여 얻은 박막 트랜지스터를 이용하면 신뢰성이 개선된 평판 표시 장치를 얻을 수 있게 된다.The present invention comprises the steps of forming an amorphous silicon film on a substrate; Crystallizing the amorphous silicon film to form a polysilicon film; First etching the surface of the polysilicon film with a silicon oxide etching solution; And second etching the surface of the first etched polysilicon film with a polysilicon etching solution, and a flat panel display device having the thin film transistor manufactured according to the method. do. According to the method of manufacturing the thin film transistor of the present invention, the height of the surface protrusion of the polysilicon film formed by crystallizing the amorphous silicon film is reduced, thereby improving the interfacial characteristics with the gate insulating film formed thereon as the surface is planarized, A semiconductor active layer in which damage is suppressed can be obtained. By using the thin film transistor obtained by this method, it is possible to obtain a flat panel display having improved reliability.

Description

박막 트랜지스터의 제조 방법 및 그 방법에 따라 제조된 박막 트랜지스터를 구비한 평판 표시 장치{Manufacturing method of thin film transistor and flat display device employing the thin film transistor manufactured by the method}Manufacturing method of thin film transistor and flat display device employing the thin film transistor manufactured by the method

도 1은 본 발명에 따라 제조된 박막 트랜지스터의 일실시예의 단면구조도이고,1 is a cross-sectional structural view of an embodiment of a thin film transistor manufactured according to the present invention,

도 2는 본 발명의 일실시예에 따른 폴리실리콘막을 구비한 전계 발광 표시 장치의 부분 단면도이다.2 is a partial cross-sectional view of an EL display device having a polysilicon film according to an exemplary embodiment of the present invention.

<도면 부호에 대한 간단한 설명><Short description of drawing symbols>

1...기판 2...버퍼층1 ... substrate 2 ... buffer layer

3...게이트 절연막 4...층간 절연막3 ... gate insulating film 4 ... interlayer insulating film

12...반도체 활성층 13...게이트 전극12 ... semiconductor active layer 13 ... gate electrode

14...소스 전극 15...드레인 전극14 Source electrode 15 Drain electrode

본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로서, 보다 상세하기로는 반도체 활성층으로서 폴리실리콘층을 이용한 박막 트랜지스터의 제조방법과 그 방법에 따라 얻어진 박막 트랜지스터와 이를 구비한 평판 표시 장치에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly, to a method for manufacturing a thin film transistor using a polysilicon layer as a semiconductor active layer, and a thin film transistor obtained by the method and a flat panel display device having the same.

박막 트랜지스터의 채널층으로 사용되는 폴리실리콘막은 비정질 실리콘막을 다양한 결정화 방법을 이용하여 결정화시켜 얻을 수 있다. 비정질 실리콘막의 결정화 방법중, 레이저를 이용한 결정화 방법은 유리 기판과 같은 절연 기판에 미치는 열적 영향이 비교적 적고, 고상(solid phase) 결정화 방법에 비하여 우수한 물성을 갖는 폴리실리콘을 형성할 수 있기 때문에 널리 이용되고 있다. The polysilicon film used as the channel layer of the thin film transistor can be obtained by crystallizing the amorphous silicon film using various crystallization methods. Among the crystallization methods of the amorphous silicon film, the crystallization method using a laser is widely used because it has a relatively low thermal effect on an insulating substrate such as a glass substrate and can form polysilicon having superior physical properties as compared to the solid phase crystallization method. It is becoming.

그러나, 레이저를 이용한 결정화 방법은, 실리콘 액상이 고상으로 변화하면서 발생하는 밀도차가 불균일하게 되는 바, 상대적으로 결정화가 늦어지는 부분에서는 표면 돌기부가 생성되어 폴리실리콘막의 표면거칠기(roughness)가 불량해 지는 단점을 갖는다. 이와 같은 돌기부의 형성은 레이저 결정화법에 의해 비정질 실리콘막을 폴리실리콘막으로 결정화하는 결정화 공정에서는 피할 수 없는 것으로서, 후속 공정에서 여러 가지 결함을 초래하는 원인이 된다. 예를 들면, 폴리실리콘막 상에 게이트 절연막과 게이트전극용 금속물질을 증착할 때, 폴리실리콘의 표면 돌기를 따라서 게이트 절연막과 게이트 전극용 금속물질이 증착되므로 게이트 절연막 및 게이트 전극용 금속물질은 폴리실리콘막의 표면 돌기와 유사한 돌기부를 갖게 된다. 이와 같이 돌기부가 형성된 게이트 절연막은 돌기부에 의하여 파괴전압이 낮아지고 누설전류가 증가할 수 있다. 또한, 돌기부가 형성된 게이트 전극용 금속물질은 상기 금속물질이 알루미늄계인 경우에는 게이트 전극용 금속물질의 열악한 표면거칠기에 의해 힐록(hillock)이 발생하여 소자 특성 저하를 초래한다. 또한, 이 러한 돌기부들은 에칭 공정과 노광 공정시 불균일성을 유발하여 소자의 신뢰성 저하를 초래한다.However, in the crystallization method using a laser, the density difference generated when the silicon liquid phase changes to a solid phase becomes uneven, so that surface projections are generated in a portion where crystallization is relatively slow, resulting in poor surface roughness of the polysilicon film. Has disadvantages. The formation of such protrusions is unavoidable in the crystallization step of crystallizing the amorphous silicon film into the polysilicon film by the laser crystallization method, which causes various defects in subsequent steps. For example, when depositing the metal material for the gate insulating film and the gate electrode on the polysilicon film, the metal material for the gate insulating film and the gate electrode is deposited along the surface protrusion of the polysilicon, so the metal material for the gate insulating film and the gate electrode is poly It has a projection similar to the surface projection of the silicon film. As described above, in the gate insulating layer having the protrusion, the breakdown voltage may be lowered and the leakage current may increase due to the protrusion. In addition, if the metal material for the gate electrode on which the protrusion is formed is hillocked due to poor surface roughness of the metal material for the gate electrode, the device material is degraded. In addition, these protrusions cause non-uniformity in the etching process and the exposure process, leading to a decrease in reliability of the device.

상술한 문제점을 해결하기 위하여 폴리실리콘막의 표면 돌기부를 제거하기 위한 방법으로서, 습식 산화하여 폴리실리콘막의 표면을 산화시킨 다음, HF 처리를 반복 수행하는 방법이 제안되었다. 이 방법에 의하면, 수차례의 표면 산화 및 HF 처리 공정을 수행하기 때문에, 돌기부 이외의 폴리실리콘막도 손실되는 문제점이 있다.In order to solve the above problems, a method of removing the surface protrusions of the polysilicon film by wet oxidation to oxidize the surface of the polysilicon film and then repeatedly performing the HF treatment has been proposed. According to this method, since several surface oxidation and HF treatment processes are performed, there is a problem that polysilicon films other than the projections are also lost.

폴리실리콘막의 표면거칠기를 개선하기 위한 다른 방법으로서, 폴리실리콘막 표면을 등방성 에칭 및 이방성 에칭을 순차적으로 실시하는 방법이 제안되었다(일본 특개평 5-299396). As another method for improving the surface roughness of the polysilicon film, a method of sequentially isotropic etching and anisotropic etching of the polysilicon film surface has been proposed (Japanese Patent Laid-Open No. 5-299396).

그런데, 지금까지 알려진 폴리실리콘막의 에칭 방법에 따라 표면처리하는 경우, 폴리실리콘막의 표면거칠기 특성이 충분치 않거나 또는 돌기부이외의 폴리실리콘막도 손실되어 공정 신뢰성이 저하되는 문제점이 있었다.By the way, when surface treatment is performed according to the etching method of the polysilicon film known to date, the surface roughness characteristic of the polysilicon film is not enough or the polysilicon film other than the projection part is lost, and there exists a problem that process reliability falls.

이에 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 폴리실리콘 결정의 손상은 최소화하면서 표면 돌출부 높이가 감소된 박막 트랜지스터의 제조 방법 및 그 방법에 따라 제조된 박막 트랜지스터를 채용함으로써 신뢰성이 개선된 평판 표시 장치를 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to solve the above-mentioned problems and to minimize the damage of polysilicon crystals and to reduce the height of the surface protrusions. It is to provide a flat panel display device.

상기 기술적 과제를 이루기 위하여, 본 발명에서는 기판 상에 비정질 실리콘 막을 형성하는 단계;In order to achieve the above technical problem, the present invention comprises the steps of forming an amorphous silicon film on the substrate;

상기 비정질 실리콘막을 결정화시켜 폴리실리콘막을 형성하는 단계;Crystallizing the amorphous silicon film to form a polysilicon film;

상기 폴리실리콘막 표면을 실리콘 산화물 에칭액으로 1차 에칭하는 단계; 및First etching the surface of the polysilicon film with a silicon oxide etching solution; And

상기 1차 에칭된 폴리실리콘막 표면을 폴리실리콘 에칭액으로 2차 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.And etching the surface of the first etched polysilicon film with a polysilicon etching solution.

본 발명의 다른 기술적 과제는 상술한 방법에 따라 제조된 폴리실리콘막을 패터닝하여 형성된 활성층;Another technical problem of the present invention is an active layer formed by patterning a polysilicon film prepared according to the above method;

상기 활성층에 절연된 게이트 전극; 및A gate electrode insulated from the active layer; And

상기 활성층에 전기적으로 연결된 소스 및 드레인 전극을 포함하는 박막 트랜지스터에 의하여 이루어진다.And a thin film transistor including a source and a drain electrode electrically connected to the active layer.

본 발명의 또 다른 기술적 과제는 상술한 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시 장치에 의하여 이루어진다.According to another aspect of the present invention, there is provided a flat panel display device including the above-described thin film transistor in each pixel, and a pixel electrode connected to a source electrode or a drain electrode of the thin film transistor.

본 발명은 폴리실리콘막의 표면 돌출부를 제거 또는 표면돌출부 높이를 감소시킬 수 있는 폴리실리콘막의 표면 처리 방법을 제공하며, 이의 방법을 구체적으로 설명하면 다음과 같다.The present invention provides a surface treatment method of a polysilicon film that can remove the surface protrusion of the polysilicon film or reduce the height of the surface protrusion, and the method thereof will be described in detail.

기판 상부에 비정질 실리콘막을 형성한다. 비정질 실리콘막 형성 방법은 특별히 제한되는 것은 아니며, 예를 들어 화학 기상 증착 방법을 이용할 수 있다.An amorphous silicon film is formed on the substrate. The method of forming the amorphous silicon film is not particularly limited, and for example, a chemical vapor deposition method can be used.

상기 기판 상에 형성된 비정질 실리콘막의 두께는 450 내지 530Å인 것이 바람직하다. 만약 비정질 실리콘막의 두께가 530Å를 초과하는 경우에는, 폴리실리콘 막이 불균일하게 형성되고, 비정질 실리콘막의 두께가 450Å 미만인 경우, 폴리실리콘막이 불균일하게 형성된다.The thickness of the amorphous silicon film formed on the substrate is preferably 450 to 530 kPa. If the thickness of the amorphous silicon film exceeds 530 kPa, the polysilicon film is formed nonuniformly, and if the thickness of the amorphous silicon film is less than 450 kPa, the polysilicon film is formed nonuniformly.

이어서, 상기 비정질 실리콘막을 결정화시켜 폴리실리콘막을 형성한다. Next, the amorphous silicon film is crystallized to form a polysilicon film.

상기 비정질 실리콘막을 결정화하는 방법의 비제한적인 예로서, 레이저를 이용하는 결정화 방법이 있다. 레이저를 이용한 결정화 방법의 예에는 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA법)과 같은 레이저 어닐링이 있다. 통상적인 ELA법에 따라, 20 내지 200 nsec의 펄스 레이저를 비정질 실리콘막에 조사하면 비정질 실리콘이 용융되며 이를 냉각시키는 과정에서 폴리실리콘 결정이 형성된다. As a non-limiting example of the method of crystallizing the amorphous silicon film, there is a crystallization method using a laser. Examples of crystallization methods using lasers include laser annealing such as Excimer Laser Annealing (ELA method). According to the conventional ELA method, when a pulse laser of 20 to 200 nsec is irradiated to the amorphous silicon film, the amorphous silicon is melted and polysilicon crystals are formed in the process of cooling it.

상기 폴리실리콘막 표면에는 결정입계를 중심으로 돌기부가 형성되며 결정화 공정 또는 공기 분위기하에서 폴리실리콘막 표면의 일부 영역에는 실리콘 산화막이 자연적으로 형성된다. 이렇게 형성된 실리콘 산화막은 10 내지 100Å, 특히 약 70Å의 두께를 갖는다.Protrusions are formed on the surface of the polysilicon film around crystal grain boundaries, and silicon oxide films are naturally formed in a portion of the surface of the polysilicon film under a crystallization process or in an air atmosphere. The silicon oxide film thus formed has a thickness of 10 to 100 GPa, particularly about 70 GPa.

상기한 바와 같은 폴리실리콘막 표면을 실리콘 산화물계 에칭액으로 1차 에칭을 실시하여 결정화공정 또는 공기중에서 형성된 실리콘 산화물막을 선택적으로 제거한다. 이 때 실리콘 산화물계 에칭액으로는, 실리콘 산화물만을 선택적으로 에칭할 수 있는 식각액으로서, 이의 구체적인 예로서, HF 수용액을 들 수 있다. 상기 HF 수용액의 농도는 특별하게 제한되는 것은 아니지만, 0.01 내지 15 중량%, 바람직하게는 0.1 내지 1.0 중량%, 특히 약 0.5% HF 수용액을 사용하는 것이 등이 있다.The surface of the polysilicon film as described above is subjected to primary etching with a silicon oxide etching solution to selectively remove the silicon oxide film formed in the crystallization process or in the air. At this time, as the silicon oxide etching solution, as an etching solution capable of selectively etching only silicon oxide, HF aqueous solution may be mentioned as a specific example thereof. The concentration of the HF aqueous solution is not particularly limited, but may be 0.01 to 15% by weight, preferably 0.1 to 1.0% by weight, especially about 0.5% HF aqueous solution.

상기 실리콘 산화물계 에칭액을 이용한 1차 에칭 시간은 10 내지 200초 바람 직하게는 50 내지 100초간 수행될 수 있다. 만약 1차 에칭 시간이 200초를 초과하는 경우에는 하부 기판을 에칭할 수 있고, 10초 미만인 경우에는 불균일하게 에칭되어 바람직하지 못하다.The first etching time using the silicon oxide-based etching solution may be performed for 10 to 200 seconds, preferably 50 to 100 seconds. If the primary etching time exceeds 200 seconds, the lower substrate can be etched, and if it is less than 10 seconds, it is unfavorably etched unevenly.

그 후, 1차 에칭처리된 폴리실리콘막의 표면을 폴리실리콘 에칭액을 사용하여 2차 에칭을 실시한다.Thereafter, the surface of the polysilicon film subjected to the primary etching treatment is subjected to secondary etching using a polysilicon etching solution.

상기 폴리실리콘 에칭액은, 폴리실리콘만을 선택적으로 에칭할 수 있는 식각액으로서, 이의 구체적인 예로서, 질산 수용액을 들 수 있다. 상기 질산 수용액의 농도는 특별하게 제한되는 것은 아니지만, 90 내지 100 중량%, 바람직하게는 99.3 내지 100 중량% 질산 수용액을 사용하는 것이 바람직하다.The polysilicon etching solution is an etching solution capable of selectively etching only polysilicon, and specific examples thereof include an aqueous solution of nitric acid. The concentration of the aqueous nitric acid solution is not particularly limited, but it is preferable to use 90 to 100% by weight, preferably 99.3 to 100% by weight nitric acid solution.

상기 폴리실리콘 에칭액을 이용한 2차 에칭 시간은 식각액 및 그 농도에 따라 가변적이다. 일실시예에 의하면, 상기 실리콘 산화물계 에칭액을 이용한 1차 에칭 시간과 거의 동등한 수준으로 식각될 수 있다.Secondary etching time using the polysilicon etching solution is variable depending on the etching solution and its concentration. In example embodiments, the etching may be performed at a level substantially equal to a first etching time using the silicon oxide-based etching solution.

본 발명의 박막 트랜지스터 제조방법에 의하면, 폴리실리콘막 표면에 존재하는 표면돌출부의 높이가 종래의 에칭방법을 사용한 경우와 비교하여 감소되어, 그 표면돌출부의 높이는 40nm 이하, 바람직하게는 20 내지 30 nm이다. 만약 폴리실리콘막의 표면 돌출부의 높이가 40nm를 초과하면 상부 절연막의 항복전압을 감소시켜 바람직하지 못하다. According to the method of manufacturing the thin film transistor of the present invention, the height of the surface protrusions present on the surface of the polysilicon film is reduced as compared with the case of using a conventional etching method, and the height of the surface protrusions is 40 nm or less, preferably 20 to 30 nm. to be. If the height of the surface protrusion of the polysilicon film exceeds 40 nm, it is not preferable to reduce the breakdown voltage of the upper insulating film.

또한 본 발명의 제조방법에 따르면, 폴리실리콘막 표면 에칭시 실리콘 산화물만을 선택적으로 에칭해낸 후, 폴리실리콘 에칭을 실시하게 되면 폴리실리콘이 불필요하게 에칭되어 공정 신뢰성이 저하되는 것을 막을 수 있다.In addition, according to the manufacturing method of the present invention, if only the silicon oxide is selectively etched when the surface of the polysilicon film is etched, then the polysilicon etching is performed to prevent the polysilicon is unnecessarily etched, and the process reliability can be prevented.

도 1은 본 발명의 일실시예에 따른 폴리실리콘막 표면 처리를 통하여 제조된 박막 트랜지스터의 단면구조를 도시한 것이다.FIG. 1 illustrates a cross-sectional structure of a thin film transistor manufactured by polysilicon film surface treatment according to an embodiment of the present invention.

도 1을 참조하면, 유리기판 등과 같은 기판(1)상에 버퍼층(2)이 형성되어 있다. 버퍼층(2)의 상부에는 게이트 절연막(3)이 구비되고, 게이트 절연막(3) 상부의 소정 영역에는 도전성 금속막으로 게이트 전극(13)이 형성되어 있다. 상기 게이트 전극은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 이루어져 있으나, 이에 한정되지 않는다. 상기 게이트 전극(13)이 형성되는 영역은 활성층(12)의 채널 영역(C1)에 대응된다. 게이트 전극(13)의 상부로는 층간 절연막(4)이 형성되어 있으며, 이 층간 절연막(4)과 게이트 절연막(3)에 콘택 홀이 천공된 상태에서 소스 전극(14) 및 드레인 전극(15)이 상기 층간 절연막(4)의 상부에 형성되어 있다.Referring to FIG. 1, a buffer layer 2 is formed on a substrate 1 such as a glass substrate. The gate insulating film 3 is provided on the buffer layer 2, and the gate electrode 13 is formed of a conductive metal film on a predetermined region of the gate insulating film 3. The gate electrode is formed of a conductive metal film such as MoW, Al, Cr, Al / Cu, but is not limited thereto. The region where the gate electrode 13 is formed corresponds to the channel region C1 of the active layer 12. An interlayer insulating film 4 is formed on the gate electrode 13, and the source electrode 14 and the drain electrode 15 are formed in a state where contact holes are formed in the interlayer insulating film 4 and the gate insulating film 3. It is formed on the interlayer insulating film 4.

본 발명의 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터는 평판 표시장치에 유용하게 사용될 수 있다. 평판 표시장치에는 예를 들면, CDT(Color Display Tube) 또는 CPT(Color Picture Tube)와 같은 브라운관 표시 장치, 플라즈마 평판 표시 장치, 액정 표시 장치, 전계 발광 표시 장치 등이 포함된다. The thin film transistor manufactured according to the thin film transistor manufacturing method of the present invention can be usefully used in flat panel display devices. The flat panel display includes, for example, a CRT display device such as a color display tube (CDT) or a color picture tube (CPT), a plasma flat panel display, a liquid crystal display, an electroluminescent display, and the like.

도 2를 참조하여 본 발명의 평판 표시 장치의 일실시예로서 박막 트랜지스터를 구비하는 전계 발광 장치에 대하여 살펴보면 다음과 같다.Referring to FIG. 2, an electroluminescent device including a thin film transistor according to an embodiment of the present invention is as follows.

도 2를 참조하여, 기판(110)의 일면 상에는 버퍼층(120)과, 반도체 활성층인 폴리실리콘층(130), 게이트 전극층(150), 소스/드레인 전극층(170a,b), 이들 각각의 층 사이에 배치되는 게이트 절연층(140), 중간층(160) 등의 절연층으로 구성되는 TFT 층이 배치될 수도 있다. 소스/드레인 전극층(170a,b)의 일면 상에는 보호층(180)이 형성되고, 보호층(180)의 일측에 형성된 비아홀(181)을 통하여 제 1 전극층(190)이 배치된다. 보호층(180)의 상부에는 화소 정의층(191)이 형성될 수 있는데, 제 1 전극층(190)에 해당 영역에는 개구 영역(194)이 배치된다. 개구 영역(194)으로 제 1 전극층(190)의 일면 상에는 발광층 등을 구비하는 전계 발광부(192)이 형성되고, 그 상부에 제 2 전극층(193)이 전면 증착될 수도 있다. 이러한 전계 발광 디스플레이 장치에 있어서, 게이트 전극(150)에 인가되는 전기적 신호에 의하여 채널의 통전이 이루어지는 반도체 활성층(130)을 본 발명에 따라 표면처리된 다결정화된 폴리실리콘막으로 구성한다.Referring to FIG. 2, a buffer layer 120, a polysilicon layer 130, a gate electrode layer 150, a source / drain electrode layer 170a and b, which are semiconductor active layers, may be disposed on one surface of the substrate 110. A TFT layer composed of an insulating layer, such as the gate insulating layer 140 and the intermediate layer 160, may be disposed. The passivation layer 180 is formed on one surface of the source / drain electrode layers 170a and b, and the first electrode layer 190 is disposed through the via hole 181 formed on one side of the passivation layer 180. The pixel defining layer 191 may be formed on the passivation layer 180, and an opening region 194 is disposed in the corresponding region on the first electrode layer 190. An electroluminescent part 192 including a light emitting layer or the like may be formed on one surface of the first electrode layer 190 as the opening region 194, and the second electrode layer 193 may be entirely deposited on the top surface thereof. In the electroluminescent display device, the semiconductor active layer 130 through which the channel is energized by an electrical signal applied to the gate electrode 150 is formed of a polycrystalline polysilicon film surface-treated according to the present invention.

본 발명의 박막 트랜지스터는 상술한 바와 같이 액정 표시 장치를 비롯한 모든 평판 표시장치에 적용가능하며, 박막 트랜지스터의 소스/드레인 전극에 화소 전극이 접속된 구조를 가질 수 있다.As described above, the thin film transistor of the present invention may be applied to all flat panel display devices including a liquid crystal display, and may have a structure in which a pixel electrode is connected to a source / drain electrode of the thin film transistor.

이하, 본 발명을 하기 실시예를 들어 설명하기로 하되, 본 발명이 하기 실시예로만 한정되는 것은 아니다. Hereinafter, the present invention will be described with reference to the following examples, but the present invention is not limited only to the following examples.

실시예 1Example 1

먼저, 유리 기판 상에 버퍼층으로서 실리콘 산화막을 형성하였다. 상기 버퍼층 상부에 비정질 실리콘을 화학 기상 증착하여 500Å 두께의 비정질 실리콘막을 형성하였다. First, a silicon oxide film was formed as a buffer layer on a glass substrate. Amorphous silicon was chemically vapor deposited on the buffer layer to form an amorphous silicon film having a thickness of 500 kHz.

상기 비정질 실리콘막에 대하여 질소 상압 조건하에서 레이저 어닐링을 수행하여 폴리실리콘막을 형성하였다.Laser annealing was performed on the amorphous silicon film under nitrogen atmospheric pressure to form a polysilicon film.

상기 폴리실리콘막을 실리콘 산화물계 에칭액인 0.5 중량% HF 수용액을 이용 하여 100초동안 1차 에칭을 실시하였다. The polysilicon film was first etched for 100 seconds using a 0.5 wt% HF aqueous solution, which is a silicon oxide etching solution.

이어서 1차 에칭이 끝난 폴리실리콘막을 폴리실리콘계 에칭액인 99.4 중량%의 질산 수용액을 이용하여 1분 동안 2차 에칭을 실시하여 박막 트랜지스터를 형성하였다.Subsequently, the polysilicon film after the primary etching was subjected to secondary etching for 1 minute using a 99.4% by weight aqueous solution of nitric acid as a polysilicon etching solution to form a thin film transistor.

비교예 1Comparative Example 1

폴리실리콘막의 1차 에칭 및 2차 에칭을 실시하지 않은 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 박막 트랜지스터를 형성하였다.A thin film transistor was formed in the same manner as in Example 1 except that the primary and secondary etching of the polysilicon film were not performed.

상기 실시예 1 및 비교예 1에 있어서, 1차 에칭 및 에칭 처리후의 표면 상태를 전자 주사 현미경(SEM)을 이용하여 관찰하였다.In the said Example 1 and the comparative example 1, the surface state after primary etching and an etching process was observed using the electron scanning microscope (SEM).

그 결과, 실시예 1의 폴리실리콘막 상부의 표면돌출부의 높이는 비교예 1의 경우와 비교하여 낮아졌다는 것을 알 수 있었다. As a result, it was found that the height of the surface protruding portion on the upper part of the polysilicon film of Example 1 was lower than in the case of Comparative Example 1.

본 발명의 박막 트랜지스터 제조 방법에 따르면, 비정질 실리콘막을 결정화시켜 생성된 폴리실리콘막의 표면돌출부 높이가 감소되어 표면이 평탄화되면서 그 상부에 형성된 게이트 절연막과의 계면 특성이 향상될 뿐만 아니라, 폴리실리콘 결정의 손상이 억제된 반도체 활성층을 얻을 수 있다. 이러한 방법에 의하여 얻은 박막 트랜지스터를 이용하면 신뢰성이 개선된 평판 표시 장치를 얻을 수 있게 된다.According to the method of manufacturing the thin film transistor of the present invention, the height of the surface protrusion of the polysilicon film formed by crystallizing the amorphous silicon film is reduced, thereby improving the interfacial characteristics with the gate insulating film formed thereon as the surface is planarized, A semiconductor active layer in which damage is suppressed can be obtained. By using the thin film transistor obtained by this method, it is possible to obtain a flat panel display having improved reliability.

Claims (7)

기판 상에 비정질 실리콘막을 형성하는 단계;Forming an amorphous silicon film on the substrate; 상기 비정질 실리콘막을 결정화시켜 폴리실리콘막을 형성하는 단계;Crystallizing the amorphous silicon film to form a polysilicon film; 상기 폴리실리콘막 표면을 실리콘 산화물 에칭액으로 1차 에칭하는 단계; 및First etching the surface of the polysilicon film with a silicon oxide etching solution; And 상기 1차 에칭된 폴리실리콘막 표면을 폴리실리콘 에칭액으로 2차 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.And etching the surface of the first etched polysilicon film with a polysilicon etching solution. 제1항에 있어서, 상기 실리콘 산화물 에칭액이 HF 수용액인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.The method of manufacturing a thin film transistor according to claim 1, wherein the silicon oxide etching solution is HF aqueous solution. 제1항에 있어서, 상기 폴리실리콘 에칭액이 질산 수용액인 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein the polysilicon etching solution is an aqueous solution of nitric acid. 제1항에 있어서, 상기 비정질 실리콘막의 결정화시 레이저를 이용한 결정화법을 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.The method of claim 1, wherein a crystallization method using a laser is used to crystallize the amorphous silicon film. 제1항 내지 제4항중 어느 한 항에 따라 제조된 폴리실리콘막을 패터닝하여 형성된 활성층;An active layer formed by patterning a polysilicon film prepared according to any one of claims 1 to 4; 상기 활성층에 절연된 게이트 전극; 및A gate electrode insulated from the active layer; And 상기 활성층에 전기적으로 연결된 소스 및 드레인 전극을 포함하는 박막 트랜지스터.And a source and drain electrode electrically connected to the active layer. 제5항에 있어서, 상기 폴리실리콘막의 표면돌출부 높이가 20 내지 40nm인 것을 특징으로 하는 박막 트랜지스터.The thin film transistor according to claim 5, wherein the height of the surface protrusion of the polysilicon film is 20 to 40 nm. 제5항의 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시 장치.A flat panel display device comprising the thin film transistor of claim 5 in each pixel, and a pixel electrode connected to a source electrode or a drain electrode of the thin film transistor.
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