KR100625466B1 - Field Emission Display - Google Patents

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Abstract

본 발명은 소비전력을 최소화함과 아울러 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자 및 그 구동방법에 관한 것이다. The present invention relates to a field emission display device and a method of driving the same, which minimize power consumption and realize high resolution image quality.

본 발명의 전계 방출 표시소자는 게이트 전극이 지그재그 형태로 배치되는 것을 특징으로 한다. The field emission display device of the present invention is characterized in that the gate electrode is arranged in a zigzag form.

본 발명에 의하면, 게이트 전극과 캐소드 전극이 교차되지 않는 부분에서 게이트 전극의 폭을 좁게 하여 패널 커패시턴스를 최소화 할 수 있다. 또한, 게이트 전극을 지그재그 형태로 배치하여 게이트 전극과 캐소드 전극 교차부의 면적을 최대화 할 수 있다.
According to the present invention, the panel capacitance can be minimized by narrowing the width of the gate electrode at a portion where the gate electrode and the cathode electrode do not cross. In addition, the gate electrodes may be arranged in a zigzag form to maximize the area of the gate electrode and the cathode electrode intersection.

Description

전계 방출 표시소자{Field Emission Display} Field emission display device {Field Emission Display}             

도 1은 종래의 전계 방출 표시소자를 나타내는 사시도. 1 is a perspective view showing a conventional field emission display device.

도 2는 도 1에 도시된 전계 방출 표시소자를 나타내는 단면도. FIG. 2 is a cross-sectional view illustrating the field emission display device illustrated in FIG. 1. FIG.

도 3은 본 발명의 제 1 실시예에 의한 게이트전극을 나타내는 도면. 3 shows a gate electrode according to a first embodiment of the present invention;

도 4는 본 발명의 제 2 실시예에 의한 게이트전극을 나타내는 도면. 4 is a view showing a gate electrode according to a second embodiment of the present invention.

도 5는 본 발명의 제 3 실시예에 의한 게이트전극을 나타내는 도면. 5 is a view showing a gate electrode according to a third embodiment of the present invention.

도 6은 본 발명의 제 4 실시예에 의한 캐소드전극을 나타내는 도면.
6 is a view showing a cathode electrode according to a fourth embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2 : 상부 유리기판 4 : 애노드전극2: upper glass substrate 4: anode electrode

6 : 형광체 8 : 하부 유리기판6: phosphor 8: lower glass substrate

10,44,50,58 : 캐소드전극 12 : 저항층10, 44, 50, 58: cathode electrode 12: resistive layer

14 : 게이트 절연층 16,41,42,52,54,56 : 게이트 전극14: gate insulating layer 16, 41, 42, 52, 54, 56: gate electrode

22 : 에미터 30 : 전자빔22 emitter 30 electron beam

32 : 전계방출 어레이 44,46,48 : 픽셀32: field emission array 44,46,48: pixels

본 발명은 전계 방출 표시소자에 관한 것으로, 특히 소비전력을 최소화함과 아울러 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자 및 그 구동방법에 관한 것이다. The present invention relates to a field emission display device, and more particularly, to a field emission display device and a driving method thereof capable of minimizing power consumption and realizing a high resolution image quality.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel : 이하 "PDP"라 함), 일렉트로 루미네센스(Electro-luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발히 진행되고 있다. Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes (CRTs). Such flat panel displays include liquid crystal displays (hereinafter referred to as "LCD"), field emission displays (hereinafter referred to as "FED"), and plasma display panels (hereinafter referred to as "PDP"). And electroluminescence (hereinafter referred to as "EL"). In order to improve the display quality, research and development have been actively conducted to increase the brightness, contrast and color purity of flat panel displays.

FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의하여 전자를 방출하고, 방출된 전자를 이용하여 형광체를 여기시킴으로써 화상을 표시하게 된다. The FED concentrates a high field on a sharp cathode (emitter), emits electrons by a quantum mechanical tunnel effect, and displays an image by exciting the phosphor using the emitted electrons.

도 1 및 도 2는 종래의 전계 방출 표시소자를 나타내는 도면이다. 1 and 2 illustrate a conventional field emission display device.

도 1 및 도 2를 참조하면, 애노드 전극(4) 및 형광체(6)가 적층된 상부 유리기판(2)과, 하부 유리기판(8) 상에 형성되는 전계방출 어레이(32)를 구비한 FED가 도시되어 있다. 전계방출 어레이(32)는 하부 유리기판(8) 상에 형성되는 캐소드 전극(10) 및 저항층(12)과, 저항층(12)상에 형성되는 게이트 절연층(14) 및 에미터(22)와, 게이트 절연층(14) 상에 형성되는 게이트 전극(16)을 구비한다. 캐소드 전극(10)은 에미터(22)에 전류를 공급하게 되며, 저항층(12)은 캐소드 전극(10)으로부터 에미터(22) 쪽으로 인가되는 과전류를 제한하여 에미터(22)에 균일한 전류를 공급하는 역할을 하게 된다. 게이트 절연층(14)은 캐소드 전극(10)과 게이트 전극(16) 사이를 절연하게 된다. 게이트 전극(16)은 전자를 인출시키기 위한 인출전극으로 이용된다. 상부 유리기판(2)과 하부 유리기판(8) 사이에는 스페이서(40)가 설치된다. 스페이서(40)는 상부 유리기판(2)과 하부 유리기판(8) 사이의 고진공 상태를 유지할 수 있도록 상부 유리기판(2)과 하부 유리기판(8)을 지지한다. 1 and 2, an FED having an upper glass substrate 2 on which an anode electrode 4 and a phosphor 6 are stacked, and a field emission array 32 formed on the lower glass substrate 8. Is shown. The field emission array 32 includes the cathode electrode 10 and the resistive layer 12 formed on the lower glass substrate 8, and the gate insulating layer 14 and the emitter 22 formed on the resistive layer 12. ) And a gate electrode 16 formed on the gate insulating layer 14. The cathode electrode 10 supplies a current to the emitter 22, and the resistive layer 12 limits the overcurrent applied from the cathode electrode 10 toward the emitter 22, thereby making it uniform to the emitter 22. It serves to supply current. The gate insulating layer 14 insulates between the cathode electrode 10 and the gate electrode 16. The gate electrode 16 is used as an extraction electrode for drawing electrons. A spacer 40 is installed between the upper glass substrate 2 and the lower glass substrate 8. The spacer 40 supports the upper glass substrate 2 and the lower glass substrate 8 so as to maintain a high vacuum state between the upper glass substrate 2 and the lower glass substrate 8.

화상을 표시하기 위하여, 캐소드 전극(10)에 부극성(-)의 캐소드전압이 인가되고 애노드 전극(4)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트 전극(16)에는 정극성(+)의 애노드전압이 인가된다. 그러면, 에미터(22)로부터 방출된 전자빔(30)이 애노드 전극(4) 쪽으로 가속된다. 이 전자빔(30)이 적색·녹색·청색의 형광체(6)에 충돌하여 형광체(6)를 여기 시키게 된다. 이때, 형광체(6)에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발생된다. In order to display an image, a negative (-) cathode voltage is applied to the cathode electrode 10 and a positive (+) anode voltage is applied to the anode electrode 4. A positive anode voltage is applied to the gate electrode 16. Then, the electron beam 30 emitted from the emitter 22 is accelerated toward the anode electrode 4. The electron beam 30 collides with the red, green, and blue phosphors 6 to excite the phosphors 6. At this time, visible light of any one of red, green, and blue colors is generated according to the phosphor 6.

이와 같이 구동되는 종래의 전계 방출 표시소자의 캐소드 전극(10)과 게이트 전극(16)은 서로 교차되는 방향으로 배치되어 있다. 전자를 방출하기 위하여 캐소드 전극(10)과 게이트 전극(16)에 일정전압이 인가될 때 캐소드 전극(10)과 게이트 전극(16) 간에 패널 커패시턴스가 발생된다. 이와 같은 패널 커패시턴스에 의해 많은 소비전력이 소모됨과 아울러 전자 방출효율이 저하된다. 또한, 캐소드 전극(10)과 게이트 전극(16)이 직선 형태로 교차되기 때문에 전자를 방출시킬 수 있는 면적, 즉 교차부의 면적을 소정이상으로 할 수 없다.
The cathode electrode 10 and the gate electrode 16 of the conventional field emission display device driven as described above are arranged in a direction crossing each other. When a constant voltage is applied to the cathode electrode 10 and the gate electrode 16 to emit electrons, panel capacitance is generated between the cathode electrode 10 and the gate electrode 16. Such panel capacitance consumes a lot of power and reduces electron emission efficiency. In addition, since the cathode electrode 10 and the gate electrode 16 cross each other in a straight line, the area where electrons can be emitted, that is, the area of the intersection portion cannot be set to a predetermined value or more.

따라서, 본 발명의 목적은 패널 커패시턴스를 최소화하여 소비전력을 최소화함과 아울러 전자방출을 향상시켜 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자에 관한 것이다.
Accordingly, an object of the present invention relates to a field emission display device capable of minimizing panel capacitance, minimizing power consumption, and improving electron emission to realize high resolution image quality.

상기 목적을 달성하기 위하여 본 발명의 전계 방출 표시소자는 게이트 전극이 지그재그 형태로 배치되는 것을 특징으로 한다. In order to achieve the above object, the field emission display device of the present invention is characterized in that the gate electrode is arranged in a zigzag form.

본 발명의 전계 방출 표시소자는 캐소드 전극의 폭이 게이트 전극의 폭보다 좁게 형성되는 것을 특징으로 한다. The field emission display device of the present invention is characterized in that the width of the cathode electrode is smaller than the width of the gate electrode.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 3 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 6.

도 3은 본 발명의 제 1 실시예에 의한 전계 방출 표시소자의 전극구조를 나타내는 도면이다. 3 is a diagram illustrating an electrode structure of a field emission display device according to a first embodiment of the present invention.                     

도 3을 참조하면, 본 발명의 전계 방출 표시소자의 게이트 전극(42)은 지그재그 형태로 배치되어 있다. 따라서, n 번째 게이트 전극(41)과 n+1 번째 게이트 전극(42)이 제 1 픽셀(44)을 형성하게 된다. 즉, n 번째 게이트 전극(41)이 제 1 픽셀(44)에서 2개의 서브픽셀을 형성한다면, n+1 번째 게이트 전극(42)은 n 번째 게이트 전극(41) 사이에서 하나의 서브픽셀을 형성한다. 또한, 제 2 픽셀(46)에서는 n+1 번째 게이트 전극(42)이 2개의 서브픽셀을 형성하고, n 번째 게이트 전극(41)이 하나의 서브픽셀을 형성하게 된다. 또한, 본 발명의 전계 방출 표시소자에서는 패널 커패시턴스를 최소화하기 위하여 게이트 전극(42)의 넓이는 캐소드 전극(44)과 교차되는 부분과 교차되지 않은 부분이 상이하게 형성된다. 즉, 캐소드 전극(44)과 게이트 전극(42)이 교차되지 않은 부분은 캐소드 전극(44)과 게이트 전극(42)이 교차되는 부분보다 좁게 형성된다. 또한, 도 4와 같이 게이트 전극(41)의 위치가 바뀌어도 동일한 효과를 얻을 수 있다. Referring to FIG. 3, the gate electrode 42 of the field emission display device of the present invention is disposed in a zigzag form. Accordingly, the n th gate electrode 41 and the n + 1 th gate electrode 42 form the first pixel 44. That is, if the nth gate electrode 41 forms two subpixels in the first pixel 44, the n + 1th gate electrode 42 forms one subpixel between the nth gate electrodes 41. do. In addition, in the second pixel 46, the n + 1 th gate electrode 42 forms two subpixels, and the n th gate electrode 41 forms one subpixel. In addition, in the field emission display device of the present invention, in order to minimize panel capacitance, the width of the gate electrode 42 is formed to be different from the portion crossing the cathode electrode 44. That is, the portion where the cathode electrode 44 and the gate electrode 42 do not cross is formed to be narrower than the portion where the cathode electrode 44 and the gate electrode 42 cross. In addition, even when the position of the gate electrode 41 is changed as shown in FIG. 4, the same effect can be obtained.

도 5는 본 발명의 다른 실시예에 의한 전계 방출 표시소자의 전극구조를 나타내는 도면이다. 5 is a diagram illustrating an electrode structure of a field emission display device according to another exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 다른 실시예에 의한 전계 방출 표시소자의 게이트 전극(52)은 지그재그의 형태로 배치되어 있다. 하지만 도 3에 도시된 실시예와 달리 하나의 게이트 전극(52)이 하나의 픽셀(48)을 형성한다. 즉, n 번째 게이트 전극(52)과 n+1 번째 게이트 전극(54)은 직선 상에서 서로 교차되지 않는다. 게이트 전극(52)의 넓이는 도 3에 도시된 실시예와 같이 캐소드 전극(50)과 게이트 전극(52)이 교차되는 부분은 넓게 형성되고, 캐소드 전극(50)과 게이트 전극(52)이 교차되지 않는 부분에서는 좁게 형성된다. 또한 본 발명에서는 도 6과 같이 게이트 전극(56)의 넓이를 일정하게 유지하고, 캐소드 전극(58)의 두께를 얇게 형성 할 수도 있다. 즉, 캐소드 전극(58)의 넓이를 좁게 형성하여 패널 커패시턴스를 최소화 할 수 있다. 또한, 게이트 전극(56)은 도 3과 같이 지그재그 형태로 배치될 수 있다.
Referring to FIG. 5, the gate electrode 52 of the field emission display device according to another exemplary embodiment of the present invention is disposed in a zigzag form. However, unlike the embodiment illustrated in FIG. 3, one gate electrode 52 forms one pixel 48. That is, the n th gate electrode 52 and the n + 1 th gate electrode 54 do not cross each other on a straight line. As shown in FIG. 3, the gate electrode 52 has a wide area where the cathode electrode 50 and the gate electrode 52 cross each other, and the cathode electrode 50 and the gate electrode 52 cross each other. It is narrow in the part which is not. In the present invention, as shown in FIG. 6, the width of the gate electrode 56 may be kept constant, and the thickness of the cathode electrode 58 may be thinly formed. That is, the width of the cathode electrode 58 can be narrowed to minimize the panel capacitance. In addition, the gate electrode 56 may be arranged in a zigzag form as shown in FIG. 3.

상술한 바와 같이, 본 발명에 따른 전계 방출 표시소자에 의하면 게이트 전극과 캐소드 전극이 교차되지 않는 부분에서 게이트 전극의 폭을 좁게 하여 패널 커패시턴스를 최소화 할 수 있다. 따라서, 소비전력을 최소화함과 아울러 방전효율을 극대화 할 수 있다. 또한, 게이트 전극을 지그재그 형태로 배치하여 게이트 전극과 캐소드 전극 교차부의 면적을 최대화 할 수 있다. 즉, 전자를 방출할 수 있는 면적을 최대화하여 휘도 및 해상도를 향상시킬 수 있다. As described above, according to the field emission display device according to the present invention, the panel capacitance can be minimized by narrowing the width of the gate electrode at a portion where the gate electrode and the cathode electrode do not cross each other. Therefore, it is possible to minimize the power consumption and to maximize the discharge efficiency. In addition, the gate electrodes may be arranged in a zigzag form to maximize the area of the gate electrode and the cathode electrode intersection. That is, the luminance and resolution may be improved by maximizing the area capable of emitting electrons.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

캐소드 전극과 게이트 전극의 교차부에 서브픽셀이 매트릭스 형태로 배치되는 전계 방출 표시소자에 있어서, In a field emission display device in which subpixels are arranged in a matrix at an intersection of a cathode electrode and a gate electrode, 상기 게이트 전극이 지그재그 형태로 배치되는 것을 특징으로 하는 전계 방출 표시소자. And the gate electrode is disposed in a zigzag form. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극과 상기 캐소드 전극의 교차부에서 상기 게이트 전극의 폭이 상기 게이트 전극과 상기 캐소드 전극의 비교차부에서보다 넓게 형성되는 것을 특징으로 하는 전계 방출 표시소자. And the width of the gate electrode is wider at the intersection of the gate electrode and the cathode electrode than at the difference between the gate electrode and the cathode electrode. 제 1 항에 있어서,The method of claim 1, 하나의 픽셀 중 주변부의 상기 서브픽셀은 N(N은 자연수)번째 게이트 전극에 의해 형성되고 중심부의 상기 서브픽셀은 N+1번째 게이트 전극에 의해 형성되는 것을 특징으로 하는 전계 방출 표시소자. And the subpixel at the periphery of one pixel is formed by an N (N is a natural number) gate electrode and the subpixel at the center is formed by an N + 1 th gate electrode. 제 1 항에 있어서,The method of claim 1, 하나의 픽셀 중 주변부의 상기 서브픽셀은 N+1(N은 자연수)번째 게이트 전극에 의해 형성되고 중심부의 상기 서브픽셀은 N번째 게이트 전극에 의해 형성되는 것을 특징으로 하는 전계 방출 표시소자. And the subpixel at the periphery of one pixel is formed by an N + 1 (N is a natural number) gate electrode and the subpixel at the center is formed by an Nth gate electrode. 캐소드 전극과 게이트 전극의 교차부에 서브픽셀이 매트릭스 형태로 배치되는 전계 방출 표시소자에 있어서, In a field emission display device in which subpixels are arranged in a matrix at an intersection of a cathode electrode and a gate electrode, 상기 캐소드 전극의 폭이 상기 게이트 전극의 폭보다 좁게 형성되는 것을 특징으로 하는 전계 방출 표시소자. And a width of the cathode electrode is smaller than a width of the gate electrode. 제 5 항에 있어서,The method of claim 5, wherein 상기 게이트 전극이 지그재그 형태로 배치되는 것을 특징으로 하는 전계 방출 표시소자. And the gate electrode is disposed in a zigzag form.
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