KR100623226B1 - Method for fabricating TFT using MILC - Google Patents
Method for fabricating TFT using MILC Download PDFInfo
- Publication number
- KR100623226B1 KR100623226B1 KR1020010014721A KR20010014721A KR100623226B1 KR 100623226 B1 KR100623226 B1 KR 100623226B1 KR 1020010014721 A KR1020010014721 A KR 1020010014721A KR 20010014721 A KR20010014721 A KR 20010014721A KR 100623226 B1 KR100623226 B1 KR 100623226B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- forming
- film
- amorphous silicon
- silicon film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000010408 film Substances 0.000 claims abstract description 153
- 239000004065 semiconductor Substances 0.000 claims abstract description 130
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000010409 thin film Substances 0.000 claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000004381 surface treatment Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000002425 crystallisation Methods 0.000 claims description 8
- 230000008025 crystallization Effects 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052763 palladium Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 24
- 238000007796 conventional method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 채널영역과 게이트 산화막간의 계면특성을 향상시킬 수 있는 MILC 방법을 이용한 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor using a MILC method that can improve the interface characteristics between the channel region and the gate oxide film.
본 발명의 박막 트랜지스터의 제조방법은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층상에 상기 반도체층의 일측 가장자리부분이 노출되도록 감광막 패턴을 형성하는 단계와; 상기 노출된 반도체층의 일측 가장자리부분과 콘택되도록 기판전면에 금속막을 형성하는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 일측 가장자리부분을 제외한 나머지 부분의 반도체층을 노출시키는 단계와; 상기 비정질 실리콘막으로된 반도체층을 결정화하여 폴리실리콘막으로 된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계로 이루어진다.A method of manufacturing a thin film transistor of the present invention includes the steps of forming a semiconductor layer of an amorphous silicon film on an insulating substrate; Forming a photoresist pattern on the semiconductor layer of the amorphous silicon film such that one edge portion of the semiconductor layer is exposed; Forming a metal film on the entire surface of the substrate to be in contact with one edge portion of the exposed semiconductor layer; Removing the photoresist pattern to expose the semiconductor layer of the remaining portions except for one edge portion in contact with the metal layer; Crystallizing the semiconductor layer made of the amorphous silicon film to form a semiconductor layer made of a polysilicon film; Removing the remaining metal film; Surface treatment of the semiconductor layer.
Description
도 1a 내지 도 1e는 종래의 MILC를 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,1A to 1E are cross-sectional views illustrating a method of manufacturing a thin film transistor using a conventional MILC;
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 MILC방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,2A to 2G are cross-sectional views illustrating a method of manufacturing a thin film transistor using a MILC method according to an embodiment of the present invention;
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,3A to 3G are cross-sectional views illustrating a method of manufacturing a thin film transistor using a MILC method according to another embodiment of the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
20, 30 : 절연기판 21, 31 : 버퍼층20, 30:
22, 32 : 비정질 실리콘막으로된 반도체층22, 32: semiconductor layer made of amorphous silicon film
22b, 32b : 폴리실리콘탁으로 된 반도체층22b, 32b: semiconductor layer made of polysilicon
23, 33 : 감광막 패턴 24, 34 : 금속막23, 33:
25, 35 : 게이트 산화막 26, 36 : 게이트25, 35:
27, 37 : 고농도 소오스/드레인 영역27, 37: high concentration source / drain regions
본 발명은 금속유도화 측면결정화방법(MILC, Metal Induced Lateral Crystalization)을 이용한 박막 트랜지스터의 제조방법에 관한 것으로서, 보다 구체적으로는 채널영역과 게이트산화막간의 계면특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor using a metal induced lateral crystallization method (MILC), and more particularly, to a method of manufacturing a thin film transistor capable of improving an interface property between a channel region and a gate oxide film. It is about.
박막 트랜지스터의 반도체층으로 사용되는 폴리 실리콘막을 형성하는 방법은 기판상에 비정질 실리콘막을 증착한 다음 소정의 온도에서 결정화하여 폴리 실리콘막을 형성하였다.In the method of forming a polysilicon film used as a semiconductor layer of a thin film transistor, an amorphous silicon film is deposited on a substrate and then crystallized at a predetermined temperature to form a polysilicon film.
비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystalization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.Crystallization of the amorphous silicon film includes SPC (Solid Phase Crystallization) by heat treatment, Eximer Laser Anealing (ELA) by laser crystallization, MILC and the like.
SPC 방법은 높은 결정화온도 및 장시간의 공정시간이 소요되는 문제점이 있었다. ELA 방법은 라인빔 형태의 펄스파를 비정질 실리콘막으로 전면 스캐닝하여 비정질 실리콘막을 용해한 후 폴리실리콘막으로 결정화하는 방법이다. 상기 ELA방법은 레이저 빔 자체의 불균일성으로 인한 다결정 실리콘막의 뷸균일성 및 높은 공정비용과 장시간의 공정시간이 소요되는 문제점이 있었다.SPC method has a problem that takes a high crystallization temperature and a long process time. The ELA method is a method in which a pulse of a line beam type is scanned in front of an amorphous silicon film to dissolve the amorphous silicon film and then crystallized into a polysilicon film. The ELA method has a problem that the uniformity of the polycrystalline silicon film due to the nonuniformity of the laser beam itself, high processing cost and long processing time are required.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정온도 및 공정시간이 짧은 이점이 있다. 이러한 MILC 방법을 이용한 박막 트랜지스터의 제조방법이 미국특허 6097037호에 개시되었다.In contrast, the MILC method has a relatively low process temperature and a short process time using a conventional heat treatment facility. A method of manufacturing a thin film transistor using the MILC method is disclosed in US Patent 6097037.
도 1a 내지 도 1e는 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법 을 설명하기 위한 공정 단면도를 도시한 것이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a thin film transistor using a conventional MILC method.
도 1a를 참조하면, 절연기판(10)상에 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 비정질 실리콘막을 증착하고, 반도체층을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로 된 반도체층(11)을 형성한다.Referring to FIG. 1A, an amorphous silicon film is deposited on the
이어서, 상기 반도체층(11)을 포함한 절연기판(10)상에 게이트 절연막과 게이트 전극물질을 순차 형성한다. 도면상에는 도시되지 않았으나 상기 게이트 형성용 마스크를 이용하여 상기 게이트 전극물질과 게이트 절연막을 패터닝하여 반도체층(11)상에 그하부에 게이트 절연막(12)을 갖는 게이트(13)를 형성한다. 이때, 게이트(13)양측의 비정질 실리콘막으로 된 반도체층(11)이 노출되어진다.Subsequently, a gate insulating film and a gate electrode material are sequentially formed on the
도 1b를 참조하면, 노출된 반도체층(11)으로 고농도 불순물을 이온주입하여 고농도 불순물영역인 소오스영역(11S)과 드레인 영역(11D)을 형성한다. 이때, 반도체층(11)중 게이트(13)하부의 불순물이 도핑되지 않은 부분(11c)은 박막 트랜지스터의 채널영역으로 작용한다.Referring to FIG. 1B, a high concentration impurity ion is implanted into the exposed
도 1c를 참조하면, 기판전면에 감광막을 도포한 다음 상기 게이트(13)보다 큰 폭을 갖도록 감광막 패턴(15)을 형성한다. 감광막 패턴(15)을 형성한 다음 기판전면에 금속막(14)을 스퍼터링법으로 증착한다. 이때, 금속막(14)으로는 Ni, Pd, Ti, Ag, Au, Al, Sb 등이 사용된다.Referring to FIG. 1C, after the photoresist film is coated on the entire surface of the substrate, the
도 1d를 참조하면, 리프트 오프(lift-off) 방법을 이용하여 상기 감광막 패턴(15)을 제거하면, 상기 반도체층(11)의 일부를 노출시키는 금속막 오프셋영역(17)이 형성된다.Referring to FIG. 1D, when the
도 1e를 참조하면, 로(furnace)에서 열처리하여 비정질 실리콘막으로된 반도체층(11)을 결정화하여 폴리 실리콘막의 반도체층(11a)으로 변환된다. 이때, 반도체층(11)의 비정질 실리콘막중 금속막(14)과 콘택된 부분(18)은 MIC(Metal Induced Crystalization)방법에 의해 결정화되고, 금속막 오프셋영역(17)과 채널영역(11C)은 MILC 방법에 의해 결정화된다.Referring to FIG. 1E, a
상기한 바와같은 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 결정입자의 구조가 다른 MIC영역의 경계를 채널영역(11c)의 외부에 위치시킴으로써 소오스/드레인 접합영역(11S), (11D)의 결정구조가 동일하도록 하였다. 이에 따라 채널영역의 트랩현상을 방지하여 소자의 특성을 향상시킬 수 있었다.In the conventional method for manufacturing a thin film transistor using the MILC method as described above, the boundary of the MIC region having a different crystal grain structure is located outside the channel region 11c, so that the source /
그러나, 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 금속막 오프셋영역(17)을 형성하기 위한 별도의 마스크공정이 추가되고, 이에 따라 생산성을 저하시키고 생산단가를 증가시키는 문제점이 있었다.However, in the conventional method of manufacturing a thin film transistor using the MILC method, a separate mask process for forming the metal
또한, 종래의 MILC방법을 이용한 박막 트랜지스터의 제조방법은 반도체층을 형성하는 비정질 실리콘막상에 게이트 산화막 및 게이트를 형성한 다음 MILC방법을 이용하여 비정질 실리콘막을 결정화하기 때문에, 채널영역과 게이트 산화막의 계면특성이 열악해지고, 이에 따라 상당수의 트랩사이트(trap site)를 제공하기 때문에 전계이동도의 저하를 초래하는 문제점이 있었다.In the conventional method of manufacturing a thin film transistor using the MILC method, since the gate oxide film and the gate are formed on the amorphous silicon film forming the semiconductor layer, and then the amorphous silicon film is crystallized using the MILC method, the interface between the channel region and the gate oxide film is used. Since the properties are poor, and thus provide a large number of trap sites (trap sites) there was a problem that causes a decrease in the field mobility.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것 으로서, 채널영역과 게이트산화막간의 계면특성을 향상시킬 수 있는 박막 트랜지스터의 반도체층을 형성하는 방법 및 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art as described above, and to provide a method for forming a semiconductor layer of a thin film transistor and a method for manufacturing the thin film transistor which can improve the interface characteristics between the channel region and the gate oxide film. Its purpose is to.
본 발명의 다른 목적은 게이트 산화막을 형성하기 전에 비정질 실리콘막을 결정화시켜 게이트 산화막과 채널영역간의 계면특성을 향상시킬 수 있는 MILC 방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.Another object of the present invention is to provide a method for forming a semiconductor layer of a thin film transistor and a method for manufacturing the thin film transistor using the MILC method which can improve the interface characteristics between the gate oxide film and the channel region by crystallizing the amorphous silicon film before forming the gate oxide film. Its purpose is to.
본 발명의 다른 목적은 비정질 실리콘막을 폴리실리콘막으로 결정화한 다음 표면처리를 하여 줌으로써 트랩사이트를 감소시켜 전계이동도와 문턱전압 특성을 향상시킬 수 있는 MILC방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 있다.Another object of the present invention is to form a semiconductor layer of a thin film transistor and a thin film transistor using a MILC method which can reduce the trap site by crystallizing the amorphous silicon film to a polysilicon film and then reducing the trap site The present invention provides a method for manufacturing a transistor.
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층상에 상기 반도체층의 일측 가장자리부분이 노출되도록 감광막 패턴을 형성하는 단계와; 상기 노출된 반도체층의 일측 가장자리부분과 콘택되도록 기판전면에 금속막을 형성하는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 일측 가장자리부분을 제외한 나머지 부분의 반도체층을 노출시키는 단계와; 상기 비정질 실리콘막으로된 반도체층을 결정화하여 폴리실리콘막으로 된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단 계로 이루어지는 박막 트랜지스터의 반도체층 형성방법을 제공하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention comprises the steps of forming a semiconductor layer of an amorphous silicon film on an insulating substrate; Forming a photoresist pattern on the semiconductor layer of the amorphous silicon film such that one edge portion of the semiconductor layer is exposed; Forming a metal film on the entire surface of the substrate to be in contact with one edge portion of the exposed semiconductor layer; Removing the photoresist pattern to expose the semiconductor layer of the remaining portions except for one edge portion in contact with the metal layer; Crystallizing the semiconductor layer made of the amorphous silicon film to form a semiconductor layer made of a polysilicon film; Removing the remaining metal film; A method of forming a semiconductor layer of a thin film transistor comprising a step of surface treating a surface of the semiconductor layer is provided.
상기 금속막은 Ni 또는 Pd 중 하나를 수 내지 수백Å의 두께로 증착하며, 상기 비정질실리콘막의 결정화는 400 - 600℃의 온도에서 수행되고, 상기 반도체층의 표면처리공정은 건식식각공정 또는 0.1 - 5% 의 HF 용액을 이용하여 수행하는 것을 특징으로 한다.The metal film deposits one of Ni or Pd to a thickness of several to several hundred microns, the crystallization of the amorphous silicon film is performed at a temperature of 400-600 ℃, the surface treatment process of the semiconductor layer is a dry etching process or 0.1-5 It is characterized by performing using a HF solution of%.
또한, 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층상에 상기 반도체층의 일측 가장자리부분이 노출되도록 감광막 패턴을 형성하는 단계와; 상기 노출된 반도체층의 일측 가장자리부분과 콘택되도록 기판전면에 금속막을 형성하는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 일측 가장자리부분을 제외한 나머지 부분의 반도체층을 노출시키는 단계와; 상기 비정질 실리콘막으로된 반도체층을 결정화하여 폴리실리콘막으로 된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.In addition, the present invention comprises the steps of forming a semiconductor layer of an amorphous silicon film on an insulating substrate; Forming a photoresist pattern on the semiconductor layer of the amorphous silicon film such that one edge portion of the semiconductor layer is exposed; Forming a metal film on the entire surface of the substrate to be in contact with one edge portion of the exposed semiconductor layer; Removing the photoresist pattern to expose the semiconductor layer of the remaining portions except for one edge portion in contact with the metal layer; Crystallizing the semiconductor layer made of the amorphous silicon film to form a semiconductor layer made of a polysilicon film; Removing the remaining metal film; Surface treating the surface of the semiconductor layer; Forming a gate insulating film on the substrate including the semiconductor layer; Forming a gate on the gate insulating film; It provides a method for manufacturing a thin film transistor comprising the step of forming a source / drain region by ion implantation of high concentration impurities into the semiconductor layer.
상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여 상기 소오스/드레인 영역은 오프셋구조를 형성하거나, 또는 상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 반도체층으로 상기 고농도 소오스/드레인 영역과 동일한 도전형을 갖는 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여 상기 소오스/드레인 영역은 LDD구조를 형성하는 것을 특징으로 한다.Forming a spacer on a sidewall of the gate after forming the gate and before forming the high source / drain region, wherein the source / drain region forms an offset structure, or after forming the gate, a high concentration source / drain region Forming a low concentration source / drain region by ion implanting a low concentration impurity having the same conductivity type as the high concentration source / drain region into the semiconductor layer before forming; The method may further include forming spacers on sidewalls of the gate, wherein the source / drain regions form an LDD structure.
또한, 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층상에 상기 반도체층의 양측 가장자리부분이 노출되도록 감광막 패턴을 형성하는 단계와; 상기 노출된 반도체층의 양측 가장자리부분과 콘택되도록 기판전면에 금속막을 형성하는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 양측 가장자리부분을 제외한 나머지 부분의 반도체층을 노출시키는 단계와; 상기 비정질 실리콘막으로된 반도체층을 결정화하여 폴리실리콘막으로 된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계로 이루어지는 박막 트랜지스터의 반도체층 형성방법을 제공하는 것을 특징으로 한다. In addition, the present invention comprises the steps of forming a semiconductor layer of an amorphous silicon film on an insulating substrate; Forming a photoresist pattern on the semiconductor layer of the amorphous silicon film such that both edges of the semiconductor layer are exposed; Forming a metal film on the entire surface of the substrate to be in contact with both edge portions of the exposed semiconductor layer; Removing the photoresist pattern to expose the semiconductor layer of the remaining portions except for both edge portions contacting the metal layer; Crystallizing the semiconductor layer made of the amorphous silicon film to form a semiconductor layer made of a polysilicon film; Removing the remaining metal film; It is characterized by providing a method for forming a semiconductor layer of a thin film transistor comprising the step of surface-treating the surface of the semiconductor layer.
또한, 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층상에 상기 반도체층의 양측 가장자리부분이 노출되도록 감광막 패턴을 형성하는 단계와; 상기 노출된 반도체층의 양측 가장자리부분과 콘택되도록 기판전면에 금속막을 형성하는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 양측 가장자리부분을 제외한 나머지 부분의 반도체층을 노출시키는 단계와; 상기 비정질 실리콘막으로된 반도체층을 결정화하여 폴 리실리콘막으로 된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.In addition, the present invention comprises the steps of forming a semiconductor layer of an amorphous silicon film on an insulating substrate; Forming a photoresist pattern on the semiconductor layer of the amorphous silicon film such that both edges of the semiconductor layer are exposed; Forming a metal film on the entire surface of the substrate to be in contact with both edge portions of the exposed semiconductor layer; Removing the photoresist pattern to expose the semiconductor layer of the remaining portions except for both edge portions contacting the metal layer; Crystallizing the semiconductor layer of the amorphous silicon film to form a semiconductor layer of the polysilicon film; Removing the remaining metal film; Surface treating the surface of the semiconductor layer; Forming a gate insulating film on the substrate including the semiconductor layer; Forming a gate on the gate insulating film; It provides a method for manufacturing a thin film transistor comprising the step of forming a source / drain region by ion implantation of high concentration impurities into the semiconductor layer.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a thin film transistor using a MILC method according to an embodiment of the present invention.
도 2a 를 참조하면, 유리기판과 같은 절연기판(20)상에 후속공정에서 형성될 반도체층의 채널영역으로 불순물이 침투하는 것을 방지하기 위한 산화막으로된 버퍼층(21)을 형성한다. 그위에 비정질 실리콘막(22)을 증착한 다음 반도체층 형성용 마스크(도면상에는 도시되지 않음)를 이용하여 상기비정질 실리콘막(22)을 패터닝하여 반도체층을 형성한다.Referring to FIG. 2A, a
도 2b 를 참조하면, 상기 비정질 실리콘막으로된 반도체층(22)상에 감광막 패턴(23)을 형성하는데, 상기 감광막 패턴(23)은 상기 반도체층(22)의 일측 가장자리부분이 노출되도록 상기 반도체층(22) 및 버퍼층(21)상에 형성한다. Referring to FIG. 2B, a
도 2c를 참조하면, 기판전면에 걸쳐 금속막(24)을 형성한다. 상기 금속막(24)이 상기 반도체층(22)중 상기 노출된 일측 가장자리부분과 콘택되어진 다. 이때, 상기 금속막(24)은 Ni 또는 Pd 와 같은 금속 실리사이드가 형성 가능한 금속을 수 내지 수백Å의 두께로 증착한다.Referring to FIG. 2C, the
도 2d를 참조하면, 상기 감광막 패턴(23)을 제거한다. 상기 감광막 패턴(23)의 제거에 따라 상기 금속막(24)과 콘택되는 일측 가장자리부분을 제외한 비정질 실리콘막으로된 반도체층(22)을 노출시킨다.Referring to FIG. 2D, the
도 2e를 참조하면, 400 내지 600℃의 온도에서 상기 비정질 실리콘막(22)을 결정화한다. 이때, 비정질 실리콘막(22)중 상기 금속막(24)과 콘택되는 부분은 MIC방법에 의해 폴리실리콘막(22-2)으로 결정화되고, 상기 노출된 부분은 MILC방법에 의해 폴리실리콘막(22-1)으로 결정화된다. 이로써, 폴리실리콘막(22-1, 22-1)으로 된 반도체층(22b)이 형성되어진다.Referring to FIG. 2E, the
도 2f를 참조하면, 상기 남아있는 금속막(24)을 제거하고, 상기 반도체층(22b)의 표면특성을 향상시키기 위하여 표면처리공정을 수행한다. 상기 표면처리공정은 상기 반도체층(22b)의 표면에 형성된 자연산화막(도면상에는 도시되지 않음) 또는 불순물등을 제거하기 위한 것으로서, 건식식각공정 또는 0.1 내지 5% HF 용액을 이용하여 제거한다.Referring to FIG. 2F, the remaining
도 2g를 참조하면, 상기 폴리실리콘막으로된 반도체층(22b)상에 게이트 산화막(25) 및 게이트(26)를 형성하고, 상기 반도체층(22b)으로 고농도 불순물을 이온주입하여 소오스/드레인 영역(27)을 형성하면 본 발명의 일 실시예에 따른 박막 트랜지스터가 제조된다.Referring to FIG. 2G, a
이때, 상기 게이트를 형성하고, 게이트 측벽에 스페이서를 형성한 다음 상기 소오스/드레인 영역을 형성하여 오프셋구조를 갖는 소오스/드레인 영역을 형성하거나 또는 상기 게이트를 형성하고 상기 고농도 소오스/드레인 영역과 동일 도전형을 갖는 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성한 다음 게이트의 측벽에 스페이서를 형성하고 고농도 소오스/드레인 영역을 형성하여 LDD 구조를 갖는 소오스/드레인 영역을 형성할 수도 있다.In this case, the gate is formed, a spacer is formed on the sidewall of the gate, and then the source / drain region is formed to form a source / drain region having an offset structure, or the gate is formed and the same conductivity as the high concentration source / drain region. Implants having a type may be implanted to form a low concentration source / drain region, and then a spacer may be formed on the sidewall of the gate, and a high concentration source / drain region may be formed to form a source / drain region having an LDD structure.
상기한 바와같은 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법은 비정질 실리콘막을 결정화하고, 표면처리를 한 다음에 게이트 산화막을 형성하여 줌으로써 반도체층과 게이트 산화막간의 계면특성을 향상시킬 수 있다. 또한, 상기 비정질 실리콘막의 일측가장자리부분만 MIC 방법에 의해 결정화되어 타측으로 MILC방법에 의해 결정화되므로, MIC 영역을 벗어나 소오스/드레인 영역을 형성하는 것도 가능하다.As described above, in the method of manufacturing the thin film transistor according to the exemplary embodiment of the present invention, the interfacial property between the semiconductor layer and the gate oxide film may be improved by crystallizing the amorphous silicon film, performing a surface treatment, and then forming a gate oxide film. In addition, since only one edge portion of the amorphous silicon film is crystallized by the MIC method and crystallized by the MILC method to the other side, it is possible to form a source / drain region beyond the MIC region.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a thin film transistor using a MILC method according to an embodiment of the present invention.
도 3a를 참조하면, 유리기판과 같은 절연기판(30)상에 산화막으로 된 버퍼층(31)을 형성한다. 상기 버퍼층(31)상에 비정질 실리콘막(32)을 증착한 다음 반도체층 형성용 마스크패턴(도면상에는 도시되지 않음)을 이용하여 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로 된 반도체층(32)을 형성한다. Referring to FIG. 3A, a
도 3b 를 참조하면, 상기 비정질 실리콘막으로된 반도체층(32)상에 감광막 패턴(33)을 형성한다. 상기 감광막 패턴(33)은 상기 반도체층(32)을 형성하기 위한 마스크패턴보다 작은 폭을 갖도록 형성한다. 따라서, 상기 비정질 실리콘막으로된 반도체층(32)보다 상기 감광막 패턴(33)의 폭이 작으므로, 상기 반도체층(32)의 양측 가장자리부분이 노출되어진다.Referring to FIG. 3B, a
도 3c를 참조하면, 기판전면에 Ni, Pd와 같은 금속 실리사이드가 형성 가능한 금속막(34)을 수 내지 수백Å의 두께로 형성한다. 상기 금속막(34)은 상기 노출된 반도체층(32)의 양측 가장자리부분과 콘택되어진다.Referring to FIG. 3C, a
도 3d를 참조하면, 상기 감광막 패턴(33)을 제거하여 반도체층(32)을 노출시킨다. 상기 반도체층(32)중 상기 금속막(34)과 콘택되는 양측 가장자리부분을 제외한 부분이 노출되어진다.Referring to FIG. 3D, the
도 3e 를 참조하면, 400 내지 600℃의 온도에서 결정화공정을 수행하여 상기 비정질 실리콘막으로된 반도체층(32)중 상기 금속막(34)과 콘택되는 부분은 MIC 방법에 의해 폴리실리콘막(32-2)으로 결정화되고, 상기 노출된 부분은 MILC방법에 의해 폴리실리콘막(32-1)으로 결정화된다. 이로써, 상기 폴리실리콘막(32-1), (32-2)으로된 반도체층(32b)이 얻어진다.Referring to FIG. 3E, a portion of the
도 3f 를 참조하면, 남아있는 금속막(34)을 제거하고 반도체층(32b)의 표면특성을 향상시켜 주기위하여 표면처리공정을 수행한다.Referring to FIG. 3F, the surface treatment process is performed to remove the remaining
상기 표면처리공정은 상기 반도체층(32b)의 표면에 형성된 자연산화막(도면상에는 도시되지 않음) 또는 불순물등을 제거하기 위한 것으로서, 건식식각공정 또는 0.1 내지 5% HF 용액을 이용하여 제거한다.The surface treatment process is to remove a natural oxide film (not shown) or impurities formed on the surface of the
도 3g를 참조하면, 상기 폴리실리콘막으로된 반도체층(32b)상에 게이트 산화막(35) 및 게이트(36)를 형성하고, 상기 반도체층(32b)으로 고농도 불순물을 이온 주입하여 소오스/드레인 영역(37)을 형성하면 본 발명의 일 실시예에 따른 박막 트랜지스터가 제조된다.Referring to FIG. 3G, a
이때, 상기 게이트를 형성하고, 게이트 측벽에 스페이서를 형성한 다음 상기 소오스/드레인 영역을 형성하여 오프셋구조를 갖는 소오스/드레인 영역을 형성하거나 또는 상기 게이트를 형성하고 상기 고농도 소오스/드레인 영역과 동일 도전형을 갖는 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성한 다음 게이트의 측벽에 스페이서를 형성하고 고농도 소오스/드레인 영역을 형성하여 LDD 구조를 갖는 소오스/드레인 영역을 형성할 수도 있다.In this case, the gate is formed, a spacer is formed on the sidewall of the gate, and then the source / drain region is formed to form a source / drain region having an offset structure, or the gate is formed and the same conductivity as the high concentration source / drain region. Implants having a type may be implanted to form a low concentration source / drain region, and then a spacer may be formed on the sidewall of the gate, and a high concentration source / drain region may be formed to form a source / drain region having an LDD structure.
상기한 바와같은 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법은 비정질 실리콘막을 결정화하고, 표면처리를 한 다음에 게이트 산화막을 형성하여 줌으로써 반도체층과 게이트 산화막간의 계면특성을 향상시킬 수 있다.As described above, in the method of manufacturing the thin film transistor according to the exemplary embodiment of the present invention, the interfacial property between the semiconductor layer and the gate oxide film may be improved by crystallizing the amorphous silicon film, performing a surface treatment, and then forming a gate oxide film.
상기한 바와같은 본 발명의 MILC 방법을 박막 트랜지스터의 제조방법에 따르면, MILC와 MIC의 경계면이 채널영역에 위치하지 않으므로 채널영역에서의 트랩현상을 방지하여 소자의 특성을 향상시킬 수 있다.According to the MILC method of the present invention as described above, according to the manufacturing method of the thin film transistor, since the interface between the MILC and the MIC is not located in the channel region, the trap phenomenon in the channel region can be prevented, thereby improving the characteristics of the device.
또한, 본 발명의 MILC방법을 이용한 박막 트랜지스터의 제조방법은 비정질 실리콘막을 폴리실리콘막으로 결정화하여 반도체층을 형성한 다음에 게이트 산화막을 형성하여 줌으로써, 반도체층과 게이트 산화막간의 계면특성을 향상시켜준다. 따라서, 반도체층과 게이트 산화막간의 트랩사이트를 감소시켜 전계이동도와 문턱전압 특성을 향상시킬 수 있으므로 소자의 특성을 향상시킬 수 있는 이점이 있다. In addition, the method of manufacturing a thin film transistor using the MILC method of the present invention improves the interfacial characteristics between the semiconductor layer and the gate oxide film by forming a semiconductor oxide by crystallizing an amorphous silicon film with a polysilicon film and then forming a gate oxide film. . Therefore, the field mobility and the threshold voltage characteristics can be improved by reducing the trap site between the semiconductor layer and the gate oxide layer, thereby improving the characteristics of the device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (24)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010014721A KR100623226B1 (en) | 2001-03-21 | 2001-03-21 | Method for fabricating TFT using MILC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010014721A KR100623226B1 (en) | 2001-03-21 | 2001-03-21 | Method for fabricating TFT using MILC |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020074758A KR20020074758A (en) | 2002-10-04 |
| KR100623226B1 true KR100623226B1 (en) | 2006-09-11 |
Family
ID=27698200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010014721A KR100623226B1 (en) | 2001-03-21 | 2001-03-21 | Method for fabricating TFT using MILC |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100623226B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990069494A (en) * | 1998-02-10 | 1999-09-06 | 주승기 | Method of manufacturing thin film transistor |
| KR20000065442A (en) * | 1999-04-03 | 2000-11-15 | 구본준 | Thin film transistor having poly silicon active layer and a method of fabricating the same |
-
2001
- 2001-03-21 KR KR1020010014721A patent/KR100623226B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990069494A (en) * | 1998-02-10 | 1999-09-06 | 주승기 | Method of manufacturing thin film transistor |
| KR20000065442A (en) * | 1999-04-03 | 2000-11-15 | 구본준 | Thin film transistor having poly silicon active layer and a method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020074758A (en) | 2002-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3713232B2 (en) | Method of manufacturing thin film transistor including crystalline silicon active layer | |
| US6727122B2 (en) | Method of fabricating polysilicon thin film transistor | |
| KR100437474B1 (en) | Dual channel TFT and Method for Fabricating the same | |
| KR100340124B1 (en) | Method for manufacturing tft | |
| KR100654022B1 (en) | Method of fabricating silicon thin film transistor | |
| KR100635038B1 (en) | Method for fabricating TFT using MILC | |
| KR100590265B1 (en) | Method for fabricating TFT using MILC | |
| KR100623226B1 (en) | Method for fabricating TFT using MILC | |
| KR100753635B1 (en) | Method of Fabricating Thin Film Transistor Having LDD Structure Using MILC | |
| US7427539B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR100252926B1 (en) | Polysilicon thin-film transistor using silicide and manufacturing method thereof | |
| KR20020076625A (en) | Method for fabricating TFT using MILC | |
| KR100628225B1 (en) | method for manufacturing of semiconductor device | |
| US20200227538A1 (en) | Thin film transistor, method of manufacturing thin film transistor, and manufacturing system | |
| KR100271493B1 (en) | Method of manufacturing thin film transistor | |
| US20060121656A1 (en) | Methods of manufacturing semiconductor devices | |
| KR100219065B1 (en) | Method of manufacturing mosfet of semiconductor device | |
| JPH09326495A (en) | Thin film transistor and its manufacturing method | |
| KR100307458B1 (en) | Method for manufacturing Thin Film Transistor | |
| KR100498688B1 (en) | Method for manufacturing multi-gate fin fet in semiconductor | |
| KR100542304B1 (en) | Liquid crystal display device-thin film transistor manufacturing method | |
| KR100228334B1 (en) | Method for fabricating mosfet in semiconductor device | |
| KR101004808B1 (en) | Method for forming silicide of semiconductor device | |
| KR100351441B1 (en) | Method for forming transistor of semiconductor | |
| JP2000114537A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120831 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130830 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |