KR100621990B1 - Semiconductor package and method for fabricating semiconductor package - Google Patents

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Abstract

본 발명은 반도체 칩이 LOC 방식으로 어탯치된 2 장 이상의 리드프레임을 열저항에 의하여 상호 접착시키거나, 2 개 이상의 반도체 패키지를 적층할 때 아웃터 리드를 열저항에 의하여 상호 접착시킨 반도체 패키지 및 그 제조 방법에 관한 것으로, 본 발명에 의하면 2 개 이상의 리드 프레임과 리드 프레임을 얼라인먼트한 후 레이저에 또는 고전압에 의한 스폿 용접에 의하여 리드 프레임과 리드 프레임을 접착하여 리드 프레임과 리드 프레임의 접촉 불량에 의한 반도체 패키지의 제품 불량을 최소화한다.The present invention relates to a semiconductor package in which two or more leadframes to which a semiconductor chip is attached in a LOC manner are bonded to each other by thermal resistance, or when an outer lead is bonded to each other by thermal resistance when two or more semiconductor packages are stacked. According to the present invention, the lead frame and lead frame are bonded by laser or by spot welding by high voltage after aligning two or more lead frames and the lead frame. Minimize product defects in semiconductor packages.

스폿 용접, 레이저, 리드 프레임Spot welding, laser, lead frame

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating semiconductor package}Semiconductor package and method for fabricating semiconductor package

도 1은 본 발명에 의한 하부 리드 프레임의 평면도.1 is a plan view of a lower lead frame according to the present invention.

도 2는 본 발명에 의한 상부 리드 프레임의 평면도.Figure 2 is a plan view of the upper lead frame according to the present invention.

도 3은 도 1의 하부 리드 프레임과 도 2의 상부 리드 프레임을 겹쳐 얼라인먼트한 상태에서 하부 리드 프레임의 아웃터 리드와 상부 리드 프레임의 접속용 리드를 접속하는 것을 도시한 설명도.FIG. 3 is an explanatory diagram illustrating connecting the outer lead of the lower lead frame and the connecting lead of the upper lead frame in a state in which the lower lead frame of FIG. 1 and the upper lead frame of FIG. 2 overlap with each other;

도 4는 본 발명의 다른 실시예를 도시한 설명도.4 is an explanatory diagram showing another embodiment of the present invention.

도 5a는 다른 실시예로 QFP 패키지의 리드 상부를 링 형태의 스폿 로드로 접합하는 것을 설명하기 위한 설명도.5A is an explanatory diagram for explaining bonding the upper part of the lead of the QFP package to the ring-shaped spot rod in another embodiment;

도 5b는 QFP 패키지의 리드 하부를 링 형태의 스폿 로드로 접합하는 것을 설명하기 위한 설명도.5B is an explanatory diagram for explaining joining a lower portion of a lead of a QFP package to a ring rod spot rod;

도 6a, 도 6b는 듀얼 인-라인 패키지의 하부 리드 프레임과 상부 리드 프레임을 바(bar) 형태의 스폿 로드로 접속하는 것을 설명하기 위한 설명도.6A and 6B are explanatory views for explaining connecting the lower lead frame and the upper lead frame of the dual in-line package with a bar rod spot rod;

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 칩이 LOC 방식으로 어탯치된 2 장 이상의 리드프레임을 열저항에 의하여 상호 접착시키거나, 2 개 이상의 반도체 패키지를 적층할 때, 아웃터 리드를 열저항에 의하여 상호 접착시킨 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, when a semiconductor chip attaches two or more lead frames attached by a LOC method to each other by thermal resistance, or when stacking two or more semiconductor packages. The present invention relates to a semiconductor package in which an outer lead is bonded to each other by thermal resistance, and a method of manufacturing the same.

최근들어 급속한 개발이 진행되고 있는 반도체 제조 기술의 개발에 의하여 반도체 제품의 고집적화 및 고성능화가 급속하게 진행되고 있다.Recently, due to the development of semiconductor manufacturing technology, which is rapidly progressing, high integration and high performance of semiconductor products are rapidly progressing.

반도체 제품중 메모리 반도체 제품의 저장용량 발전을 살펴보면, 4Mbit, 16Mbit, 64Mbit, 128Mbit, 256Mbit로 집적도가 2 배 또는 4 배씩 증가되는 것을 알 수 있는데, 특이하게 최근 개발된 256Mbit의 경우, 128Mbit 반도체 칩 2 개를 패키징 기술을 이용하여 256Mbit 반도체 제품으로 제작하는 기술에 의하여 제작하기도 한다.Looking at the storage capacity development of memory semiconductor products among semiconductor products, it can be seen that the density is increased by 2 or 4 times to 4Mbit, 16Mbit, 64Mbit, 128Mbit, and 256Mbit. Dogs are also manufactured by a technology that manufactures 256Mbit semiconductor products using packaging technology.

이때, 제작 방법 또한 크게 보아 2 가지 방법이 주로 사용되고 있는데, 그 중 하나는 패키징이 완전히 끝난 128Mbit 반도체 제품 2 개를 적층하는 멀티 패키징 방법이 있고, 나머지 하나의 방법은 1 개의 패키지 내부에 2 개의 반도체 칩을 실장하는 멀티 칩 패키징 방법이 있을 수 있는 바, 이들중 후자의 경우를 설명하면 다음과 같다.At this time, the production method is also largely used, two methods are mainly used, one of them is a multi-packaging method of stacking two complete 128Mbit semiconductor products, the other method is two semiconductors in one package There may be a multi-chip packaging method for mounting a chip, the latter of which will be described as follows.

먼저, 이들 반도체 칩이 센터 패드일 경우 패키지의 크기를 가장 작게 구현할 수 있는 LOC(Lead On Chip) 방식 패키지를 적용한다.First, when the semiconductor chip is a center pad, a lead on chip (LOC) package that can realize the smallest package size is applied.

이를 구현하기 위해서는 2 개의 반도체 칩과 2 개의 리드 프레임을 필요로 하는 바, 2 개의 리드 프레임을 상부 리드 프레임 및 하부 리드 프레임이라 정의한 다.In order to implement this, two semiconductor chips and two lead frames are required. Two lead frames are defined as an upper lead frame and a lower lead frame.

이때, 상부 리드 프레임은 다시 인너 리드와 아웃터 리드로 구성되는데, 아웃터 리드는 몰딩되었을 때 단부가 몰드 수지에 의하여 감싸여지는 길이를 갖는다.At this time, the upper lead frame is composed of an inner lead and an outer lead again, the outer lead has a length that the end is wrapped by the mold resin when molded.

한편, 하부 리드 프레임은 인너 리드와 아웃터 리드로 구성되는데, 아웃터 리드는 인쇄회로기판 등에 실장될 수 있는 충분한 길이를 갖도록 구성된다.On the other hand, the lower lead frame is composed of an inner lead and an outer lead, the outer lead is configured to have a sufficient length to be mounted on a printed circuit board or the like.

이와 같은 구성요소를 갖는 반도체 패키지의 조립 방법을 살펴보면, 상부 리드 프레임 및 하부 리드 프레임의 인너 리드에 동일한 128Mbit 반도체 칩을 양면 절연 테입에 의하여 어탯치하고, 상부 리드 프레임 및 하부 리드 프레임의 인너 리드와 반도체 칩의 본딩 패드를 와이어로 와이어 본딩한다.In the assembly method of the semiconductor package having such a component, the same 128Mbit semiconductor chip is attached to the inner lead of the upper lead frame and the lower lead frame by double-sided insulating tape, and the inner lead of the upper lead frame and the lower lead frame The bonding pad of the semiconductor chip is wire bonded with a wire.

이후, 상부 리드 프레임과 하부 리드 프레임의 반도체 칩이 상호 마주보도록 한 상태에서 상부 리드 프레임 및 하부 리드 프레임을 얼라인먼트 시킨 후, 몰드 다이(mold die)에 얼라인먼트된 상부 리드 프레임 및 하부 리드 프레임을 위치시킨 후 몰딩 수지에 의하여 몰딩 공정을 수행한다.Subsequently, the upper lead frame and the lower lead frame are aligned while the semiconductor chips of the upper lead frame and the lower lead frame face each other, and then the upper lead frame and the lower lead frame are aligned on a mold die. After the molding process is performed by the molding resin.

이때, 상부 리드 프레임 및 하부 리드 프레임은 몰딩 수지에 의하여 가압되면서 단순 밀착되어 전기적으로 연결되고, 이후, 몰드 외측으로 돌출된 아웃터 리드를 트리밍 및 포밍하여 반도체 패키지를 제작한다.In this case, the upper lead frame and the lower lead frame are simply pressed and electrically connected while being pressed by the molding resin, and then, by trimming and forming the outer lead protruding out of the mold, a semiconductor package is manufactured.

그러나, 이와 같은 방식 및 구조에 의하여 제작된 반도체 패키지의 2 개의 리드 프레임은 몰딩 공정중 몰드 수지의 가압력에 의하여서만 단순 접촉된 상태로 반도체 칩으로부터 신호가 출력, 반도체 칩으로 신호가 입력되므로 다음과 같은 다양한 문제가 발생된다.However, the two lead frames of the semiconductor package manufactured according to the above-described method and structure are outputted from the semiconductor chip and the signal is input to the semiconductor chip in a simple contact state only by the pressing force of the mold resin during the molding process. The same various problems arise.

예를 들면, 몰딩과정에서 2 개의 리드 프레임이 완전히 밀착되지 않은 상태로 2 개의 리드 프레임이 몰딩되는 경우 또는 몰드 수지의 팽창 수축이 발생하였을 경우 리드 프레임간 접촉 불량에 의한 신호 전송 불량이 빈번하게 발생된다.For example, when two lead frames are molded while the two lead frames are not completely in contact with each other, or when the expansion and contraction of the mold resin occurs, poor signal transmission due to poor contact between the lead frames occurs frequently. do.

따라서, 본 발명은 이와 같은 종래 반도체 패키지의 문제점이 2 개의 리드 프레임이 단순 접촉된 상태로 몰딩되기 때문에 발생한 것을 감안한 것으로, 본 발명의 목적은 2 개의 리드 프레임이 외부에서 소정 힘이 가해지더라도 서로 분리되면서 접촉 불량이 발생하지 않도록 함에 있다.Accordingly, the present invention takes into account that such a problem of the conventional semiconductor package is caused because the two lead frames are molded in a simple contact state, and an object of the present invention is that the two lead frames are separated from each other even when a predetermined force is applied from the outside. While preventing contact failure from occurring.

본 발명의 다른 목적은 후술될 본 발명의 상세한 설명에서 보다 명확해질 것이다.Other objects of the present invention will become more apparent from the following detailed description of the invention.

이와 같은 본 발명의 목적을 달성하기 위한 반도체 패키지는 도전성 스트립 몸체, 스트립 몸체에 형성된 복수개의 몰딩 영역 내부에 각각 형성된 인너 리드, 몰딩 영역 외부에 형성된 아웃터 리드로 구성된 제 1 리드 프레임과, 도전성 스트립 몸체, 스트립 몸체에 형성된 복수개의 몰딩 영역 내부에 각각 형성된 인너 리드, 몰딩 영역 내부에 형성되며 열저항 발생 수단에 의하여 발생한 열저항에 의하여 아웃터 리드와 접속되는 접속용 리드가 형성된 제 2 리드 프레임과, 제 1, 제 2 리드 프레임의 인너 리드에 절연된 상태로 접착된 반도체 칩과, 인너 리드와 반도체 칩을 전기적으로 연결하는 와이어와, 제 1, 제 2 리드 프레임, 반도체 칩, 와이어를 감싸는 몰드 수지를 포함한다.The semiconductor package for achieving the object of the present invention comprises a conductive strip body, a first lead frame consisting of an inner lead formed in each of the plurality of molding regions formed on the strip body, an outer lead formed outside the molding region, and a conductive strip body. A second lead frame having an inner lead formed in each of the plurality of molding regions formed in the strip body and a connecting lead formed in the molding region and connected to the outer lead by a thermal resistance generated by the heat resistance generating means; 1, a semiconductor chip bonded insulated from the inner lead of the second lead frame, a wire electrically connecting the inner lead and the semiconductor chip, and a mold resin surrounding the first and second lead frame, the semiconductor chip, and the wire. Include.

이하, 본 발명에 의한 반도체 패키지의 구성 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the configuration and operation of the semiconductor package according to the present invention will be described with reference to the accompanying drawings.

본 발명에 의한 반도체 패키지는 첨부된 도 1 또는 도 2에 도시된 리드 프레임(100,200), 도 3에 도시된 반도체 칩(400), 와이어(500), 몰드 수지(600)로 구성된다.The semiconductor package according to the present invention includes the lead frames 100 and 200 shown in FIG. 1 or 2, the semiconductor chip 400 shown in FIG. 3, the wire 500, and the mold resin 600.

리드 프레임(100,200)은 다시 하부 리드 프레임(100)과 상부 리드 프레임(200)으로 구성된다.The lead frames 100 and 200 are again composed of a lower lead frame 100 and an upper lead frame 200.

하부 리드 프레임(100)은 두께가 얇고 긴 직사각형 형상의 스트립 몸체(110), 스트립 몸체(110)에 형성된 인너 리드(120)와 아웃터 리드(130)로 구성된다.The lower lead frame 100 includes a strip body 110 having a thin thickness and a long rectangular shape, an inner lead 120 and an outer lead 130 formed on the strip body 110.

아웃터 리드(130)는 도 1에 점선으로 표시된 몰딩 영역(140)의 외측에 복수개이면서 상호 소정 간격을 갖도록 직사각형 홀(150)을 형성함으로써 제작되는 바, 직사각형 홀(150)과 직사각형 홀(150)의 사이에 해당하는 스트립 몸체(110) 부분이 아웃터 리드(130)가 되는 것이다.The outer lead 130 is manufactured by forming a plurality of rectangular holes 150 on the outside of the molding region 140 indicated by a dotted line in FIG. 1 and having a predetermined distance from each other. The rectangular holes 150 and the rectangular holes 150 are formed. The strip body 110 corresponding to the portion of the outer lead 130 will be.

이 아웃터 리드(130)는 도 1에 도시된 바와 같이 몰딩 영역(140)의 중심을 기준으로 서로 대향하도록 양측에 형성된다.As illustrated in FIG. 1, the outer lead 130 is formed at both sides to face each other with respect to the center of the molding region 140.

한편, 앞서 설명한 몰딩 영역(140)의 내부에는 아웃터 리드(130)로부터 연장된 인너 리드(120)가 형성된다.Meanwhile, the inner lead 120 extending from the outer lead 130 is formed in the molding region 140 described above.

이때, 인너 리드(120)의 단부중 밑면에는 비전도성 양면 접착 테이프(125,225)가 접착되고, 비전도성 접착 테이프(125,225)는 반도체 칩(400)의 상면 소정 영역에 부착된다. 이때, 반도체 칩(400)중 하부 리드 프레임(100)에 부착되는 반도체 칩을 하부 반도체 칩(410), 상부 리드 프레임(200)에 부착되는 반도체 칩을 상부 반도체 칩(420)이라 정의하기로 한다.In this case, the non-conductive double-sided adhesive tapes 125 and 225 are attached to the bottom of the end of the inner lead 120, and the non-conductive adhesive tapes 125 and 225 are attached to a predetermined region on the upper surface of the semiconductor chip 400. In this case, the semiconductor chip attached to the lower lead frame 100 among the semiconductor chips 400 will be defined as the lower semiconductor chip 410 and the semiconductor chip attached to the upper lead frame 200 as the upper semiconductor chip 420. .

이하, 하부 리드 프레임(100)과 함께 본 발명에 의한 반도체 패키지를 구성하는 중요한 구성요소인 상부 리드 프레임(200)을 설명하기로 한다.Hereinafter, the upper lead frame 200 which is an important component constituting the semiconductor package according to the present invention together with the lower lead frame 100 will be described.

상부 리드 프레임(200)은 두께가 얇고 긴 직육면체 플레이트 형상인 스트립 몸체(210), 인너 리드(220), 아웃터 리드(230)로 구성되는 바, 이를 도 2를 참조하여 설명하기로 한다.The upper lead frame 200 is composed of a strip body 210, an inner lead 220, and an outer lead 230 having a thin and long rectangular parallelepiped plate shape, which will be described with reference to FIG. 2.

먼저, 스트립 몸체(210)에는 도 1을 통하여 앞서 설명한 하부 리드 프레임(100)에 형성된 몰딩 영역(140)과 일치하는 몰딩 영역(240)이 형성된다.First, a molding region 240 is formed in the strip body 210 to coincide with the molding region 140 formed in the lower lead frame 100 described above with reference to FIG. 1.

몰딩 영역(240)의 내부에는 인너 리드(220) 및 하부 리드 프레임(100)의 아웃터 리드(130)와 접속되기 위한 접속용 리드(230)가 형성된다.A connection lead 230 is formed in the molding region 240 to be connected to the inner lead 220 and the outer lead 130 of the lower lead frame 100.

보다 구체적으로 몰딩 영역(240)을 기준으로 내부에 형성된 인너 리드(220)는 앞서 언급한 하부 리드 프레임(100)에 형성된 인너 리드(120)와 동일한 크기 및 동일한 형상을 갖는다.More specifically, the inner lead 220 formed therein with respect to the molding region 240 has the same size and the same shape as the inner lead 120 formed in the lower lead frame 100 mentioned above.

물론, 이는 도 3에 도시된 바와 같이 하부 리드 프레임(100)에 부착되는 반도체 칩(410)과 상부 리드 프레임(200)에 부착되는 반도체 칩(420)의 크기 및 종류가 같을 경우이며, 만일 반도체 칩(410,420)의 크기 및 종류가 다를 경우에는 해당 반도체 칩에 적합하게 인너 리드(220)를 제작하여야 한다.Of course, this is a case where the size and type of the semiconductor chip 410 attached to the lower lead frame 100 and the semiconductor chip 420 attached to the upper lead frame 200 are the same as shown in FIG. 3. When the size and type of the chips 410 and 420 are different, the inner lead 220 should be manufactured to be suitable for the semiconductor chip.

본 발명에서는 일실시예로 하부 리드 프레임(100) 및 상부 리드 프레임(200) 에 접속되는 반도체 칩(410,420)을 동일 크기 및 동일 종류를 사용함으로, 하부 리드 프레임(100)과 상부 리드 프레임(200)의 인너 리드(120,220)는 동일한 형상을 갖는다.In the present invention, the lower lead frame 100 and the upper lead frame 200 by using the same size and the same type of semiconductor chips 410 and 420 connected to the lower lead frame 100 and the upper lead frame 200 in one embodiment. Inner leads 120 and 220 have a same shape.

한편, 접속용 리드(230)는 하부 리드 프레임(100)의 아웃터 리드(130)와 열저항에 의하여 접속되도록 하여 외력에 의하여서도 하부 리드 프레임(100)의 아웃터 리드(130)와 분리되지 않도록 하는 역할을 하는 바, 접속용 리드(230)와 하부 리드 프레임(100)의 아웃터 리드(130)는 스폿 용접 또는 레이저에 의한 열저항 용접 등에 의하여 견고하게 접착된다.On the other hand, the connection lead 230 is to be connected to the outer lead 130 of the lower lead frame 100 by the thermal resistance so as not to be separated from the outer lead 130 of the lower lead frame 100 by an external force. As a result, the connection lead 230 and the outer lead 130 of the lower lead frame 100 are firmly adhered by spot welding or thermal resistance welding by laser.

보다 구체적으로 도 3에 도시된 바와 같이 레이저에 의한 열저항 용접의 경우, 반도체 칩(410,420)이 하부 리드 프레임(100)의 인너 리드(120) 및 상부 리드 프레임(100)의 인너 리드(220)에 어탯치된 상태에서 반도체 칩(410,420)과 인너 리드(120,220)는 와이어에 의하여 와이어 본딩된다.More specifically, as shown in FIG. 3, in the case of thermal resistance welding by a laser, the semiconductor chips 410 and 420 may include the inner lead 120 of the lower lead frame 100 and the inner lead 220 of the upper lead frame 100. In the attached state, the semiconductor chips 410 and 420 and the inner leads 120 and 220 are wire bonded by a wire.

이후, 하부 리드 프레임(100)의 아웃터 리드(130)의 하부 및 상부 리드 프레임(200)의 접속용 리드(230)의 상부에는 레이저 빔이 주사되어 하부 리드 프레임(100)의 아웃터 리드(130)와 상부 리드 프레임(200)의 접속용 리드(230)는 열저항에 의하여 견고하게 접착된다.Subsequently, a laser beam is scanned on the lower part of the outer lead 130 of the lower lead frame 100 and the upper part of the connecting lead 230 of the upper lead frame 200 to scan the outer lead 130 of the lower lead frame 100. And the connection lead 230 of the upper lead frame 200 are firmly bonded by heat resistance.

다른 실시예로 반도체 칩(410)이 어탯치된 하부 리드 프레임(100)의 아웃터 리드(130)와 반도체 칩(420)이 어탯치된 상부 리드 프레임(200)의 접속용 리드(230)가 얼라인먼트된 상태에서 하부 리드 프레임(200)의 아웃터 리드(130) 상면 및 접속용 리드(230)의 하면에는 도 3, 도 5, 도 6에 도시된 스폿 로드가 접속 된 상태에서 순간적으로 아웃터 리드(130) 상면과 접속용 리드(230)의 하면이 가압되면서 고전압이 인가되어 아웃터 리드(130)와 접속용 리드(230)는 열저항에 의하여 스폿 용접되어 상호 견고하게 접착된다.In another embodiment, the outer lead 130 of the lower lead frame 100 to which the semiconductor chip 410 is attached is aligned with the lead 230 for connecting the upper lead frame 200 to which the semiconductor chip 420 is attached. 3 and 5 and 6, the outer lead 130 is instantaneously connected to the upper surface of the outer lead 130 of the lower lead frame 200 and the lower surface of the connecting lead 230 in the state of being connected. As the upper surface and the lower surface of the connecting lead 230 are pressed, a high voltage is applied, and the outer lead 130 and the connecting lead 230 are spot welded by thermal resistance, thereby being firmly bonded to each other.

이때, 도 5a 또는 도 5b에 도시된 바와 같이, 반도체 패키지가 쿼드 플랫 패키지(Quad Flat Package;QFP,800)일 경우 스폿 용접을 한 번의 작업으로 종료하기 위하여 스폿 로드(830)는 쿼드 플랫 패키지(800)의 아웃터 리드(810)에 상, 하부에 위치하며, 사각 링(ring) 형상을 갖는다.In this case, as shown in FIG. 5A or 5B, when the semiconductor package is a quad flat package (QFP, 800), the spot rod 830 may be a quad flat package (10) to finish spot welding in one operation. The upper and lower parts of the outer lead 810 of the 800 may have a rectangular ring shape.

또한 도 6a, 도 6b에 도시된 바와 같이, 반도체 패키지가 듀얼 인-라인 패키지(900)일 경우 쿼드 플랫 패키지(800)에서와 같이 사각 링 형상을 갖는 스폿 로드(830)를 사용하여도 무방하지만 바람직하게 듀얼 인-라인 패키지(900)의 상, 하부에 위치하며 바(bar) 타입을 갖는 스폿 리드(930)를 사용하는 것이 무방하다.In addition, as shown in FIGS. 6A and 6B, when the semiconductor package is a dual in-line package 900, a spot rod 830 having a rectangular ring shape may be used as in the quad flat package 800. Preferably, a spot lead 930 having a bar type and positioned above and below the dual in-line package 900 may be used.

앞서 언급한 방법에 의하여 하부 리드 프레임(100)과 상부 리드 프레임(200)이 접착된 상태에서 몰딩이 수행된 후, 트리밍 공정 및 포밍 공정이 진행된다.After the molding is performed in a state in which the lower lead frame 100 and the upper lead frame 200 are adhered by the aforementioned method, a trimming process and a forming process are performed.

이하, 본 발명에 의한 반도체 패키지의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described with reference to the accompanying drawings.

먼저, 도 1 또는 도 2에 도시된 하부 리드 프레임(100) 및 상부 리드 프레임(200)의 인너 리드(120,220)에 반도체 칩(410,420)을 부착하고, 반도체 칩(410,420)이 안착된 하부 리드 프레임(100) 및 상부 리드 프레임(200)을 얼라인먼트 시킨 후, 하부 리드 프레임(100)의 아웃터 리드(130)와 상부 리드 프레임(200)의 접속용 리드(230)를 앞서 언급한 레이저 또는 스폿 용접 방식에 의 하여 열저항 방식으로 접착한다.First, the semiconductor chips 410 and 420 are attached to the inner leads 120 and 220 of the lower lead frame 100 and the upper lead frame 200 illustrated in FIG. 1 or 2, and the lower lead frames on which the semiconductor chips 410 and 420 are seated. After the alignment between the upper lead frame 200 and the upper lead frame 200, the outer lead 130 of the lower lead frame 100 and the connecting lead 230 of the upper lead frame 200 are laser or spot welding. By heat resistance method.

이후, 하부 리드 프레임(100)의 인너 리드(130)와 인너 리드(120)의 밑면에 부착된 반도체 칩(410)을 와이어(미도시)로 와이어 본딩하고, 상부 리드 프레임(200)의 인너 리드(220)와 인너 리드(220)의 밑면에 부착된 반도체 칩(420)을 와이어(미도시)로 본딩한다.Thereafter, the inner lead 130 of the lower lead frame 100 and the semiconductor chip 410 attached to the bottom surface of the inner lead 120 are wire bonded with a wire (not shown), and the inner lead of the upper lead frame 200 is connected. The semiconductor chip 420 attached to the bottom surface of the 220 and the inner lead 220 is bonded with a wire (not shown).

이처럼 와이어 본딩을 하부 리드 프레임(100)의 아웃터 리드(120)와 상부 리드 프레임(200)의 접속용 리드(230)를 접속한 후 하는 것은 고전압이 리드 프레임(100,200)에 인가되는 스폿 용접의 경우 리드 프레임(100,200)에 인가된 고전압이 와이어를 통하여 반도체 칩(410,420)에 인가됨으로써 반도체 칩(410,420)의 파손을 방지 하기 위함이다.The wire bonding is performed after connecting the outer lead 120 of the lower lead frame 100 and the connecting lead 230 of the upper lead frame 200 in the case of spot welding in which high voltage is applied to the lead frames 100 and 200. This is to prevent damage to the semiconductor chips 410 and 420 by applying a high voltage applied to the lead frames 100 and 200 to the semiconductor chips 410 and 420 through wires.

이후, 와이어 본딩까지 종료된 하부 리드 프레임(100)과 상부 리드 프레임(200)은 몰딩 공정이 종료된 후, 트리밍 공정 및 포밍 공정이 종료되어 반도체 패키지가 제조된다.Subsequently, after the molding process is finished, the lower lead frame 100 and the upper lead frame 200 finished until the wire bonding are finished, and the trimming process and the forming process are finished to manufacture the semiconductor package.

한편, 도 4에는 반도체 칩의 패키징이 완전히 종료된 적어도 2 개 이상의 반도체 패키지(710,720)의 아웃터 리드(712,722)를 적층하고 앞서 언급한 것과 같이 레이저에 의한 열저항 방식에 의하여 아웃터 리드(712)와 아웃터 리드(722)를 접착한 실시예가 도시되어 있다.Meanwhile, in FIG. 4, the outer leads 712 and 722 of at least two semiconductor packages 710 and 720 having completely finished packaging of the semiconductor chip are stacked, and as described above, the outer leads 712 and the outer leads 712 are formed by a thermal resistance method using laser. An embodiment in which the outer lead 722 is bonded is shown.

이상에서 상세하게 설명한 것과 같이 2 개 이상의 리드 프레임과 리드 프레임을 얼라인먼트한 후 레이저에 또는 고전압에 의한 스폿 용접에 의하여 리드 프레 임과 리드 프레임을 접착하여 리드 프레임과 리드 프레임의 접촉 불량에 의한 반도체 패키지의 제품 불량을 최소화하는 효과가 있다.As described in detail above, after aligning two or more lead frames and the lead frame, the semiconductor package is caused by a poor contact between the lead frame and the lead frame by adhering the lead frame and the lead frame to the laser or by spot welding by high voltage. It is effective to minimize product defects.

Claims (5)

삭제delete 삭제delete 삭제delete 도전성 스트립 몸체와 상기 스트립 몸체에 형성된 복수개의 몰딩 영역 내부에 각각 형성된 인너 리드와 상기 몰딩 영역 외부에 형성된 아웃터 리드로 구성되며 상기 인너 리드에 반도체 칩이 부착된 제 1 리드 프레임 및 도전성 스트립 몸체와 상기 스트립 몸체에 형성된 복수개의 몰딩 영역 내부에 각각 형성된 인너 리드와 상기 몰딩 영역 내부에 형성된 접속용 리드로 구성되며 상기 인너 리드에 반도체 칩이 부착된 제 2 리드 프레임이 준비되는 단계와;A first lead frame and a conductive strip body including a conductive strip body, an inner lead formed in each of the plurality of molding regions formed in the strip body, and an outer lead formed outside the molding region, and having a semiconductor chip attached to the inner lead; Preparing a second lead frame including an inner lead formed in the plurality of molding regions formed in the strip body and a connection lead formed in the molding region, and having a semiconductor chip attached to the inner lead; 상기 아웃터 리드의 상,하부에 위치하는 열저항 발생 수단에 의해 상기 아웃터 리드와 상기 접속용 리드가 일괄적으로 접속되는 단계와;Collectively connecting the outer lead and the connecting lead by thermal resistance generating means located above and below the outer lead; 상기 제 1, 제 2 리드 프레임의 상기 인너 리드와 상기 반도체 칩을 와이어로 본딩하는 단계와;Bonding the inner lead and the semiconductor chip of the first and second lead frames with wires; 와이어로 본딩된 반도체 칩이 형성된 상기 제 1, 제 2 리드 프레임을 몰딩하는 단계와;Molding the first and second lead frames having a semiconductor chip bonded with a wire; 몰딩된 제 1, 제 2 리드 프레임을 트리밍/포밍하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.And trimming / forming the molded first and second lead frames. 제 4항에 있어서, 상기 열저항 발생 수단은 상기 아웃터 리드의 상면 및 상기 접속용 리드의 밑면에 밀착되며, 상기 아웃터 리드와 상기 접속용 리드를 순간적으로 용접하는 스폿 용접 장치이며,The method of claim 4, wherein the heat resistance generating means is a spot welding device that is in close contact with the upper surface of the outer lead and the lower surface of the connecting lead, and instantaneously welding the outer lead and the connecting lead, 상기 스폿 용접 장치는 상기 반도체 패키지의 상기 아웃터 리드 배치에 따라 바(bar) 형상 또는 링(ring) 형상 중 어느 하나의 형상으로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.The spot welding apparatus is a semiconductor package manufacturing method, characterized in that formed in any one of a bar shape or a ring shape according to the arrangement of the outer lead of the semiconductor package.
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