KR100621755B1 - Method for Forming Isolation Structure Capable of Maintaining Uniform Step Height - Google Patents
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Abstract
본 발명의 소자분리 구조 제조 방법은 트렌치를 채우는 필드 산화막의 두께(STI 단차 높이)를 모든 웨이퍼에 대해 균일하게 유지하기 위한 것으로, 반도체 기판에 질화막을 도포하는 단계와, 반도체 기판의 일정 영역을 식각하여 트렌치를 형성하는 단계와, 트렌치에 필드 산화막을 채우는 단계와, 트렌치를 채운 필드 산화막의 표면을 연마하는 단계를 포함하며, 필드 산화막을 연마한 다음에는 질화막이 서로 다른 웨이퍼에 따라 잔류된 양을 고려하여 필드 산화막의 식각량을 조절하여 필드 산화막을 소모시키는 필드 산화막 소모 단계가 추가된다. 필드 산화막 소모 단계에서 필드 산화막의 식각은 플라즈마 식각으로 이루어지며, 필드 산화막의 연마는 CMP이고, 필드 산화막의 최종 두께는 필드 산화막을 CMP한 직후의 필드 산화막 두께에서 필드 산화막 소모 단계에서 필드 산화막을 식각하는 양을 빼고, 여기에 소자분리 구조 제조 후 접속부 형성 공정 이전까지의 필드 산화막 소모량을 더 뺀 값으로 결정된다. 이것은 소자분리 영역 사이에 있는 활성영역의 서로 다른 면적과 공정 흐름에 따라 달라지는 필드 산화막의 소모량을 고려하기 위한 것이다. 필드 산화막 소모 단계에서 필드 산화막의 식각량은 플라즈마 식각 시간을 웨이퍼별로 서로 다르게 함으로써 조절된다.The device isolation structure fabrication method of the present invention is to maintain the thickness (STI step height) of the field oxide film filling the trenches uniformly for all wafers, applying a nitride film to the semiconductor substrate, and etching a predetermined region of the semiconductor substrate. Forming a trench, filling a trench with a field oxide film, and polishing a surface of the trench filled with a field oxide film, and after polishing the field oxide film, the amount of nitride film remaining according to different wafers is measured. In consideration of this, a field oxide film consuming step of consuming the field oxide film by adjusting the etching amount of the field oxide film is added. The etching of the field oxide layer is performed by plasma etching in the field oxide consumption step, the polishing of the field oxide layer is CMP, and the final thickness of the field oxide layer is etched from the field oxide layer at the field oxide layer thickness step immediately after the CMP of the field oxide layer. It is determined by subtracting the amount of the oxide layer and subtracting the field oxide film consumption from the fabrication of the device isolation structure to the connection forming step. This is to take into account the amount of field oxide film that varies depending on the process area and the different area of the active region between the device isolation regions. In the field oxide film consuming step, the etching amount of the field oxide film is controlled by varying the plasma etching time for each wafer.
트렌치, STI, Trench, STI,
Description
도 1 내지 도 4는 본 발명을 적용하기에 적합한 얕은 트렌치에 의한 소자분리(STI) 구조의 제조 과정을 설명하기 위한 단면도.1 to 4 are cross-sectional views illustrating a manufacturing process of a device isolation (STI) structure by a shallow trench suitable for applying the present invention.
<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>
10: 반도체 기판 20: 패드 산화막10
30: 질화막 40: 트렌치(trench)30: nitride film 40: trench
50: 필드 산화막50: field oxide film
본 발명은 트렌치에 의한 반도체의 소자분리 기술에 관한 것으로서, 좀 더 구체적으로는 트렌치를 채우는 필드 산화막의 두께(STI의 단차 높이)를 모든 웨이퍼에 대해 균일하게 유지할 수 있는 소자분리 구조의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation technology of semiconductors by trenches, and more particularly, to a method of manufacturing a device isolation structure capable of uniformly maintaining the thickness (step height of STI) of a field oxide film filling a trench for all wafers. It is about.
소자 분리 기술 중 얕은 트렌치 분리(shallow trench isolation, 이하 'STI'라 함)는 반도체 기판에 도랑 모양의 트렌치를 파고 이 트렌치에 절연물을 채워 넣어 소자를 분리하는 것으로 전통적인 소자 분리 방법인 실리콘의 국부 산화(LOCOS: Local Oxidation of Silicon)에 비해 면적을 작게 차지하는 등의 장점이 있다.Shallow trench isolation (STI) is a device isolation technique that digs trenches in semiconductor substrates and fills the trench with insulators to separate the devices. Compared to (LOCOS: Local Oxidation of Silicon), it occupies a small area.
STI를 형성하기 위해서는 (1) 실리콘 기판에 플라즈마 식각 등으로 트렌치를 식각하는 공정, (2) 트렌치에 화학기상증착 (CVD: Chemical Vapor Deposition) 등으로 산화막을 채우는 공정, (3) 산화막에 있는 갭(gap)을 채워 산화막을 치밀(densification)하게 하면서 식각에 의해 손상된 부분을 처리하기 위한 어닐링 공정, (4) 화학 기계적 연마(CMP: Chemical Mechanical Planarization) 등에 의한 표면 평탄화 공정을 진행하여야 한다. STI에서는 CVD 산화막을 채우기 위한 트렌치 프로파일 각도 조정, 트렌치 바닥면의 모양, 마스크 층에 대한 선택도, 식각에 의해 초래되는 트렌치 측벽과 바닥면의 손상과 오염의 최소화 등이 중요한 변수가 된다.To form an STI, (1) etching a trench in a silicon substrate by plasma etching, (2) filling an oxide film by chemical vapor deposition (CVD), or the like (3) a gap in the oxide film The annealing process for treating the damaged part by etching while filling the gap to densification the oxide film, and (4) the surface planarization process by chemical mechanical planarization (CMP) should be carried out. In STI, important factors include adjusting the trench profile angle to fill the CVD oxide layer, shape of the trench bottom, selectivity to the mask layer, and minimizing damage and contamination of trench sidewalls and bottom caused by etching.
한편, STI의 트렌치를 채우는 산화막의 두께는 서로 다른 웨이퍼에 대해 균일하게 할 필요가 있으나, 지금까지 소자분리 기술에서는 산화막을 연마하는 것 이외에, 산화막의 두께를 조절하여 STI 단차 높이를 제어하는 방법은 개발되지 못하였다.On the other hand, although the thickness of the oxide film filling the trenches of the STI needs to be uniform for different wafers, the method of controlling the height of the STI step by controlling the thickness of the oxide film in addition to polishing the oxide film has been performed in the device isolation technology. It has not been developed.
본 발명의 목적은 STI 단차 높이를 소자분리 기술이 적용되는 서로 다른 웨이퍼 사이에 균일하게 되도록 제어하는 새로운 방법을 제시하는 것이다.It is an object of the present invention to propose a new method of controlling the STI step height to be uniform among different wafers to which device isolation techniques are applied.
본 발명의 다른 목적은 STI를 형성할 때 CMP의 공정별 변동을 보정함으로써 0.25μm 이하의 고집적 반도체 소자의 신뢰성을 개선하는 하는 것이다.Another object of the present invention is to improve the reliability of highly integrated semiconductor devices of 0.25 μm or less by correcting process-specific variations in CMP when forming STIs.
본 발명에 따른 소자분리 구조 제조 방법은 반도체 기판에 질화막을 도포하는 단계와, 상기 질화막이 도포된 반도체 기판의 일정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 필드 산화막을 채우는 단계와, 트렌치를 채운 필드 산화막의 표면을 연마하는 단계를 포함하며, 상기 필드 산화막을 연마한 다음에는 상기 질화막이 서로 다른 웨이퍼에 따라 잔류된 양을 고려하여 필드 산화막의 식각량을 조절하여 필드 산화막을 소모시키는 필드 산화막 소모 단계가 추가되는 것을 특징으로 한다.A method of manufacturing a device isolation structure according to the present invention includes the steps of applying a nitride film to a semiconductor substrate, forming a trench by etching a region of the semiconductor substrate to which the nitride film is applied, filling a field oxide film in the trench, Polishing the surface of the field oxide film filled with the trench, and after polishing the field oxide film, the amount of the field oxide film is consumed by adjusting the etching amount of the field oxide film in consideration of the amount of the nitride film remaining according to the different wafers. A field oxide film consuming step is added.
필드 산화막 소모 단계에서 필드 산화막의 식각은 플라즈마 식각으로 이루어지며, 상기 필드 산화막의 연마는 CMP이고, 필드 산화막의 최종 두께는 필드 산화막을 CMP 한 직후의 필드 산화막 두께에서 상기 필드 산화막 소모 단계에서 필드 산화막을 식각하는 양을 빼고, 여기에 소자분리 구조 제조 후 접속부 형성 공정 이전까지의 필드 산화막 소모량을 더 뺀 값으로 결정된다. 이것은 소자분리 영역 사이에 있는 활성영역의 서로 다른 면적과 공정 흐름에 따라 달라지는 필드 산화막의 소모량을 고려하기 위한 것이다.The etching of the field oxide film is performed by plasma etching in the field oxide consumption step, the polishing of the field oxide film is CMP, and the final thickness of the field oxide film is the field oxide film thickness in the field oxide film consumption step at the thickness of the field oxide film immediately after the CMP of the field oxide film. It is determined by subtracting the amount of etched, and subtracting the field oxide film consumption from the fabrication of the device isolation structure to the connection forming step. This is to take into account the amount of field oxide film that varies depending on the process area and the different area of the active region between the device isolation regions.
본 발명의 일구현예에 따르면, 필드 산화막 소모 단계에서 필드 산화막의 식각량은 플라즈마 식각 시간을 웨이퍼별로 서로 다르게 함으로써 조절된다. According to one embodiment of the present invention, the etching amount of the field oxide film in the field oxide film consumption step is controlled by different plasma etching time for each wafer.
구현예Embodiment
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.Embodiments of the present invention will be described below with reference to the drawings.
STI 소자분리 구조는 여러 가지 방법으로 제조될 수 있는데, 일반적으로 다 음과 같은 단계로 제조된다.STI device isolation structures can be fabricated in a number of ways, typically in the following steps:
(단계 1) 도 1에서 보는 것처럼, 반도체 웨이퍼 또는 기판(10)에 패드 산화막(20)을 도포하고 패드 산화막(20) 위에 질화막(30)을 도포한다. 반도체 기판(10)은 예컨대, 실리콘 기판이며, 패드 산화막(20)은 실리콘 산화막(SiO2)이고, 질화막(30)은 실리콘 질화막(Si3N4)이다. 패드 산화막(20)은 기판(10) 표면을 보호하며, 질화막(30)이 실리콘 기판(10) 표면에 직접 접촉할 경우의 문제점을 보완하기 위한 것이다.(Step 1) As shown in Fig. 1, a
(단계 2) 질화막(30) 위에 감광막(photoresist, 도시하지 않음)을 도포하고, 트렌치 패턴이 형성된 포토 마스크(phto mask, 도시하지 않음)를 노광하여 트렌치 패턴을 감광막에 전사(transfer)한다. 트렌치 패턴이 전사된 감광막을 차단층으로 하여 질화막(30)과 패드 산화막(20)을 식각하고 실리콘 기판(10)을 식각하여 도 2에 나타낸 것처럼 트렌치(40, trench)를 형성한다.(Step 2) A photoresist (not shown) is applied on the
트렌치(40)를 형성하기 위한 실리콘 기판(10)의 식각에는 예컨대, Cl2 플라즈마를 사용하거나 Cl2와 HBr이 혼합된 플라즈마를 사용할 수 있다. 또한, Cl2 플라즈마 또는 Cl2 + HBr 플라즈마에 산소(O2) 가스의 양을 조절하여 트렌치(40) 측벽의 각도를 조절할 수 있다.For etching the
(단계 3) 트렌치(40)를 형성한 다음에는 절연막(50)을 화학기상증착법(CVD: Chemical Vapor Deposition)으로 트렌치(40)에 채운다. 절연막(50)으로는 보통 산 화막을 사용하며, 이 산화절연막(50)을 필드 산화막(Fox: Field Oxide)이라고 한다. 필드 산화막(50)을 CMP로 연마하여 표면을 평탄화하면 도 3에 나타난 바와 같은 구조가 형성된다.(Step 3) After the
이 단계 3에는 트렌치(40)를 채우고 있는 필드 산화막 내의 갭(gap)을 없애기 위한 치밀화 어닐링(densification annealing)이 포함될 수 있다.This step 3 may include densification annealing to eliminate gaps in the field oxide film filling the
(단계 4) 기판(10) 표면에 남아 있는 질화막(30)과 산화막(20)을 제거하면 도 4에서 보는 것과 같이 필드 산화막(50a)이 채워진 STI 소자분리 구조가 형성된다.(Step 4) When the
본 발명은 앞에서 설명한 단계 3에서 필드 산화막(50)을 CMP로 연마한 후 발생되는 STI 단차 높이(도 3의 'H')를 주어진 CMP 상태에 따라 제어한다. 즉, 필드 산화막(50)을 CMP한 다음 남아 있는 잔류 질화막에 따라 각각의 웨이퍼를 일반적인 플라즈마 이온가스에 의해 플라즈마 식각하여 필드 산화막(50)을 추가로 소모(loss)시켜 필드 산화막(50)을 서로 다른 웨이퍼에 대해 균일한 단차를 구비하도록 관리한다. 여기서, 본 발명에서 플라즈마를 통한 필드 산화막(50)의 식각 소모량은 필드 산화막의 CMP에 따라 결정되며, 필드 산화막의 CMP 후 남게 되는 잔류 질화막에 따라 균일한 STI 단차(H)를 형성하기 위해, 예를 들어 잔류 질화막(30)의 표면 높이를 기준으로 하여 필드 산화막(50)의 표면이 동일한 높이를 가지도록 식각해야 할 필드 산화막(50)의 양을 계산하여 필드 산화막(50)을 식각 소모할 수 있다.The present invention controls the STI step height ('H' in FIG. 3) generated after polishing the
잔류 질화막에 따라 추가로 소모시킬 필드 산화막(50)의 양을 계산하여 필드 산화막(50)의 두께 또는 STI 단차 높이를 균일하게 관리한다는 것은 웨이퍼에 따른 필드 산화막(50)의 CMP 변동을 보정해 줌으로써 필드 산화막의 두께 또는 STI 단차 높이(H)를 균일하게 만든다는 의미이다. 실제 CMP 공정에서는 웨이퍼에 따라 필드 산화막의 두께 또는 STI 단차 높이(H)의 변동이 심한데, 이것은 0.25μm 이하의 고집적 반도체 소자에 나쁜 영향을 준다.By uniformly managing the thickness of the
또한, 본 발명에서는 소자분리 영역 사이에 있는 활성 영역(active region)의 서로 다른 면적과 공정 흐름에 따라 소모해야 할 필드 산화막의 양이 달라지는데, 이것은 다음과 같은 수식으로 계산할 수 있다. 아래의 수식은 필드 산화막을 CMP한 이후부터 접속부(contact) 형성 공정 전까지의 전체 산화막 소모량을 포함한 것이다.In addition, in the present invention, the amount of field oxide film to be consumed varies according to different areas and process flows of active regions between device isolation regions, which can be calculated by the following equation. The following formula includes the total amount of oxide film consumed after the CMP of the field oxide film and before the contact forming process.
최종 필드 산화막 두께 = (필드 산화막 CMP 직후의 필드 산화막 두께) - (플라즈마 산화막 식각량) - (STI 공정 후 접속부 형성 공정 이전까지의 필드 산화막 소모량)Final field oxide thickness = (field oxide film thickness immediately after field oxide film CMP)-(plasma oxide etching amount)-(field oxide film consumption after STI process and before connection forming process)
위 수식에서 STI 공정 후 접속부 형성 공정 이전까지의 필드 산화막 소모량은 STI 공정이 끝난 다음에 일어나는 필드 산화막 소모 공정을 다 포함하는 의미이다. 즉, STI 공정이 끝나면 반도체 기판에 다른 막(금속막, 층간 절연막, 유전막 등의 막)을 형성하는데, 이 과정에서 수많은 습식 세정이나 플라즈마 식각과 같이 필드 산화막(50)의 소모를 유발하는 공정이 진행된다. 따라서, 최종 필드 산화막의 두께는 이러한 후속 공정에서의 필드 산화막 소모량을 모두 고려하여야 한다.In the above formula, the field oxide consumption after the STI process and before the junction forming process is meant to include all the field oxide consumption processes occurring after the STI process is completed. In other words, when the STI process is completed, another film (a film such as a metal film, an interlayer insulating film, a dielectric film, etc.) is formed on the semiconductor substrate. In this process, a process of inducing the consumption of the
본 발명의 일구현예에 따르면, 플라즈마 식각에 의해 필드 산화막(50)을 소모하는 양은 식각 시간을 변동함으로써 제어할 수 있다. 즉, 균일한 STI 단차(H)를 형성하기 위해 잔류 질화막(30)의 표면 높이를 기준으로 하여 필드 산화막(50)의 표면이 동일한 높이를 가지도록 식각해야할 필드 산화막(50)의 소모량에 따라 웨이퍼별로 적용하는 식각 시간을 설정함으로써, 해당 웨이퍼의 필드 산화막(50)을 소모할 양을 제어한다. According to one embodiment of the present invention, the amount of the
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다. Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.
본 발명에 따르면 STI 트렌치를 채우는 필드 산화막의 소모량을 고려하여 필드 산화막을 추가로 소모시킴으로써, 웨이퍼별로 필드 산화막의 두께 또는 STI 단차 높이를 균일하게 유지할 수 있다.According to the present invention, the field oxide film is additionally consumed in consideration of the consumption amount of the field oxide film filling the STI trench, so that the thickness or the STI step height of the field oxide film can be maintained uniformly for each wafer.
또한 본 발명에 따르면, STI 소자분리 영역을 형성하는 과정에서 CMP의 웨이퍼별 공정 변동을 보상함으로써 고집적 반도체 소자의 신뢰성을 높일 수 있다.In addition, according to the present invention, it is possible to increase the reliability of the highly integrated semiconductor device by compensating for the wafer-specific process variations of the CMP during the formation of the STI device isolation region.
또한, 본 발명에 따르면 플라즈마 식각 시간과 같은 간단한 공정 변수 조절을 통해 STI 단차 높이를 모든 웨이퍼에 대해 균일하게 관리할 수 있다.In addition, according to the present invention, the STI step height can be uniformly managed for all wafers through simple process parameter adjustment such as plasma etching time.
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