KR100618791B1 - Output driver for semiconductor memory device - Google Patents

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KR100618791B1 KR1019990047763A KR19990047763A KR100618791B1 KR 100618791 B1 KR100618791 B1 KR 100618791B1 KR 1019990047763 A KR1019990047763 A KR 1019990047763A KR 19990047763 A KR19990047763 A KR 19990047763A KR 100618791 B1 KR100618791 B1 KR 100618791B1
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문병식
김찬경
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Abstract

출력단이 토글링할 때 커플링 잡음이 발생하더라도 출력단에 연결된 채널상으로 정확한 데이터가 출력될 수 있는 램버스 디램의 출력 드라이버가 개시된다. 상기 출력 드라이버는, 출력단과 접지전압 사이에 병렬로 접속되는 복수개의 풀다운 회로들, 게이트 인에이블신호들중 대응되는 것을 버퍼링하여 상기 풀다운 회로들중 대응되는 것으로 출력하는 복수개의 버퍼들, 및 상기 각각의 버퍼와 상기 각각의 풀다운 회로 사이의 접속점과 접지전압 사이에 접속되는 복수개의 커플링 커패시터를 구비하는 것을 특징으로 한다. 따라서 상기 출력 드라이버를 채용하는 램버스 디램에서는, 상기 버퍼들에 의해, 하나의 출력단이 토글링할 때 발생되는 커플링 잡음이 다른 출력패드들에 영향을 미치는 것이 방지된다. 이에 따라 출력패드들에 연결된 채널상으로 정확한 데이터가 출력될 수 있다. An output driver of Rambus DRAM is disclosed that can output accurate data on a channel connected to the output stage even when coupling noise occurs when the output stage toggles. The output driver may include a plurality of pull-down circuits connected in parallel between an output terminal and a ground voltage, a plurality of buffers for buffering corresponding ones of gate enable signals and outputting corresponding ones of the pull-down circuits, and the respective ones. It characterized in that it comprises a plurality of coupling capacitors connected between the connection point and the ground voltage between the buffer and the respective pull-down circuit. Thus, in Rambus DRAMs employing the output driver, the buffers prevent the coupling noise generated when one output stage toggles affecting the other output pads. Accordingly, accurate data may be output on the channel connected to the output pads.

Description

반도체 메모리장치의 출력 드라이버{Output driver for semiconductor memory device}Output driver for semiconductor memory device

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 램버스 디램에서의 출력 드라이버 제어스킴을 나타내는 블락도이다.1 is a block diagram illustrating an output driver control scheme in a rambus DRAM.

도 2는 도 1에 도시된 종래의 출력 드라이버의 회로도이다.FIG. 2 is a circuit diagram of the conventional output driver shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 램버스 디램의 출력 드라이버의 회로도이다.3 is a circuit diagram of an output driver of a rambus DRAM according to an embodiment of the present invention.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 램버스 디램의 출력 드라이버에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an output driver of a rambus DRAM.

반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작주파수의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스(RAMBUS) 디램이 개발되었다.BACKGROUND Semiconductor memory devices are becoming increasingly integrated, low power, and high speed. In other words, there is a demand for a semiconductor memory device that processes more data at a higher speed and consumes less power. Accordingly, a synchronous DRAM that operates in synchronization with a system clock has been developed for high speed operation of a semiconductor memory device. Recently, in accordance with the demand for higher operating frequencies, dual data rate (DDR) synchronous DRAM and RAMBUS DRAM have been developed in which data is input and output in synchronization with both rising and falling edges of the clock.

특히 램버스 디램은 800MHz 이상의 고속동작이 가능하며 따라서 램버스 디램에서는 출력 드라이버의 미세한 제어가 매우 중요하다. 또한 램버스 디램에서는 메모리셀 어레이로부터 동시에 많은 수의 데이터를 독출해야 하므로 전력소모가 많다. 따라서 램버스 디램의 출력 드라이버는 전력소모를 줄이기 위해 출력단, 즉 출력패드의 부하의 크기에 따라 전류 구동능력이 가변되는 구조를 갖는다.In particular, Rambus DRAM can operate at high speed of 800MHz or above. Therefore, fine control of output driver is very important in Rambus DRAM. Rambus DRAMs also consume a lot of power because they must read a large number of data from the memory cell array at the same time. Therefore, in order to reduce power consumption, the output driver of Rambus DRAM has a structure in which the current driving capability is variable according to the size of the load of the output terminal, that is, the output pad.

도 1은 램버스 디램에서의 출력 드라이버 제어스킴을 나타내는 블락도이다.1 is a block diagram illustrating an output driver control scheme in a rambus DRAM.

도 1을 참조하면, 기준전압 레귤레이터(13)는 1.4볼트 내지 1.5볼트 정도의 기준전압(Vgate)을 발생하여 기준전압 분배기(12)로 공급한다. 상기 기준전압 분배기(12)는 출력 인에이블 신호(Vgen)의 활성화 동안에 전류 구동능력 제어신호들(Ictl<6:0>)에 응답하여 게이트 인에이블 신호들(Envg<6:0>)을 선택적으로 상기 기준전압(Vgate) 레벨로 활성화시킨다. 다수개의 출력 드라이버들(110 내지 118)는 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호들(q, ql)을 받아 대응되는 출력패드들(DQ0 내지 DQ8)로 출력한다. 상기 전류 구동능력 제어신호들(Ictl<6:0>)은 상기 출력 드라이버들(110 내지 118)의 전류 구동능력을 제어하기 위해 전류 제어회로(14)에서 발생되는 신호들이다.Referring to FIG. 1, the reference voltage regulator 13 generates a reference voltage Vgate of about 1.4 volts to about 1.5 volts to supply the reference voltage divider 12. The reference voltage divider 12 selectively selects the gate enable signals Envg <6: 0> in response to the current driving capability control signals Ictl <6: 0> during the activation of the output enable signal Vgen. To activate the reference voltage level. The plurality of output drivers 110 to 118 vary in current driving capability in response to the selective activation of the gate enable signals Envg <6: 0>, and receive output signals q and ql to correspond. Output to the output pads DQ0 to DQ8. The current driving capability control signals Ictl <6: 0> are signals generated by the current control circuit 14 to control the current driving capability of the output drivers 110 to 118.

도 2는 도 1에 도시된 종래의 출력 드라이버의 회로도이다. FIG. 2 is a circuit diagram of the conventional output driver shown in FIG. 1.

도 2을 참조하면, 상기 각 출력 드라이버(110 내지 118)는 대응되는 출력단, 즉 출력패드(DQ0 내지 DQ8)와 접지전압(VSS) 사이에 병렬로 접속되는 복수개의 풀다운 회로들(20 내지 26)을 포함한다.Referring to FIG. 2, each of the output drivers 110 to 118 is connected to a corresponding output terminal, that is, a plurality of pull-down circuits 20 to 26 connected in parallel between the output pads DQ0 to DQ8 and the ground voltage VSS. It includes.

상기 풀다운 회로들(20 내지 26)은 각각 상기 출력패드(DQ0 내지 DQ8)와 접지전압(VSS) 사이에 직렬접속되는 2개의 엔모스 트랜지스터, 즉 제1엔모스 트랜지스터(N1,..,N11,N13)와 제2엔모스 트랜지스터(N2,...,N12,N14)로 구성되어 있다. 상기 제1엔모스 트랜지스터(N1,..,N11,N13)의 각 게이트에는 상기 게이트 인에이블신호들(Envg<6:0>)중 어느 하나가 인가되며 상기 제2엔모스 트랜지스터(N2,...,N12,N14)의 각 게이트에는 상기 출력신호들(q, ql)중 어느 하나가 인가된다.The pull-down circuits 20 to 26 are two NMOS transistors connected in series between the output pads DQ0 to DQ8 and the ground voltage VSS, that is, the first NMOS transistors N1,..., N11, N13) and second NMOS transistors N2, ..., N12, N14. One of the gate enable signals Envg <6: 0> is applied to each of the gates of the first NMOS transistors N1,..., N11, and N13, and the second NMOS transistors N2,. One of the output signals q and ql is applied to each gate of the N12 and N14 gates.

또한 상기 제1엔모스 트랜지스터(N1,..,N11,N13)의 게이트에는, 게이트와 드레인 사이의 오버랩(Overlap) 커패시턴스에 의한 커플링 잡음을 최소화하여 상기 게이트 인에이블신호들(Envg<6:0>)을 안정하게 유지시키기 위해, 커플링 커패시터(C0 내지 C6)가 접속되어 있다.In addition, in the gates of the first NMOS transistors N1,..., N11, and N13, the coupling noise caused by the overlap capacitance between the gate and the drain is minimized to minimize the coupling noise of the gate enable signals Envg <6: Coupling capacitors C0 to C6 are connected in order to keep the &quot;

좀더 설명하면, 독출명령 이후 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들중 일부는 상기 기준전압 레귤레이터(13)로부터 상기 기준전압 분배기(12)를 통해 전하를 받아 1.4볼트 내지 1.5볼트 정도의 상기 기준전압(Vgate) 레벨로 충전된다. 이후 상기 출력신호들(q, ql)에 따라 상기 출력패드(DQ0 내지 DQ8)에 연결된 채널상으로 데이터가 출력된다.In more detail, some of the lines that transfer the gate enable signals Envg <6: 0> after the read command receive electric charges from the reference voltage regulator 13 through the reference voltage divider 12 and are 1.4. It is charged to the reference voltage (Vgate) level of about volts to 1.5 volts. Thereafter, data is output on the channel connected to the output pads DQ0 to DQ8 according to the output signals q and ql.

그런데 상기 도 2에 도시된 종래의 출력 드라이버에서는, 상기 제1엔모스 트 랜지스터(N1,..,N11,N13)의 게이트에 커플링 잡음을 최소화하기 위한 커플링 커패시터가 접속되어 있음에도 불구하고 데이터가 계속 출력되는 동안에 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들이 출력 데이터의 커플링을 받아 흔들리게 된다. 이로 인하여 상기 출력패드(DQ0 내지 DQ8)에 연결된 채널상으로 잘못된 데이터가 출력될 수 있다. However, in the conventional output driver illustrated in FIG. 2, a coupling capacitor for minimizing coupling noise is connected to the gates of the first NMOS transistors N1,..., N11, N13. While the data continues to be output, the lines that transfer the gate enable signals Envg <6: 0> are shaken under the coupling of the output data. As a result, wrong data may be output on the channel connected to the output pads DQ0 to DQ8.

따라서, 본 발명이 이루고자하는 기술적 과제는 커플링 잡음이 발생하더라도 출력패드에 연결된 채널상으로 정확한 데이터가 출력될 수 있게 하는 램버스 디램의 출력 드라이버를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide an output driver of Rambus DRAM that enables accurate data to be output on a channel connected to an output pad even when coupling noise occurs.

상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 출력단과 접지전압 사이에 병렬로 접속되는 복수개의 풀다운 회로들, 게이트 인에이블신호들중 대응되는 것을 버퍼링하여 상기 풀다운 회로들중 대응되는 것으로 출력하는 복수개의 버퍼들, 및 상기 각각의 버퍼와 상기 각각의 풀다운 회로 사이의 접속점과 접지전압 사이에 접속되는 복수개의 커플링 커패시터를 구비하는 것을 특징으로 하는 램버스 디램의 출력 드라이버가 제공된다.According to an exemplary embodiment of the present invention, a plurality of pull-down circuits and gate enable signals connected in parallel between an output terminal and a ground voltage are buffered to output corresponding ones of the pull-down circuits. And a plurality of coupling capacitors connected between each buffer and a connection point between each buffer and each pulldown circuit and a ground voltage.

상기 각각의 풀다운 회로는, 상기 출력단에 드레인이 접속되고 상기 게이트 인에이블신호들중 대응되는 것에 게이트가 접속되는 제1엔모스 트랜지스터와, 상기 제1엔모스 트랜지스터의 소오스에 드레인이 접속되고 상기 출력신호에 게이트가 접속되며 접지전압에 소오스가 접속되는 제2엔모스 트랜지스터를 구비한다.Each of the pull-down circuits includes a first NMOS transistor having a drain connected to the output terminal and a gate connected to a corresponding one of the gate enable signals, and a drain connected to a source of the first NMOS transistor. And a second NMOS transistor having a gate connected to the signal and a source connected to the ground voltage.

따라서 상기 본 발명에 따른 출력 드라이버를 채용하는 램버스 디램에서는, 상기 버퍼들에 의해, 하나의 출력단이 토글링할 때 발생되는 커플링 잡음이 다른 출력패드들에 영향을 미치는 것이 방지된다. 이에 따라 출력패드들에 연결된 채널상으로 정확한 데이터가 출력될 수 있다.Therefore, in the Rambus DRAM employing the output driver according to the present invention, the buffers prevent the coupling noise generated when one output stage toggles affecting the other output pads. Accordingly, accurate data may be output on the channel connected to the output pads.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 일실시예에 따른 램버스 디램의 출력 드라이버의 회로도이다. 여기에서는 설명의 편의를 위해 9개의 출력패드들(DQ0 내지 DQ8)과 9개의 출력 드라이버들(110a 내지 118a)가 함께 도시되어 있다.3 is a circuit diagram of an output driver of a rambus DRAM according to an embodiment of the present invention. Here, nine output pads DQ0 to DQ8 and nine output drivers 110a to 118a are shown together for convenience of description.

도 3을 참조하면, 상기 본 발명의 일실시예에 따른 출력 드라이버는, 출력패드(DQ0 내지 DQ8)과 접지전압(VSS) 사이에 병렬로 접속되는 복수개, 예컨데 7개의 풀다운 회로들(30 내지 36)과, 복수개의 버퍼들(B0 내지 B6), 및 복수개의 커플링 커패시터들(C01 내지 C61)을 구비한다. Referring to FIG. 3, the output driver according to an embodiment of the present invention may include a plurality of pull down circuits 30 to 36 connected in parallel between the output pads DQ0 to DQ8 and the ground voltage VSS. ), A plurality of buffers B0 to B6, and a plurality of coupling capacitors C01 to C61.

상기 풀다운 회로들(30 내지 36)은 각각 상기 출력패드(DQ0 내지 DQ8)과 접지전압(VSS) 사이에 직렬접속되는 2개의 엔모스 트랜지스터, 즉 제1엔모스 트랜지스터(N21,...,N31,N33)과 제2엔모스 트랜지스터(N22,...,N32,N34)로 구성된다. 상 기 풀다운 회로들(30 내지 36)은 전류 구동능력이 서로 다르게 설계된다. 즉 상기 제1엔모스 트랜지스터(N21,...,N31,N33)과 제2엔모스 트랜지스터(N22,...,N32,N34)의 크기가 다르게 설계된다.The pull-down circuits 30 to 36 are two NMOS transistors connected in series between the output pads DQ0 to DQ8 and the ground voltage VSS, that is, the first NMOS transistors N21,..., N31. N33 and second NMOS transistors N22, ..., N32, N34. The pull-down circuits 30 to 36 are designed with different current driving capabilities. That is, the sizes of the first NMOS transistors N21,..., N31, and N33 are different from those of the second NMOS transistors N22,..., N32, and N34.

또한 상기 풀다운 회로들(30 내지 36)의 제1엔모스 트랜지스터(N21,...,N31,N33)의 게이트에는, 제1엔모스 트랜지스터(N21,...,N31,N33)의 게이트와 드레인 사이의 오버랩(Overlap) 커패시턴스에 의한 커플링 잡음을 최소화하여 게이트 인에이블신호들(Envg<6:0>)을 안정하게 유지시키기 위해, 커플링 커패시터(C01 내지 C61)가 접속되어 있다.In addition, the gates of the first NMOS transistors N21,..., N31, and N33 of the pull-down circuits 30 to 36 may include gates of the first NMOS transistors N21,..., N31, and N33. Coupling capacitors C01 to C61 are connected to minimize the coupling noise due to overlap capacitance between the drains and to keep the gate enable signals Envg <6: 0> stable.

특히 본 발명에 따른 출력 드라이버에서는, 상기 버퍼들(B0 내지 B6)이 각각 도 1에 도시된 기준전압 분배기(12)의 출력신호들, 즉 상기 게이트 인에이블신호들(Envg<6:0>)중 대응되는 것을 버퍼링하여 상기 풀다운 회로들(30 내지 36)중 대응되는 것으로 출력한다.In particular, in the output driver according to the present invention, the buffers B0 to B6 are respectively output signals of the reference voltage divider 12 shown in FIG. 1, that is, the gate enable signals Envg <6: 0>. The corresponding one is buffered and output as the corresponding one of the pull-down circuits 30 to 36.

좀더 상세하게는, 상기 풀다운 회로들(30 내지 36)의 각각의 제1엔모스 트랜지스터(N21,...,N31,N33)의 게이트에는 상기 버퍼들(B0 내지 B6)중 대응되는 것의 출력신호가 인가되며, 상기 각각의 제2엔모스 트랜지스터(N22,...,N32,N34)의 게이트에는 램버스 디램의 내부회로로부터 전송된 출력신호들(q, ql)중 어느 하나가 인가된다.More specifically, an output signal of a corresponding one of the buffers B0 to B6 is provided at a gate of each of the first NMOS transistors N21,..., N31, and N33 of the pull-down circuits 30 to 36. One of the output signals (q, ql) transmitted from the internal circuit of the Rambus DRAM is applied to the gate of each of the second NMOS transistors (N22, ..., N32, N34).

따라서 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 응답하여 상기 풀다운 회로들(30 내지 36)이 선택적으로 동작된다. 즉 상기 출력 드라이버는 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 의해 전류 구동 능력이 가변된다.Accordingly, the pull-down circuits 30 to 36 are selectively operated in response to the selective activation of the gate enable signals Envg <6: 0>. That is, the output driver varies the current driving capability by selectively activating the gate enable signals Envg <6: 0>.

또한 상기 본 발명에 따른 출력 드라이버에서는, 하나의 출력패드, 예컨데 출력패드(DQ0)로 데이터가 출력될 때 즉 출력패드(DQ0)의 전압레벨이 토글링(Toggling)할 때 발생되는 커플링 잡음(상기 제1엔모스 트랜지스터(N21,...,N31,N33)의 게이트와 드레인 사이의 오버랩(Overlap) 커패시턴스에 의한 커플링 잡음)이 상기 버퍼들(B0 내지 B6)에 의해 상기 게이트 인에이블신호들(Envg<6:0>)의 전송 라인들 전체에 영향을 주는 것이 방지된다. 그 이유는 버퍼들(B0 내지 B6)이 상기 게이트 인에이블신호들(Envg<6:0>)의 전송 라인들과 상기 제1엔모스 트랜지스터(N21,...,N31,N33)의 게이트 사이에서 상호 영향을 완충시키는 완충기 역할을 하기 때문이다.In addition, in the output driver according to the present invention, the coupling noise generated when data is output to one output pad, for example, the output pad DQ0, that is, when the voltage level of the output pad DQ0 is toggled. Coupling noise due to overlap capacitance between the gate and the drain of the first NMOS transistors N21,..., N31, and N33 is generated by the buffers B0 to B6. It is prevented from affecting the entirety of the transmission lines Envg <6: 0>. The reason is that buffers B0 to B6 are disposed between the transmission lines of the gate enable signals Envg <6: 0> and the gates of the first NMOS transistors N21,..., N31, and N33. This is because it acts as a buffer for buffering mutual influences.

따라서 상기 출력패드(DQ0)가 토글링(Toggling)할 때 발생되는 커플링 잡음은 다른 출력패드(DQ1 내지 DQ8)들에 영향을 미치지 않게 된다. 이에 따라 상기 출력패드(DQ0 내지 DQ8)에 연결된 채널상으로 정확한 데이터가 출력될 수 있다.Therefore, the coupling noise generated when the output pad DQ0 is toggled does not affect other output pads DQ1 to DQ8. Accordingly, accurate data may be output on the channel connected to the output pads DQ0 to DQ8.

본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 출력 드라이버는, 출력패드가 토글링할 때 커플링 잡음이 발생하더라도 출력패드에 연결된 채널상으로 정확한 데이터를 출력할 수 있는 장점이 있다.As described above, the output driver according to the present invention has an advantage of outputting accurate data on a channel connected to the output pad even when coupling noise occurs when the output pad toggles.

Claims (2)

복수개의 게이트 인에이블신호들의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력하는 반도체 메모리장치의 출력 드라이버에 있어서,In the output driver of the semiconductor memory device for varying the current driving capability in response to the selective activation of the plurality of gate enable signals and receiving the output signal to the output terminal, 상기 출력단과 접지전압 사이에 병렬로 접속되는 복수개의 풀다운 회로들;A plurality of pull-down circuits connected in parallel between the output terminal and the ground voltage; 각각 상기 게이트 인에이블신호들중 대응되는 것을 버퍼링하여 상기 풀다운 회로들중 대응되는 것으로 출력하는 복수개의 버퍼들; 및A plurality of buffers respectively buffering corresponding ones of the gate enable signals and outputting corresponding ones of the pull-down circuits; And 각각 상기 버퍼들과 상기 풀다운 회로들 사이의 접속점들중 대응되는 접속점과 접지전압 사이에 접속되는 복수개의 커플링 커패시터를 구비하는 것을 특징으로 하는 출력 드라이버. And a plurality of coupling capacitors each connected between a corresponding one of the connection points between the buffers and the pull-down circuits and a ground voltage. 제1항에 있어서, 상기 각각의 풀다운 회로는,The method of claim 1, wherein each pull-down circuit, 상기 출력단에 드레인이 접속되고 상기 게이트 인에이블신호들중 대응되는 것에 게이트가 접속되는 제1엔모스 트랜지스터; 및A first NMOS transistor having a drain connected to the output terminal and a gate connected to a corresponding one of the gate enable signals; And 상기 제1엔모스 트랜지스터의 소오스에 드레인이 접속되고 상기 출력신호에 게이트가 접속되며 접지전압에 소오스가 접속되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.And a second NMOS transistor having a drain connected to the source of the first NMOS transistor, a gate connected to the output signal, and a source connected to a ground voltage.
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