KR100327344B1 - Data output circuit for controlling a slewing rate of output data in semiconductor memory device - Google Patents
Data output circuit for controlling a slewing rate of output data in semiconductor memory device Download PDFInfo
- Publication number
- KR100327344B1 KR100327344B1 KR1020000002481A KR20000002481A KR100327344B1 KR 100327344 B1 KR100327344 B1 KR 100327344B1 KR 1020000002481 A KR1020000002481 A KR 1020000002481A KR 20000002481 A KR20000002481 A KR 20000002481A KR 100327344 B1 KR100327344 B1 KR 100327344B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- data
- slew rate
- memory device
- control signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
Abstract
반도체 메모리 장치의 출력 데이터의 슬루 레이트를 제어하는 데이터 출력 회로가 개시된다. 본 발명의 데이터 출력회로는 출력 멀티플렉서 및 출력 드라이버를 구비한다. 출력 멀티플렉서는 소정의 제어 신호에 응답하여 다수개로 제어되는 소정의 슬루 레이트로, 수신되는 입력 데이터를 변형한다. 제어 신호는 콘트롤러로부터 메모리 장치까지의 거리에 관한 정보를 포함하는 신호이다. 출력 드라이버는 출력 멀티플렉서로부터 출력되는 선별 데이터에 의하여 구동된다. 그리고 출력 데이터를 발생한다. 본 발명의 데이터 출력회로에 의하면, 제어 신호에 의하여, 콘트롤러로부터 멀리 떨어져있는 메모리 장치의 출력 데이터의 슬루 레이트가 증가되어 데이터 버스 라인에서의 신호 감쇠가 개선될 수 있다.A data output circuit for controlling the slew rate of output data of a semiconductor memory device is disclosed. The data output circuit of the present invention includes an output multiplexer and an output driver. The output multiplexer transforms the received input data at a predetermined slew rate controlled in plural in response to a predetermined control signal. The control signal is a signal that contains information about the distance from the controller to the memory device. The output driver is driven by the selection data output from the output multiplexer. And generate output data. According to the data output circuit of the present invention, by the control signal, the slew rate of the output data of the memory device distant from the controller can be increased to improve signal attenuation on the data bus line.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 데이터를 출력하는 데이터 출력회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a data output circuit for outputting data of the semiconductor memory device.
일반적으로 반도체 메모리 장치에는 데이터 버스 라인을 통하여 콘트롤러로 데이터를 전송하기 위하여 출력회로가 내장된다. 반도체 메모리 장치의 출력회로는 데이터 독출 클럭에 동기하여, 디램 코어(DRAM CORE)로부터 입력 데이터를 수신한다. 그리고 수신된 데이터 중에서 소정의 데이터가 선택되어 데이터 버스 라인으로 전송된다.In general, a semiconductor memory device includes an output circuit for transferring data to a controller through a data bus line. The output circuit of the semiconductor memory device receives input data from a DRAM core in synchronization with a data read clock. Predetermined data is selected from the received data and transmitted to the data bus line.
그런데, 반도체 메모리 장치로부터 콘트롤러까지의 거리가 멀어질수록 데이터 버스 라인의 저항이 증가하므로, 출력 데이터의 슬루 레이트가 감소한다. 도 1은 반도체 메모리 장치와 콘트롤러 사이의 거리에 따른 메모리 출력 데이터의 파형을 나타내는 도면이다. 도 1의 (a)는 시스템 클럭을 나타내고, 도 1의 (b)는 메모리의 출력 데이터의 파형을 나타낸다. 콘트롤러로부터 멀리 위치한 메모리의 출력 데이터(101)의 슬루 레이트가 가까이 위치한 메모리의 출력 데이터(102)의 슬루 레이트보다 감소함을 보인다. 즉, 시스템에 구비된 데이터 버스 라인은 이상적인 전송선이 아니기 때문에, 콘트롤러까지의 거리에 따른 메모리 데이터 출력 신호의 특성이 달라질 수 있다. 그런데 종래의 데이터 출력 회로는 메모리 장치로부터 콘트롤러까지의 거리에 따른 슬루 레이트의 변화를 조절할 수 있는 회로를 내장하지 않는다. 따라서 신호 감쇠로 인해 메모리 출력 데이터의 셋업(set up)과 홀드(hold)의 센터링이 메모리의 위치에 따라 제각기 달라질 수 있고, 콘트롤러에서 바라본 메모리의 출력이 클럭에 정확히 동기되지 못하는 문제점이 발생될 수 있다.However, since the resistance of the data bus line increases as the distance from the semiconductor memory device to the controller increases, the slew rate of the output data decreases. 1 is a diagram illustrating waveforms of memory output data according to a distance between a semiconductor memory device and a controller. FIG. 1A shows the system clock, and FIG. 1B shows the waveform of the output data of the memory. It is shown that the slew rate of the output data 101 of the memory located far from the controller is reduced than the slew rate of the output data 102 of the memory located near the controller. That is, since the data bus line provided in the system is not an ideal transmission line, the characteristics of the memory data output signal may vary according to the distance to the controller. By the way, the conventional data output circuit does not have a built-in circuit that can adjust the change in the slew rate according to the distance from the memory device to the controller. Therefore, due to signal attenuation, the set up and hold centering of the memory output data may vary depending on the location of the memory, and the output of the memory viewed from the controller may not be synchronized to the clock. have.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 출력 데이터의 슬루 레이트가 제어될 수 있는 출력회로를 제공하는 것이다.An object of the present invention is to provide an output circuit in which the slew rate of output data of a semiconductor memory device can be controlled.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여,각 도면의 간단한 설명이 제공된다.In order to better understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 반도체 메모리 장치와 콘트롤러 사이의 거리에 따른 메모리 출력 데이터의 파형을 나타내는 도면이다.1 is a diagram illustrating waveforms of memory output data according to a distance between a semiconductor memory device and a controller.
도 2는 본 발명의 일실시예에 따른 데이터 출력회로를 개략적으로 나타내는 블럭도이다.2 is a block diagram schematically illustrating a data output circuit according to an exemplary embodiment of the present invention.
도 3은 도 2의 출력 멀티플렉서를 나타내는 구체적인 회로도이다.FIG. 3 is a detailed circuit diagram illustrating the output multiplexer of FIG. 2.
도 4는 도 2의 슬루 레이트 변동장치를 나타내는 회로도이다.4 is a circuit diagram illustrating the slew rate fluctuation apparatus of FIG. 2.
도 5는 도 2의 출력 드라이버를 나타내는 구체적인 회로도이다.FIG. 5 is a detailed circuit diagram illustrating the output driver of FIG. 2.
도 6은 본 발명의 다른 일실시예에 따른 데이터 출력회로를 개략적으로 나타내는 블록도이다.6 is a block diagram schematically illustrating a data output circuit according to another exemplary embodiment of the present invention.
도 7은 도 6의 의한 슬루 레이트 변동장치를 나타내는 구체적인 회로도이다FIG. 7 is a detailed circuit diagram illustrating the slew rate fluctuation apparatus of FIG. 6.
도 8은 본 발명에 의한 다수개의 반도체 메모리 장치를 구비하는 시스템의 예를 나타내는 도면이다.8 is a diagram illustrating an example of a system including a plurality of semiconductor memory devices according to the present invention.
상기와 같은 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 장치의 출력 데이터의 슬루 레이트를 제어하는 출력회로에 관한 것이다. 본 발명의 출력회로는 출력 멀티플렉서 및 출력 드라이버를 구비한다. 상기 출력 멀티플렉서는 입력 데이터를 수신하여 소정의 슬루 레이트를 갖게 한다. 상기 슬루 레이트는 소정의 제어 신호에 응답하여 다수개로 제어된다. 상기 출력 드라이버는 상기 출력 멀티플렉서로부터 출력되는 선별 데이터에 의해 구동되어 출력 데이터를 발생한다. 바람직하기로는, 상기 출력 멀티플렉서는 상기 선별 데이터의 상기 슬루 레이트를, 상기 제어 신호에 응답하여 증가시키는 멀티플렉서 풀업부를 구비한다. 또한 바람직하기로는, 상기 출력회로는 상기 제어 신호에 의해 각각의 논리 상태가 결정되는 먹서 제어 신호군을 상기 출력 멀티플렉서로 제공하는 슬루 레이트 변동 장치를 구비한다.The present invention for achieving the above technical problem relates to an output circuit for controlling the slew rate of the output data of the semiconductor memory device. The output circuit of the present invention includes an output multiplexer and an output driver. The output multiplexer receives the input data and has a predetermined slew rate. The slew rate is controlled in plural in response to a predetermined control signal. The output driver is driven by the selection data output from the output multiplexer to generate output data. Preferably, the output multiplexer includes a multiplexer pull-up section for increasing the slew rate of the selection data in response to the control signal. Also preferably, the output circuit is provided with a slew rate varying device that provides the output multiplexer with a group of control signals whose respective logic states are determined by the control signal.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 각 도면에 대하여 동일한 참조 부호는 동일한 부재임을 나타낸다.Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the present invention with reference to the accompanying drawings. Like reference numerals denote like elements for the respective drawings.
도 2는 본 발명의 일실시예에 따른 데이터 출력 회로를 개략적으로 나타내는 블럭도이다. 이를 참조하면, 본 발명의 데이터 출력 회로는 출력 멀티플렉서(200),출력 드라이버(220)를 포함한다.2 is a block diagram schematically illustrating a data output circuit according to an exemplary embodiment of the present invention. Referring to this, the data output circuit of the present invention includes an output multiplexer 200 and an output driver 220.
출력 멀티플렉서(200)는 수신된 입력 데이터(DIN)를 선택적으로 출력하는 회로이다. 즉, 출력 멀티플렉서(200)는 제어 신호(TTR)에 의하여 제어되는 슬루 레이트로 선별 데이터(SMUX)를 발생한다. 상기 제어 신호는(TTR) 콘트롤러로부터 메모리까지의 거리를 나타내는 신호로서, CTM(Clock To Master)과 CFM(Clock From Master)의 위상차를 나타낸다. 상기 선별 데이터(SMUX)는 수신된 입력 데이터(DIN)중 슬루 레이트가 조절된 소정의 데이터 신호이다. 출력 멀티플렉서(200)는 후술되는 도 3을 참조하여 구체적으로 기술된다.The output multiplexer 200 is a circuit for selectively outputting the received input data DIN. That is, the output multiplexer 200 generates the selection data SMUX at a slew rate controlled by the control signal TTR. The control signal is a signal representing the distance from the (TTR) controller to the memory, and represents a phase difference between the clock to master (CTM) and the clock from master (CFM). The selection data SMUX is a predetermined data signal whose slew rate is adjusted among the received input data DIN. The output multiplexer 200 is described in detail with reference to FIG. 3 described below.
본 발명의 데이터 출력 회로는 슬루 레이트 변동장치(210)를 더 구비할 수 있다. 슬루 레이트 변동장치(210)는 메모리 장치의 공정, 전압, 및 온도등의 동작 환경 변화에도 선별 데이터(SMUX)가 균일한 슬루 레이트를 갖게 하는 먹서 제어 신호군(CMUX)을 출력 멀티플렉서(200)로 제공한다. 먹서 제어 신호군(CMUX)은 출력 멀티플렉서(200)의 슬루 레이트를 제어할 수 있다. 슬루 레이트 변동장치(210)는 후술되는 도 4를 참조하여 구체적으로 기술된다.The data output circuit of the present invention may further include a slew rate variation device 210. The slew rate fluctuation device 210 outputs the control signal group CMUX to the output multiplexer 200 so that the selection data SMUX has a uniform slew rate even when operating conditions such as process, voltage, and temperature of the memory device are uniform. to provide. In addition, the control signal group CMUX may control the slew rate of the output multiplexer 200. The slew rate varying device 210 is described in detail with reference to FIG. 4 described below.
출력 드라이버(220)는 선별 데이터(SMUX)에 의해 구동되어 출력 데이터(DOUT)를 발생한다. 그리고, 출력 데이터(DOUT)의 출력 특성은 제어 신호(TTR)에 의하여 안정될 수 있다. 출력 드라이버(220)는, 후술되는 도 5를 참조하여 구체적으로 기술된다.The output driver 220 is driven by the selection data SMUX to generate output data DOUT. The output characteristic of the output data DOUT may be stabilized by the control signal TTR. The output driver 220 is described in detail with reference to FIG. 5 described later.
본 발명의 데이터 출력 회로는 드라이버 구동 회로(230)를 더 구비할 수 있다. 드라이버 구동 회로(230)는 출력 드라이버(220)가 외부 동작 환경의 변화에 대해 동일한 출력 전류를 발생할 수 있도록 출력 드라이버(220)의 드라이빙 능력을 결정하는 드라이버 제어 신호군(CDRIVER)을 출력 드라이버(220)로 제공한다. 드라이버 구동 회로(230)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.The data output circuit of the present invention may further include a driver driving circuit 230. The driver driving circuit 230 outputs a driver control signal group CDRIVER for determining a driving capability of the output driver 220 so that the output driver 220 generates the same output current with respect to a change in an external operating environment. To provide. Since the structure and operation of the driver driving circuit 230 are apparent to those skilled in the art, detailed description thereof will be omitted herein.
도 3은 도 2의 출력 멀티플렉서(200)를 나타내는 구체적인 회로도이다. 이를 참조하면, 출력 멀티플렉서(200)는 신호 전송부(310), 인버터들(317,319), 슬루 레이트 상승부(320), 먹서 풀업부(330) 및 낸드 게이트(340)를 구비한다.3 is a detailed circuit diagram illustrating the output multiplexer 200 of FIG. 2. Referring to this, the output multiplexer 200 includes a signal transmitter 310, inverters 317 and 319, a slew rate riser 320, a pull up unit 330, and a NAND gate 340.
신호 전송부(310)는 독출 클럭 신호(TCLK)와 반전된 독출 클럭 신호(TCLKB)에 응답하여 우수 독출 데이터(ERD) 또는 기수 독출 데이터(ORD)를 출력 노드(N1)로 전달한다. 이를 위하여 신호 전송부(310)는 제1 전송 게이트(311), 제2 전송 게이트(313) 및 인버터(315)를 구비한다. 제1 전송 게이트(311)는 독출 클럭 신호(TCLK)가 '로우' 레벨일 때 우수 독출 데이터(ERD)를 출력 노드(N1)로 전달한다. 제2 전송 게이트(313)는 독출 클럭 신호(TCLK)가 '하이' 레벨일 때 기수 독출 데이터(ORD)를 출력 노드(N1)로 전달한다. 여기서 우수 독출 데이터(ERD) 및 기수독출 데이터(ORD)는 디램 코어(DRAM CORE)에서 출력된 데이터가 독출 클럭 신호(TCLK)의 상승 에지와 하강 에지에 응답하며, 다른 경로로 전송되는 데이터이다. 신호 전송부(310)의 출력 노드(N1)에 전송된 데이터는 인버터들(317,319)을 거쳐 선별 데이터(SMUX)가된다.The signal transmitter 310 transmits the even read data ERD or the odd read data ORD to the output node N1 in response to the read clock signal TCLK and the inverted read clock signal TCLKB. To this end, the signal transmitter 310 includes a first transmission gate 311, a second transmission gate 313, and an inverter 315. The first transfer gate 311 transfers the even read data ERD to the output node N1 when the read clock signal TCLK is at a 'low' level. The second transfer gate 313 transfers the odd read data ORD to the output node N1 when the read clock signal TCLK is at the 'high' level. Here, the excellent read data ERD and the odd read data ORD are data transmitted from the DRAM core DORE in response to the rising edge and the falling edge of the read clock signal TCLK, and are transmitted to another path. The data transmitted to the output node N1 of the signal transmitter 310 becomes the selection data SMUX via the inverters 317 and 319.
슬루 레이트 상승부(320)는 전원 전압(VDD)과 선별 데이터(SMUX)에 연결되는 피모스 트랜지스터들(321,323)을 구비한다. 피모스 트랜지스터(321)는 슬루 레이트 변동장치(210)에서 발생되는 먹서 제어 신호군(CMUX)이 입력되는 낸드 게이트(340)의 출력단에 의해 게이팅된다. 피모스 트랜지스터(323)는 신호 전송부(310)의 출력 노드(N1)의 신호가 인버터(317)에 의해 반전된 신호에 의해 게이팅된다.The slew rate raising unit 320 includes PMOS transistors 321 and 323 connected to the power supply voltage VDD and the selection data SMUX. The PMOS transistor 321 is gated by an output terminal of the NAND gate 340 to which the MUX control signal group CMUX generated by the slew rate variable device 210 is input. The PMOS transistor 323 is gated by a signal in which the signal of the output node N1 of the signal transmitter 310 is inverted by the inverter 317.
먹서 풀업부(330)는 전원 전압(VDD)과 선별 데이터(SMUX)에 연결되는 피모스 트랜지스터들(331,333) 및 인버터(335)를 구비한다. 피모스 트랜지스터(331)는 제어 신호(TTR)가 인버터(335)에 의해 반전된 신호에 의해 게이팅된다. 피모스 트랜지스터(333)는 신호 전송부(310)의 출력 노드(N1)의 신호가 인버터(317)에 의해 반전된 신호에 의해 게이팅된다.The pull-up unit 330 includes PMOS transistors 331 and 333 and an inverter 335 connected to the power supply voltage VDD and the selection data SMUX. The PMOS transistor 331 is gated by a signal in which the control signal TTR is inverted by the inverter 335. The PMOS transistor 333 is gated by a signal in which the signal of the output node N1 of the signal transmitter 310 is inverted by the inverter 317.
도 3을 참조하여 출력 멀티플렉서(200)의 동작을 설명하면 다음과 같다. 설명의 편의상, 신호 전송부(310)의 출력노드(N1)가 '하이'인 경우를 기준으로 기술한다. 종래의 출력 멀티플렉서(200)의 동작은, 출력 노드(N1)의 '하이' 신호는 인버터(317)에 의해 '로우'로 반전되고 피모스 트랜지스터(323)를 '턴온' 시킨다. 이때 먹서 제어 신호군(CMUX)의 조합에 의해 낸드 게이트(340)의 출력이 '로우'로 발생되면 피모스 트랜지스터(321)가 '턴온'된다. 그리고 인버터(319)에 의해 '하이'로 활성되어 있던 선별 데이터(SMUX)는 전원 전압(VDD)에 의해 슬루 레이트가 증가하게 된다. 여기에 본 발명의 일실시예에 의한 먹서 풀업부(330)가 추가된다. 피모스 트랜지스터(333)는 신호 전송부(310)의 출력 노드(N1)의 신호가 인버터(317)에 의해 반전된 '로우' 신호에 의해 '턴온' 된다. 피모스 트랜지스터(331)는 제어 신호(TTR)가 인버터(335)에 의해 반전된 '로우' 신호에 의해 '턴온'된다. 그리고 먹서 풀업부(330)의 피모스 트랜지스터들(331,333)은 슬루 레이트 상승부(320)의 피모스 트랜지스터들(321,323)과 병렬로 연결되어 있으므로 전원 전압(VDD)에 대해 저항을 감소하는 기능을 한다. 따라서 선별 데이터(SMUX)의 슬루 레이트는 더욱 증가하게 된다. 상기 도 3의 실시예에서는 먹서 풀업부(330)가 1개만 예시된다. 그러나 콘트롤러로부터 메모리까지의 거리가 멀어질수록 먹서 풀업부(330)를 추가하여 선별 데이터(SMUX)의 슬루 레이트를 증가시킬 수 있다.An operation of the output multiplexer 200 will be described with reference to FIG. 3. For convenience of description, the output node N1 of the signal transmitter 310 is described as 'high' as a reference. In the operation of the conventional output multiplexer 200, the 'high' signal of the output node N1 is inverted to 'low' by the inverter 317 and 'turns on' the PMOS transistor 323. At this time, when the output of the NAND gate 340 is 'low' by the combination of the control signal group CMUX, the PMOS transistor 321 is 'turned on'. In addition, the slew rate is increased by the power supply voltage VDD for the selection data SMUX that is activated 'high' by the inverter 319. In addition, the pull-up unit 330 according to an embodiment of the present invention is added. The PMOS transistor 333 is 'turned on' by the 'low' signal in which the signal of the output node N1 of the signal transmitter 310 is inverted by the inverter 317. The PMOS transistor 331 is 'turned on' by the 'low' signal in which the control signal TTR is inverted by the inverter 335. In addition, since the PMOS transistors 331 and 333 of the pull-up unit 330 are connected in parallel with the PMOS transistors 321 and 323 of the slew rate raising unit 320, the PMOS transistors 331 and 333 have a function of reducing resistance with respect to the power supply voltage VDD. do. Therefore, the slew rate of the selection data SMUX is further increased. In the embodiment of FIG. 3, only one pull-up unit 330 is illustrated. However, as the distance from the controller to the memory increases, the pull-up unit 330 may be added to increase the slew rate of the selection data SMUX.
도 4는 슬루 레이트 변동장치(210)를 구체적으로 나타내는 도면이다. 슬루 레이트 변동장치(210)는 메모리 장치의 동작 환경을 검출하여 출력 멀티플렉서(200)에 제공한다. 그리고 메모리 장치의 공정, 전압, 온도 등의 동작 환경의 변화에 따른 데이터의 슬루 레이트의 변화를 최소화한다. 슬루 레이트 변동장치(210)는 전압 발생부(410), 제1 검출부(420), 제2 검출부(430) 및 신호 조합부(440)를 구비한다. 전압 발생부(410)는 제1 전압(V1)을 발생하여 피모스 트랜지스터들(421,423)을 게이팅하고, 제2 전압(V2)을 발생하여 엔모스 트랜지스터들(431,433)을 게이팅한다. 바람직하기로는 제1전압(V1)은 전원 전압(VDD)과 게이팅 전압(VGATE)의 차를 발생하고, 제2 전압(V2)은 게이팅전압(VGATE)을 발생한다. 여기서 게이팅 전압(VGATE)은 출력 드라이버(220)를 구동하기 위한 내부 전원 전압이며, 제1 전압(V1)과 제2 전압(V2)은 제 1 및 제2 검출부들(420,430)의 엔모스 및 피모스 트랜지스터들(421,423,431,433)이 활성 영역에서 충분히 동작할 수 있는 레벨이다.4 illustrates the slew rate varying apparatus 210 in detail. The slew rate fluctuation device 210 detects an operating environment of the memory device and provides it to the output multiplexer 200. In addition, a change in the slew rate of data due to a change in an operating environment such as a process, a voltage, and a temperature of a memory device is minimized. The slew rate variation device 210 includes a voltage generator 410, a first detector 420, a second detector 430, and a signal combiner 440. The voltage generator 410 generates the first voltage V1 to gate the PMOS transistors 421 and 423, and generates the second voltage V2 to gate the NMOS transistors 431 and 433. Preferably, the first voltage V1 generates a difference between the power supply voltage VDD and the gating voltage VGATE, and the second voltage V2 generates a gating voltage VGATE. Here, the gating voltage VGATE is an internal power supply voltage for driving the output driver 220, and the first voltage V1 and the second voltage V2 are NMOS and P of the first and second detectors 420 and 430. The MOS transistors 421, 423, 431, 433 are at a level capable of sufficiently operating in the active region.
제1 검출부(420)는 제1 전압(V1)에 의해 피모스 트랜지스터들(421,423)이 '턴온'되고 이때의 드레인 전압들(IP1,IP2)과 기준 전압(VREF)을 비교한 신호들을 발생한다. 바람직하기로는 기준 전압(VREF)은 전원 전압(VDD)의 절반이다. 이를 위하여 제1 검출부(420)는 피모스 트랜지스터들(421,423), 제1 비교기(425) 및 제2 비교기(427)를 구비한다. 피모스 트랜지스터들(421,423)은 제1 전압(V1)에 의해 게이팅되며 전원 전압(VDD)과 접지 전압(VSS)사이를 소정의 저항들(R)을 통하여 연결된다. 여기서 저항들(R)은 피모스 트랜지스터들(421,423)의 드레인 전압들(IP1, IP2)이 제1 및 제2 비교기들(425,427)에 의해 효과적으로 검출되도록 하는 액티브 저항들이다. 피모스 트랜지스터들(421,423)의 드레인 전압들(IP1,IP2)은 각각 제1 비교기(425)와 제2 비교기(427)의 정입력 단자에 의해 검출된다. 비교기들(425, 427)의 부입력 단자로는 기준 전압(VREF)이 검출된다. 비교기들(425,427)은 검출된 드레인 전압들(IP1,IP2)과 기준 전압(VREF)을 비교하여 각각 제1 비교신호(PTR1)와 제2 비교신호(PTR2)를 발생한다. 제 1 및 제2 비교신호들(PTR1,PTR2)은 메모리 장치의 동작 환경을 검출하여 나타내는 신호이다.The first detector 420 generates signals in which the PMOS transistors 421 and 423 are turned on by the first voltage V1, and the drain voltages IP1 and IP2 are compared with the reference voltage VREF. . Preferably, the reference voltage VREF is half of the power supply voltage VDD. To this end, the first detector 420 includes PMOS transistors 421 and 423, a first comparator 425, and a second comparator 427. The PMOS transistors 421 and 423 are gated by the first voltage V1, and are connected between the power supply voltage VDD and the ground voltage VSS through predetermined resistors R. The resistors R are active resistors such that the drain voltages IP1 and IP2 of the PMOS transistors 421 and 423 are effectively detected by the first and second comparators 425 and 427. The drain voltages IP1 and IP2 of the PMOS transistors 421 and 423 are detected by positive input terminals of the first comparator 425 and the second comparator 427, respectively. The reference voltage VREF is detected at the negative input terminals of the comparators 425 and 427. The comparators 425 and 427 generate the first comparison signal PTR1 and the second comparison signal PTR2 by comparing the detected drain voltages IP1 and IP2 with the reference voltage VREF. The first and second comparison signals PTR1 and PTR2 are signals that detect and represent an operating environment of the memory device.
제2 검출부(430)는 제2 전압(V2)에 의해 엔모스 트랜지스터들(431,433)을 '턴온'시키고 엔모스 트랜지스터들(431,433)의 드레인 전압들(IN3,IN4)과 기준전압(VREF)을 비교한다. 이를 위하여 제2 검출부(430)는 엔모스 트랜지스터들(431,433), 제3 비교기(435) 및 제4 비교기(437)를 구비한다. 엔모스 트랜지스터들(431,433)은 제2 전압(V2)에 의해 게이팅되며 전원 전압(VDD)과 접지 전압(VSS)사이를 소정의 저항(R1)을 통하여 연결된다. 여기서 저항들(R1)은 엔모스 트랜지스터들(431,433)의 드레인 전압들(IN3,IN4)이 제3 및 제4 비교기들(435,437)에 의해 효과적으로 검출되도록 하는 액티브 저항들이다. 제2 검출부(430)는 상기 제1 검출부(420)와 같은 방법에 의하여 제3 비교신호(NTR3)와 제4 비교신호(NTR4)를 발생한다.The second detector 430 'turns on' the NMOS transistors 431 and 433 by the second voltage V2 and sets the drain voltages IN3 and IN4 and the reference voltage VREF of the NMOS transistors 431 and 433. Compare. To this end, the second detector 430 includes NMOS transistors 431 and 433, a third comparator 435, and a fourth comparator 437. The NMOS transistors 431 and 433 are gated by the second voltage V2, and are connected between the power supply voltage VDD and the ground voltage VSS through a predetermined resistor R1. The resistors R1 are active resistors such that the drain voltages IN3 and IN4 of the NMOS transistors 431 and 433 are effectively detected by the third and fourth comparators 435 and 437. The second detector 430 generates the third comparison signal NTR3 and the fourth comparison signal NTR4 by the same method as the first detector 420.
신호 조합부(440)는 각각의 비교기들(425,427,435,437)에서 발생된 각각의 비교 신호들(PTR1, PTR2, NTR3, NTR4)을 조합하여 먹서 제어 신호군(CMUX)을 발생한다. 상기 먹서 제어 신호군(CMUX)은 메모리 장치의 동작 환경에 관한 정보를 포함한다. 그리고 출력 멀티플렉서(200)로 입력되어 선별 데이터(SMUX)의 슬루 레이트를 증가시킨다. 신호 조합부(440)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.The signal combination unit 440 combines each of the comparison signals PTR1, PTR2, NTR3, and NTR4 generated by the comparators 425, 427, 435, and 437 to generate the control signal group CMUX. The control signal group CMUX includes information on an operating environment of a memory device. The output multiplexer 200 is input to increase the slew rate of the selection data SMUX. Since the configuration and operation of the signal combination unit 440 will be apparent to those skilled in the art, the detailed description thereof will be omitted herein.
도 5는 도 2의 출력 드라이버(220)를 구체적으로 나타내는 도면이다. 출력 드라이버(220)는 멀티 플렉스 신호(SMUX)와 드라이버 신호 제어군(CDRIVER)을 수신하여 메모리 장치의 공정, 전압, 온도 등의 동작 환경의 변화에 대해 동일한 출력 전류가 흐를 수 있도록 한다. 일반적으로는, 이를 위하여 출력 드라이버는 스위칭부(510) 및 구동부(520) 구비한다. 스위칭부(510)는 선별 데이터(SMUX)에 의해 게이팅되는 엔모스 트랜지스터들(511~517)로 구성된다. 엔모스트랜지스터들(511~517)의 드레인들은 각각 출력단(DQ)에 연결된다. 또한 출력단(DQ)은 터미네이션 저항(RTERM)을 거쳐 터미네이션 전압(VTERM)에 연결된다. 엔모스 트랜지스터들(511~517)의 소스는 구동부(520)의 트랜지스터들(521~527)의 드레인에 연결되어 있다. 엔모스 트랜지스터들(511~517)은 엔모스 트랜지스터(511)의 사이즈를 M이라고 할 때 순차적으로 2N*M배씩 증가하는 '로우' 전압 트랜지스터(Low voltage transistor)이다. 여기서 N은 1이상의 정수이다. 본 명세서에서 '로우' 전압 트랜지스터(Low voltage transistor)란 일반적인 모스 트랜지스터보다 문턱 전압이 낮아 '턴온'되기 쉬운 트랜지스터를 말한다.5 is a diagram illustrating in detail the output driver 220 of FIG. 2. The output driver 220 receives the multiplex signal SMUX and the driver signal control group CDRIVER to allow the same output current to flow in response to changes in the operating environment such as process, voltage, and temperature of the memory device. In general, for this purpose, the output driver includes a switching unit 510 and a driving unit 520. The switching unit 510 includes NMOS transistors 511 to 517 gated by the selection data SMUX. Drains of the NMOS transistors 511 to 517 are respectively connected to the output terminal DQ. In addition, the output terminal DQ is connected to the termination voltage VTERM through the termination resistor RTERM. Sources of the NMOS transistors 511 to 517 are connected to drains of the transistors 521 to 527 of the driving unit 520. The NMOS transistors 511 to 517 are 'low' voltage transistors that sequentially increase by 2 N * M times when the size of the NMOS transistor 511 is M. FIG. Where N is an integer of 1 or more. In the present specification, a 'low' voltage transistor refers to a transistor that is susceptible to 'turn on' due to a lower threshold voltage than a general MOS transistor.
구동부(520)는 드라이버 제어 신호군(CDRIVER)에 의해 게이팅되는 엔모스 트랜지스터들(521~527)로 구성된다. 엔모스 트랜지스터들(521~527)의 드레인은 각각 스위칭부(510)의 트랜지스터들(511~517)의 소스에 연결되고, 엔모스 트랜지스터들(521~527)의 소스는 접지 전압(VSS)에 연결된다. 엔모스 트랜지스터들(521~527)은 엔모스 트랜지스터(521)의 사이즈를 M이라고 할 때 순차적으로 2N*M배씩 증가한다. 여기서 N은 1이상의 정수이다.The driver 520 includes NMOS transistors 521 to 527 gated by the driver control signal group CDRIVER. The drains of the NMOS transistors 521 to 527 are connected to the sources of the transistors 511 to 517 of the switching unit 510, respectively, and the sources of the NMOS transistors 521 to 527 are connected to the ground voltage VSS. Connected. The NMOS transistors 521 to 527 sequentially increase by 2 N * M times when the size of the NMOS transistor 521 is M. FIG. Where N is an integer of 1 or more.
선별 데이터(SMUX)가 '하이'로 되면, 스위칭부(510)의 엔모스 트랜지스터들(511~517)이 '턴온'된다. 그리고 드라이버 제어 신호군(CDRIVER)에 의해 구동부(520)의 트랜지스터들(521~527)이 '턴온'되면, 출력 전류가 형성되고, 출력단(DQ)의 전압은 접지 전압(VSS)레벨로 떨어진다. 이때 메모리 장치의 동작 환경에 따라 '턴온'되는 구동부(520)의 트랜지스터들(521~527)의 수가 조절된다. 따라서 출력단(DQ)의 출력 전류가 제어될 수 있다. 따라서 출력 데이터(DOUT)의 출력 특성이 안정된다.When the selection data SMUX is 'high', the NMOS transistors 511 to 517 of the switching unit 510 are 'turned on'. When the transistors 521 to 527 of the driver 520 are 'turned on' by the driver control signal group CDRIVER, an output current is formed, and the voltage of the output terminal DQ falls to the ground voltage VSS level. In this case, the number of transistors 521 to 527 of the driving unit 520 that are 'turned on' is adjusted according to an operating environment of the memory device. Therefore, the output current of the output terminal DQ can be controlled. Therefore, the output characteristic of the output data DOUT is stabilized.
바람직한 실시예에서는 드라이버 풀업부(530)가 추가된다. 드라이버 풀업부(530)는 제어 신호(TTR)에 의해 구동되어 출력 드라이버(220)의 출력 전류를 제어한다. 이를 위하여 드라이버 풀업부(530)는 엔모스 트랜지스터들(531,532)을 구비한다. 엔모스 트랜지스터(531)는 '로우' 전압 트랜지스터(Low voltage transistor)이다. 본 명세서에서 '로우' 전압 트랜지스터(Low voltage transistor)란 일반적인 모스 트랜지스터보다 문턱 전압이 낮아, '턴온'되기 쉬운 트랜지스터를 말한다. 엔모스 트랜지스터(531)는 드레인 단자가 출력단(DQ)에 연결되고, 선별 데이터(SMUX)에 의해 게이팅된다. 엔모스 트랜지스터(532)는 드레인 단자가 엔모스 트랜지스터(531)에 연결되고, 소스가 접지 전압(VSS)에 연결되며, 제어 신호(TTR)에 의해 게이팅된다. 엔모스 트랜지스터(531)가 선별 데이터(SMUX)에 의해 스위칭부(510)와 함께 '턴온'되면, 엔모스 트랜지스터(532)는 구동부(520)와 별도로, 제어 신호(TTR)가 '하이'일 때 '턴온'된다. 도 5의 실시예에서는 드라이브 풀업부(530)는 1개만 예시되어 있다. 그러나 콘트롤러로부터 메모리 장치까지의 거리에 따라 드라이버 풀업부(530)를 여러개 추가하여 출력 전류를 조절하고, 출력 데이터(DOUT)의 출력 특성을 안정되게 할 수 있다.In a preferred embodiment, a driver pull-up 530 is added. The driver pull-up unit 530 is driven by the control signal TTR to control the output current of the output driver 220. To this end, the driver pull-up unit 530 includes NMOS transistors 531 and 532. The NMOS transistor 531 is a 'low' voltage transistor. In the present specification, a 'low' voltage transistor refers to a transistor having a lower threshold voltage than a general MOS transistor, and thus being 'turned on'. The NMOS transistor 531 has a drain terminal connected to the output terminal DQ and is gated by the selection data SMUX. The NMOS transistor 532 has a drain terminal connected to the NMOS transistor 531, a source connected to the ground voltage VSS, and gated by the control signal TTR. When the NMOS transistor 531 is 'turned on' with the switching unit 510 by the selection data SMUX, the NMOS transistor 532 is separate from the driver 520 and the control signal TTR is 'high'. When it is 'turned on'. In the embodiment of FIG. 5, only one drive pull-up unit 530 is illustrated. However, according to the distance from the controller to the memory device, a plurality of driver pull-up units 530 may be added to adjust the output current and stabilize the output characteristics of the output data DOUT.
도 6은 본 발명의 다른 일실시예에 따른 데이터 출력 회로를 개략적으로 나타내는 도면이다. 이를 참조하면, 본 발명의 데이터 출력회로는 출력 멀티플렉서(610), 슬루 레이트 변동장치(620), 출력 드라이버(630)를 포함한다.6 is a diagram schematically illustrating a data output circuit according to another exemplary embodiment of the present invention. Referring to this, the data output circuit of the present invention includes an output multiplexer 610, a slew rate varying device 620, and an output driver 630.
출력 멀티플렉서(610)는 수신된 입력 데이터(DIN)를 선택적으로 출력하는 회로이다. 즉, 출력 멀티플렉서(610)는 먹서 제어 신호군(CMUX)에 의해 제어되는 슬루 레이트로, 선별 데이터(SMUX)를 발생한다. 상기 선별 데이터(SMUX)는 수신된 입력 데이터(DIN)중 슬루 레이트가 조절된 소정의 데이터 신호이다. 출력 멀티플렉서(610)는, 도 3의 출력 멀티플렉서(200)의 회로도에서 먹서 풀업부(330)를 제거한 것과 동일한 기능과 구성을 가지므로 자세한 기술은 생략된다.The output multiplexer 610 is a circuit for selectively outputting the received input data DIN. In other words, the output multiplexer 610 generates the selection data SMUX at a slew rate controlled by the control signal group CMUX. The selection data SMUX is a predetermined data signal whose slew rate is adjusted among the received input data DIN. Since the output multiplexer 610 has the same function and configuration as the pull-up unit 330 is removed from the circuit diagram of the output multiplexer 200 of FIG. 3, detailed description thereof is omitted.
슬루 레이트 변동장치(620)는 제어 신호(TTR)에 응답하여 메모리 장치의 공정, 전압, 및 온도 등의 동작 환경 변화 및 콘트롤러로부터 메모리 장치까지의 거리의 변화에도 선별 데이터(SMUX)가 균일한 슬루 레이트를 갖게 하는 먹서 제어 신호군(CMUX)을 출력 멀티플렉서(610)로 제공한다. 먹서 제어 신호군(CMUX)은 출력 멀티플렉서(610)의 슬루 레이트를 제어할 수 있다. 슬루 레이트 변동장치(620)는, 후술되는 도 7을 참조하여 구체적으로 기술된다.The slew rate fluctuation device 620 is a slew in which the selection data SMUX is uniform even in response to a control signal TTR in response to changes in the operating environment such as the process, voltage, and temperature of the memory device, and a change in the distance from the controller to the memory device. The control signal group CMUX is provided to the output multiplexer 610 to have a rate. In addition, the control signal group CMUX may control the slew rate of the output multiplexer 610. The slew rate varying device 620 is described in detail with reference to FIG. 7 described later.
출력 드라이버(630)는 선별 데이터(SMUX)에 의해 구동되어 출력 데이터(DOUT)를 발생한다. 출력 드라이버(630)는, 도 5의 출력 드라이버(220)의 회로도에서 드라이버 풀업부(530)를 제거한 것과 동일한 기능과 구성을 가지므로 자세한 기술은 생략된다.The output driver 630 is driven by the selection data SMUX to generate output data DOUT. Since the output driver 630 has the same function and configuration as the driver pull-up unit 530 is removed from the circuit diagram of the output driver 220 of FIG. 5, the detailed description is omitted.
본 발명의 데이터 출력 회로는 드라이버 구동 회로(230)를 더 구비할 수 있다. 드라이버 구동 회로(230)는 출력 드라이버(630)가 외부 동작 환경의 변화에 대해 동일한 출력 전류를 발생할 수 있도록, 출력 드라이버(630)의 드라이빙 능력을 결정하는 드라이버 제어 신호군(CDRIVER)을 출력 드라이버(630)로 제공한다. 드라이버 구동 회로(230)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.The data output circuit of the present invention may further include a driver driving circuit 230. The driver driving circuit 230 outputs a driver control signal group CDRIVER for determining a driving capability of the output driver 630 so that the output driver 630 generates the same output current with respect to a change in an external operating environment. 630). Since the structure and operation of the driver driving circuit 230 are apparent to those skilled in the art, detailed description thereof will be omitted herein.
도 7은 도 6의 슬루 레이트 변동장치(620)를 나타내는 구체적인 회로도이다.슬루 레이트 변동장치(620)는 제어 신호(TTR) 응답하여 먹서 제어 신호군(CMUX)을발생한다. 먹서 제어 신호군(CMUX)은 메모리 장치의 공정, 전압, 온도 등의 동작 환경 및 컨트롤러로부터 메모리 장치까지의 거리의 변화에 따른 데이터의 슬루 레이트의 변화를 최소화하는 신호이다. 이를 위하여 슬루 레이트 변동장치(620)는 전압 발생부(710), 제1 검출부(720),제2 검출부(730) 및 신호 조합부(740)를 구비한다. 여기서 도 7의 실시예는 도 4의 실시예와 같은 기능을 하므로 편의상 동일한 명칭을 사용하며 참조 번호만을 달리한다. 전압 발생부(710)는 제1 전압(V1)을 발생하여 피모스 트랜지스터들(721,722,724,725)을 게이팅하고, 제2 전압(V2)을 발생하여 엔모스 트랜지스터들(731,732,734,735)을 게이팅한다. 바람직하기로는 제1전압(V1)은 전원 전압(VDD)과 게이팅 전압(VGATE)의 차를 발생하고, 제2 전압(V2)은 게이팅 전압(VGATE)을 발생한다. 여기서 게이팅 전압(VGATE)은 출력 드라이버(220)를 구동하기 위한 내부 전원 전압이며, 제1 전압(V1)과 제2 전압(V2)은 제1 및 제2 검출부들(720,730)의 엔모스 및 피모스 트랜지스터들(721, 722, 724, 725, 731, 732, 734, 735)이 활성 영역에서 충분히 동작할 수 있는 레벨이다.7 is a specific circuit diagram illustrating the slew rate fluctuation device 620 of FIG. 6. The slew rate fluctuation device 620 generates a control signal group CMUX in response to the control signal TTR. The control signal group CMUX is a signal for minimizing the change in the slew rate of the data according to the change in the operating environment of the memory device, such as voltage, temperature, and the distance from the controller to the memory device. To this end, the slew rate changing device 620 includes a voltage generator 710, a first detector 720, a second detector 730, and a signal combiner 740. Here, since the embodiment of FIG. 7 functions the same as the embodiment of FIG. 4, the same name is used for convenience and only a reference number is different. The voltage generator 710 generates the first voltage V1 to gate the PMOS transistors 721, 722, 724, and 725, and generates the second voltage V2 to gate the NMOS transistors 731, 732, 734, 735. Preferably, the first voltage V1 generates a difference between the power supply voltage VDD and the gating voltage VGATE, and the second voltage V2 generates a gating voltage VGATE. The gating voltage VGATE is an internal power supply voltage for driving the output driver 220, and the first voltage V1 and the second voltage V2 are NMOS and P of the first and second detectors 720 and 730. The MOS transistors 721, 722, 724, 725, 731, 732, 734, and 735 are at a level capable of sufficiently operating in the active region.
제1 검출부(720)는 도 4의 제1 검출부(420)에 엔모스 트랜지스터들(723,726)과 피모스 트랜지스터들(722,725)이 추가된다. 피모스 트랜지스터들(721,724)은 제1 전압(V1)에 의해 게이팅되며 전원 전압(VDD)과 접지 전압(VSS)사이를 소정의저항들(R)을 통하여 연결된다. 여기서 저항들(R)은 피모스 트랜지스터들(721,724)의 드레인 전압들(IP1,IP2)이 제1 및 제2 비교기들(727,728)에 의해 효과적으로 검출되도록 하는 액티브 저항들이다. 피모스 트랜지스터들(722,725)의 드레인 단자는 전원 전압(VDD)에 연결되고 제1 전압(V1)에 의해 게이팅된다. 엔모스 트랜지스터들(723, 726)의 소스 및 드레인은 각각 피모스 트랜지스터들(721, 722, 724, 725)의 소스에 연결되고 제어신호(TTR)에 의해 게이팅된다. 제1 전압(V1)에 의해 피모스 트랜지스터들(721,722,724,725)이 '턴온'되고, 제어 신호(TTR)에 의해 엔모스 트랜지스터들(723,726)이 '턴온'된다. 그러면 엔모스 트랜지스터들(723,726)의 드레인 전압들(IP1,IP2)은 엔모스 및 피모스 트랜지스터들(722,723,725,726)에 의해 피모스 트랜지스터들(721,724)이 단독으로 사용되는 경우보다 빠르게 소정의 전압에 도달한다. 피모스 트랜지스터들(721,724)의 드레인 전압들(IP1,IP2)은 각각 제1 비교기(727)와 제2 비교기(728)의 정입력 단자에 의해 검출된다. 비교기들(727,728)의 부입력 단자로는 기준 전압(VREF)이 검출된다. 비교기들(727,728)은 검출된 드레인 전압들(IP1,IP2)과 기준 전압(VREF)을 비교하여 각각 제1 비교신호(PTR1)와 제2 비교신호(PTR2)를 발생한다. 제1 및 제2 비교신호들(PTR1,PTR2)은 메모리 장치의 동작 환경 및 컨트롤러로부터 메모리 장치까지의 거리에 관한 정보를 포함하는 신호이다.In the first detector 720, NMOS transistors 723 and 726 and PMOS transistors 722 and 725 are added to the first detector 420 of FIG. 4. The PMOS transistors 721 and 724 are gated by the first voltage V1, and are connected between the power supply voltage VDD and the ground voltage VSS through predetermined resistors R. The resistors R are active resistors such that the drain voltages IP1 and IP2 of the PMOS transistors 721 and 724 are effectively detected by the first and second comparators 727 and 728. The drain terminals of the PMOS transistors 722 and 725 are connected to the power supply voltage VDD and gated by the first voltage V1. The source and the drain of the NMOS transistors 723 and 726 are connected to the sources of the PMOS transistors 721, 722, 724 and 725, respectively, and are gated by the control signal TTR. The PMOS transistors 721, 722, 724 and 725 are 'turned on' by the first voltage V1, and the NMOS transistors 723 and 726 are 'turned on' by the control signal TTR. Then, the drain voltages IP1 and IP2 of the NMOS transistors 723 and 726 reach a predetermined voltage faster than when the PMOS transistors 721 and 724 are used alone by the NMOS and PMOS transistors 722, 723, 725 and 726. do. The drain voltages IP1 and IP2 of the PMOS transistors 721 and 724 are detected by positive input terminals of the first comparator 727 and the second comparator 728, respectively. The reference voltage VREF is detected at the negative input terminals of the comparators 727 and 728. The comparators 727 and 728 generate the first comparison signal PTR1 and the second comparison signal PTR2 by comparing the detected drain voltages IP1 and IP2 with the reference voltage VREF. The first and second comparison signals PTR1 and PTR2 are signals including information about an operating environment of the memory device and a distance from the controller to the memory device.
제2 검출부(730)는 제2 전압(V2)에 의해 엔모스 트랜지스터들(731,732,734, 735)이 '턴온'되고, 제어 신호(TTR)에 의해 엔모스 트랜지스터들(733,736)이 '턴온'된다. 그리고, 엔모스 트랜지스터들(731,734)의 드레인 전압들(IN3,IN4)과 기준전압(VREF)을 비교한 신호들을 발생한다. 이를 위하여 제2 검출부(730)는 엔모스 트랜지스터들(731~736), 제3 비교기(737) 및 제4 비교기(738)를 구비한다. 엔모스 트랜지스터들(731,732,734,735)은 제2 전압(V2)에 의해 게이팅되며 소스가 접지 전압(VSS)에 연결된다. 엔모스 트랜지스터들(733,736)의 드레인 및 소스는 엔모스 트랜지스터들(731,732,734,735)의 드레인에 연결되고, 제어 신호(TTR)에 의해 게이팅된다. 제2 검출부(730)는 상기 제1 검출부(720)와 같은 방법에 의하여 제3 비교신호(NTR3)와 제4 비교신호(NTR4)를 발생한다. 제3 및 제4 비교신호들(PTR1,PTR2)은 메모리 장치의 동작 환경 및 컨트롤러로부터 메모리 장치까지의 거리에 관한 정보를 포함하는 신호이다.In the second detector 730, the NMOS transistors 731, 732, 734, and 735 are 'turned on' by the second voltage V2, and the NMOS transistors 733 and 736 are 'turned on' by the control signal TTR. In addition, signals generated by comparing the drain voltages IN3 and IN4 of the NMOS transistors 731 and 734 with the reference voltage VREF are generated. To this end, the second detector 730 includes NMOS transistors 731 to 736, a third comparator 737, and a fourth comparator 738. The NMOS transistors 731, 732, 734, 735 are gated by the second voltage V2, and a source is connected to the ground voltage VSS. The drain and source of the NMOS transistors 733 and 736 are connected to the drains of the NMOS transistors 731, 732, 734 and 735 and are gated by the control signal TTR. The second detector 730 generates the third comparison signal NTR3 and the fourth comparison signal NTR4 by the same method as the first detector 720. The third and fourth comparison signals PTR1 and PTR2 are signals including information about an operating environment of the memory device and a distance from the controller to the memory device.
신호 조합부(740)는 각각의 비교기들(727,728,737,738)에서 발생된 각각의 비교 신호들(PTR1, PTR2, NTR3, NTR4)을 조합하여 먹서 제어 신호군(CMUX)을 발생한다. 상기 먹서 제어 신호군(CMUX)은 메모리 장치의 동작 환경 및 컨트롤러로부터 메모리 장치까지의 거리에 관한 정보를 포함하고 있으므로, 출력 멀티플렉서(200)로 입력되어 선별 데이터(SMUX)의 슬루 레이트를 증가시킨다. 신호 조합부의(740) 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.The signal combination unit 740 combines the respective comparison signals PTR1, PTR2, NTR3, and NTR4 generated by the comparators 727, 728, 737, and 738 to generate the control signal group CMUX. Since the control signal group CMUX includes information on the operating environment of the memory device and the distance from the controller to the memory device, the control signal group CMUX is input to the output multiplexer 200 to increase the slew rate of the selection data SMUX. Since the structure and operation of the signal combination unit 740 are obvious to those skilled in the art, detailed description thereof will be omitted herein.
도 7의 실시예에서는 제1 비교기(727)의 정입력 단자에 의해 검출되는 전압(IP1)의 레벨을 변화시키기 위한 트랜지스터들(722,723)이 2개만 나타나 있다. 그러나 콘트롤러로부터 메모리 장치까지의 거리에 따라 동일한 형식으로 트랜지스터들이 추가될 수 있다. 그리고 이러한 트랜지스터들의 추가는 다른비교기들(728,737,738)에 있어서도 동일하게 적용된다.In the embodiment of FIG. 7, only two transistors 722 and 723 for changing the level of the voltage IP1 detected by the positive input terminal of the first comparator 727 are shown. However, depending on the distance from the controller to the memory device, transistors can be added in the same format. The addition of these transistors is equally applicable to the other comparators 728, 737, and 738.
도 8은 본 발명에 의한 다수개의 반도체 메모리 장치를 구비하는 시스템의 예를 나타내는 도면이다. 제어 신호(TTR)는 콘트롤러와 메모리 장치 사이의 거리에 따라 변화되므로 각 메모리 장치마다 제어 신호(TTR)의 값이 다르게 된다. 따라서 각 메모리 장치의 출력 드라이버 특성을 제어 신호(TTR)에 따라 다르게 만들어서 콘트롤러로부터의 거리에 따라 메모리 장치의 출력 데이터 특성이 변하는 문제를 개선할 수 있다.8 is a diagram illustrating an example of a system including a plurality of semiconductor memory devices according to the present invention. Since the control signal TTR changes according to the distance between the controller and the memory device, the value of the control signal TTR is different for each memory device. Accordingly, the output driver characteristic of each memory device may be made different according to the control signal TTR, thereby improving the problem that the output data characteristic of the memory device changes according to the distance from the controller.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 청구된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the claims.
본 발명에 의한 반도체 메모리 장치의 출력 데이터의 슬루 레이트(Slewing rate)를 제어하는 데이터 출력회로에 의하면 콘트롤러로부터 멀리 떨어져있는 메모리 장치의 출력 데이터의 슬루 레이트를 증가시키고 출력 전류를 증가하여 데이터 버스 라인에서의 신호 감쇠를 개선한다.According to the data output circuit for controlling the slewing rate of the output data of the semiconductor memory device according to the present invention, the slew rate of the output data of the memory device distant from the controller is increased and the output current is increased in the data bus line. Improve signal attenuation.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000002481A KR100327344B1 (en) | 2000-01-19 | 2000-01-19 | Data output circuit for controlling a slewing rate of output data in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000002481A KR100327344B1 (en) | 2000-01-19 | 2000-01-19 | Data output circuit for controlling a slewing rate of output data in semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010073701A KR20010073701A (en) | 2001-08-01 |
| KR100327344B1 true KR100327344B1 (en) | 2002-03-06 |
Family
ID=19639764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000002481A KR100327344B1 (en) | 2000-01-19 | 2000-01-19 | Data output circuit for controlling a slewing rate of output data in semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100327344B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101456207B1 (en) | 2013-08-05 | 2014-11-03 | 숭실대학교산학협력단 | Apparatus for controlling slew rate using switching capacitors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930020446A (en) * | 1992-03-26 | 1993-10-19 | 김주용 | 3-state output buffer |
| KR970031331A (en) * | 1995-11-28 | 1997-06-26 | 김광호 | Output buffer of semiconductor device |
| JPH11250656A (en) * | 1998-03-04 | 1999-09-17 | Hitachi Ltd | Semiconductor integrated circuit device |
| KR19990081770A (en) * | 1998-04-24 | 1999-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | Output Buffer Circuit Controls the Through Rate |
-
2000
- 2000-01-19 KR KR1020000002481A patent/KR100327344B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930020446A (en) * | 1992-03-26 | 1993-10-19 | 김주용 | 3-state output buffer |
| KR970031331A (en) * | 1995-11-28 | 1997-06-26 | 김광호 | Output buffer of semiconductor device |
| JPH11250656A (en) * | 1998-03-04 | 1999-09-17 | Hitachi Ltd | Semiconductor integrated circuit device |
| KR19990081770A (en) * | 1998-04-24 | 1999-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | Output Buffer Circuit Controls the Through Rate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010073701A (en) | 2001-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7170313B2 (en) | Apparatus for calibrating termination voltage of on-die termination | |
| KR100660907B1 (en) | Internal reference voltage generator for reducing standby current and semiconductor memory device including the same | |
| KR100656470B1 (en) | Apparatus and method for controlling driver of semiconductor memory | |
| US5479374A (en) | Semiconductor memory device employing sense amplifier control circuit and word line control circuit | |
| US6518808B2 (en) | Slew rate adjusting circuit and semiconductor device | |
| US20080303558A1 (en) | Data output driver circuit | |
| US6998892B1 (en) | Method and apparatus for accommodating delay variations among multiple signals | |
| KR100967099B1 (en) | Semiconductor memory device and operation method thereof | |
| US7202702B2 (en) | Output buffer slew rate control using clock signal | |
| US11651806B2 (en) | Reference voltage training circuit and semiconductor apparatus including the same | |
| US9786355B2 (en) | Signaling method using constant reference voltage and devices thereof | |
| US8441283B2 (en) | Integrated circuit | |
| KR20030009032A (en) | Input/output interface and semiconductor integrated circuit having input/output interface | |
| US7994835B2 (en) | Duty control circuit and semiconductor device having the same | |
| US8754688B2 (en) | Signal output circuit and semiconductor device including the same | |
| KR100327344B1 (en) | Data output circuit for controlling a slewing rate of output data in semiconductor memory device | |
| US6577554B2 (en) | Semiconductor memory device for providing margin of data setup time and data hold time of data terminal | |
| US7821847B2 (en) | Circuit and method for controlling slew rate of data output circuit in semiconductor memory device | |
| KR102609441B1 (en) | Data transmitting device, semiconductor apparatus and system including the same | |
| KR100640783B1 (en) | Data output driver for reducing noise | |
| US9007114B2 (en) | Semiconductor device including clock signal generation unit | |
| US20160006432A1 (en) | Semiconductor device and operating method thereof | |
| JP2004254312A (en) | Open drain output buffer | |
| US6677785B1 (en) | Power level detection circuit | |
| KR100498437B1 (en) | Semiconductor device having termination circuit and the method for matching swing voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |