KR100613374B1 - 반도체 소자의 배선 테스트 방법 및 배선 구조 - Google Patents

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Abstract

본 발명의 목적은 반도체 소자에서 배리어금속막의 존재 여부에 따른 배선의 EM 특성을 정확하게 테스트하여 낮은 콘택 저항을 확보하면서 우수한 EM 특성을 확보하는 것이다.
본 발명의 목적은 반도체 기판의 테스트 영역에 하부 도전층 패턴과 상부 구리배선 사이의 콘택 부분에 배리어금속층이 존재하는 제 1 테스트 패턴과, 콘택 부분에 탄탈륨층이 형성된 제 2 테스트 패턴을 형성하는 단계; 제 1 및 제 2 테스트 패턴을 전자 흐름 방향이 상기 하부 도전층 패턴에서 상부 구리배선으로인 업-플로우 방향과 상기 상부 구리배선에서 하부 도전층 패턴으로인 다운-플로우 방향으로 각각 분리하는 단계; 전자 흐름 방향에 따라 분리된 상기 각각의 제 1 및 제 2 테스트 패턴에 대하여 EM 테스트를 실시하는 단계; 및 제 1 및 제 2 테스트 패턴에 대하여 EM 패일을 비교 분석하는 단계를 포함하는 반도체 소자의 배선 테스트 방법에 의해 달성될 수 있다.
배선, EM, 테스트 패턴, 구리, 배리어금속층, 탄탈륨층

Description

반도체 소자의 배선 테스트 방법 및 배선 구조{TEST METHOD OF INTERCONNECTION LINE AND INTERCONNECTION LINE STRUCTURE IN SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 배리어금속층 적용 소자와 미적용 소자의 각각의 배선에 대한 EM 테스트 패턴을 나타낸 도면.
도 2는 도 1의 EM 테스트 패턴을 이용한 EM 테스트 방법을 설명하기 위한 도면.
도 3은 배리어금속층 적용 소자와 미적용 소자의 각각의 배선에 대한 콘택 체인 저항(Rc)을 나타낸 도면.
도 4는 배리어금속층 적용 소자와 미적용 소자의 각각의 배선의 전류밀도 변화에 따른 EM 동작상태에서의 라이프타임 분포를 나타낸 도면.
도 5는 배리어금속층 적용 소자와 미적용 소자의 각각의 배선과 전자흐름 방향에 따른 MTTF 변화를 나타낸 도면.
도 6은 배리어금속층 적용 소자와 미적용 소자의 각각의 배선과 EM 테스트 온도에 따른 EM 라이프 타임 분포를 나타낸 도면.
도 7은 배리어금속층 적용 소자와 미적용 소자의 각각의 배선과 전자흐름 방향에 따른 테스트 온도의 MTTF 변화를 나타낸 도면.
도 8은 업-플로우 방향에서 배리어금속층 적용 소자와 미적용 소자의 각각의 배선에 대하여 EM 테스트를 실시한 후 FIB로 패일을 분석한 결과를 나타낸 도면.
도 9는 업-플로우 방향에서 배리어금속층 미적용 소자의 배선 패일을 SEM으로 분석한 결과를 나타낸 도면.
도 10은 다운-플로우 방향에서 배리어금속층 적용 소자와 미적용 소자의 각각의 배선에 대하여 EM 테스트를 실시한 후 FIB로 EM 패일을 분석한 결과를 나타낸 도면.
도 11은 다운-플로우 방향에서 배리어금속층 적용 소자와 미적용 소자의 각각의 배선 패일을 SEM으로 분석한 결과를 나타낸 도면.
도 12는 배리어금속층 적용 소자와 미적용 소자의 각각의 배선과 전자 흐름 방향에 대하여 EM의 저항 변화율을 나타낸 도면.
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 배선의 일렉트로 마이그레이션(ElectroMigration; EM) 특성을 테스트하는 방법 및 우수한 EM 특성과 낮은 콘택 저항을 동시에 확보할 수 있는 배선 구조에 관한 것이다.
일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
이러한 배선 재료로 주로 알루미늄(Al)을 사용하였지만, 반도체 소자의 고집 적화 및 고속화 추세에 따른 선폭 감소로 인해 배선 및 콘택 저항이 증가하고 EM등의 문제가 야기되면서, 구리(Cu) 배선에 대한 연구가 활발히 진행되고 있다.
구리는 알루미늄에 비해 약 62%의 낮은 저항을 가질 뿐만 아니라 EM에 대한 저항성이 커서 고집적 및 고속 소자에서 우수한 배선 신뢰성을 얻을 수 있지만, 알루미늄과 달리 건식식각이 불가능하기 때문에 층간절연막에 콘택홀 및 배선홀을 모두 형성하는 듀얼 다마신(dual damascene) 공정에 의해 배선을 형성하고 있다.
한편, 반도체 소자의 고집적화가 가속화되면서 배선의 단면적도 점점 작아짐에 따라, 각각의 소자에 따른 정확한 EM 패일 특성을 테스트하여 배선의 신뢰성을 확보하는 것이 중요해지고 있다.
그런데, 종래 130㎚ 기술에서는 듀얼 다마신 공정에 의한 구리 배선을 소자에 따라 요구되는 콘택 저항을 맞추기 위해 소자에 따라 다른 구조로 적용하고 있다. 예컨대, 요구 콘택 저항에 따라 하부 도전층과의 콘택 부분에 탄탈륨나이트라이드/탄탈륨(TaN/Ta)의 배리어금속층이 존재하는 구리 배선 구조를 적용하거나, 낮은 콘택 저항을 확보하기 위해 콘택 부분에 배리어금속층이 존재하지 않는 구리 배선 구조를 적용한 소자 등이 있다.
이에 따라, 배리어금속층이 존재하지 않는 구리 배선 구조를 적용한 소자는 고속화 측면에서는 유리하나 배리어금속층의 부재로 인해 EM 특성을 확보하기가 어렵다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자에서 배리어금속막의 존재 여부에 따른 배선의 EM 특성을 정확하게 테스트하여 낮은 콘택 저항을 확보하면서 우수한 EM 특성을 확보하는데 그 목적이 있다.
상기한 본 발명의 목적은 반도체 기판의 테스트 영역에 하부 도전층 패턴과 상부 구리배선 사이의 콘택 부분에 배리어금속층이 존재하는 제 1 테스트 패턴과, 콘택 부분에 탄탈륨층이 형성된 제 2 테스트 패턴을 각각 형성하는 단계; 제 1 및 제 2 테스트 패턴을 전자 흐름 방향이 상기 하부 도전층 패턴에서 상부 구리배선으로인 업-플로우 방향과 상기 상부 구리배선에서 하부 도전층 패턴으로인 다운-플로우 방향으로 각각 분리하는 단계; 전자 흐름 방향에 따라 분리된 상기 각각의 제 1 및 제 2 테스트 패턴에 대하여 EM 테스트를 실시하는 단계; 및 제 1 및 제 2 테스트 패턴에 대하여 EM 패일을 비교 분석하는 단계를 포함하는 반도체 소자의 배선 테스트 방법에 의해 달성될 수 있다.
여기서, EM 테스트는 업-플로우 방향에서는 상기 제 1 및 제 2 테스트 패턴의 구리배선의 선폭을 0.2㎛로 설정하고, 다운-플로우 방향에서는 제 1 및 제 2 테스트 패턴의 도전층 패턴의 선폭을 0.2㎛로 설정하며, 탄탈륨층의 두께는 100Å 이내로, 콘택부분의 크기는 0.19㎛로, 인가한 전류밀도는 1.0, 1.5, 2.0 MA/㎠로, 테스트 온도는 300, 325, 250℃로 각각 설정한 테스트 조건에서 실시한다.
또한, EM 테스트에서는 전류 밀도의 함수인 N 값과 상기 테스트 온도의 함수인 활성화 에너지를 측정한 후 이를 환산하여 제 1 및 제 2 테스트 패턴에 대하여 실제 동작에서의 EM 라이프 타임을 각각 측정한다.
또한, EM 패일의 비교 분석은 주사전자현미경(SEM), 이온빔집속(FIB) 또는 투과전자현미경(TEM)을 이용하여 실시한다.
또한, 상술한 본 발명의 목적은 하부 도전층 패턴; 하부 도전층 패턴과 콘택하는 구리 배선; 및 하부 도전층 패턴과 상부 구리 배선과의 콘택 부분에 형성된 탄탈륨층을 포함하고, 탄탈륨층이 약 100Å 이상의 두꺼운 두께를 가지는 반도체 소자의 배선 구조에 의해 달성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 배선의 EM 테스트 패턴 및 테스트 방법을 설명한다.
먼저, 통상의 듀얼 다마신 공정에 의해 하기 [표 1]의 공정조건으로, 구리 배선에 배리어금속층을 적용한 소자와 배리어금속층을 적용하지 않은 소자의 테스트 패턴 영역에 구리 배선의 EM 테스트를 위한 테스트 패턴들을 각각 형성한다.
[표 1]
배리어 금속층 공정조건 Cu두께 (Å) 비고
두께(Å) 재스퍼터링시간 플래시
TaN Ta 시드Cu
적용 D1 75 75 600 무 무 2500
D2 150 150 600 무 무 3000 콘택홀 저부에 배리어금속층 존재유
미적용 D1 75 75 800 무 무 2800
D2 100 150 800 25초 3.6초 3700 콘택홀 저부에 배리어금속층 존재무
그러면, 배리어금속층을 적용한 소자에서는 도 1(a)에 도시된 바와 같이 반 도체 기판(미도시) 상에 하부 도전층 패턴(D1)과 상부 구리배선(D2) 사이의 콘택 부분(100)에 TaN/Ta 배리어금속층(Barrier Metal; BM)이 존재하는 배선 구조로 이루어진 제 1 테스트 패턴이 형성되고, 배리어금속층이 적용되지 않은 소자에서는 도 1(b)에 도시된 바와 같이 하부 도전층 패턴(D1)과 상부 구리배선(D2) 사이의 콘택 부분(100)에 배리어금속층(200a)이 존재하지 않고 약 100Å 이내의 얇은 Ta층(200b)이 존재하는 배선 구조로 이루어진 제 2 테스트 패턴이 형성된다.
그 다음, 하나의 콘택홀에 대한 켈빈형(Kelvin type)의 4-포인트 프로브(point probe) 방식을 사용하고, 제 1 및 제 2 테스트 패턴에 대하여 전자흐름 방향을 도 2(a)와 같이 하부 도전층 패턴(D1)에서 상부 구리배선(D2)으로의 업-플로우(up-flow) 방향과, 도 2(b)와 같이 상부 구리배선(D2)에서 하부 도전층 패턴(D1)으로의 다운-플로우(down-flow) 방향으로 각각 분리한다.
또한, 업-플로우 방향에서 제 1 및 제 2 테스트 패턴의 구리배선(D2)의 선폭을 0.2㎛로 설정하고, 다운-플로우 방향에서는 제 1 및 제 2 테스트 패턴의 도전층 패턴(D1)의 선폭을 0.2㎛로 설정하며, 콘택홀의 크기는 0.19㎛로, 인가한 전류밀도는 1.0, 1.5, 2.0 MA/㎠로, 테스트 온도는 300, 325, 350℃로 각각 설정한다.
그 후, 이러한 테스트 조건에서 업-플로우 방향과 다운-플로우 방향의 N 값과 활성화 에너지를 측정하여 EM 테스트를 실시한 다음, 주사전자현미경(Scanning Electron Microscope; SEM), 이온빔집속(Focused Ion Beam; FIB) 및 투과전자현미경(Transmission Electron Microscope; TEM)으로 제 1 및 제 2 테스트 패턴에 대한 EM 패일을 비교 분석하는데, 이러한 과정을 도 3 내지 도 12를 참조하여 설명한다.
도 3은 구리배선에 배리어금속층을 적용한 소자와 적용하지 않은 소자의 각각의 배선에 대한 콘택 체인 저항(Rc) 측정 결과를 나타낸 것으로, 예컨대 콘택홀 크기가 0.19㎛인 경우, 배리어금속층을 적용한 소자에서는 도 3(a)와 같이 콘택 체인 저항(Rc)이 1.3Ω을 나타내고, 배리어금속층을 적용하지 않은 소자에서는 도 3(b)와 같이 콘택 체인 저항(RC)이 0.7Ω으로 배리어금속층을 적용하지 않은 소자가 배리어금속층을 적용한 소자에 비해 ½ 정도 낮은 분포를 나타낸다.
따라서, 배리어금속층을 적용하지 않은 소자의 배선구조가 배리어금속층을 적용한 소자에 비해 고속 소자에 유리함을 알 수 있다.
도 4는 구리 배선에 배리어금속층을 적용하지 않은 소자와 배리어금속층을 적용한 소자의 각각의 배선과 전류밀도 변화에 따른 EM 동작상태에서의 라이프타임(lifetime) 분포를 나타낸 것으로, 도 4(a)(b)는 각각 배리어금속층을 적용하지 않은 소자와 배리어금속층을 적용한 소자에서 업-플로우 방향인 경우를 각각 나타내고, 도 4(c)(d)는 각각 배리어금속층을 적용하지 않은 소자와 배리어금속층을 적용한 소자에서 다운-플로우 방향의 경우를 각각 나타낸다. 여기서, EM에 의한 동작 상태에서의 라이프타임은 전류 밀도의 함수인 N 값과 테스트 온도의 함수인 활성화 에너지의 측정값으로부터 환산하여 얻는다.
도 5는 구리 배선에 배리어금속층을 적용한 소자와 배리어금속층을 적용하지 않은 소자의 각각의 배선과 전자흐름 방향에 따른 패일평균시간(Mean Time To Failure; MTTF) 변화를 나타낸 것으로, 도 5(a)는 업-플로우 방향의 경우를 나타내고, 도 5(b)는 다운-플로우 방향의 경우를 각각 나타낸다. 여기서, 전류밀도 변화 에 따른 MTTF의 변화로 전류밀도의 함수인 N 값을 구한다.
도 6은 구리 배선에 배리어금속층을 적용한 소자와 배리어금속층을 적용하지 않은 소자의 각각의 배선과 EM 테스트 온도에 따른 EM 라이프 타임 분포를 나타내고, 도 7은 전자흐름 방향에 따른 테스트 온도의 MTTF 변화를 나타낸 것으로, 도 6(a)(b) 및 도 7(a)는 구리배선에 배리어금속층을 적용하지 않은 소자와 배리어금속층을 적용한 소자에서 업-플로우 방향의 경우를 각각 나타내고, 도 6(c)(d) 및 도 7(b)는 구리배선에 배리어금속층을 적용하지 않은 소자와 배리어금속층을 적용한 소자에서 다운-플로우 방향의 경우를 각각 나타낸다. 즉, 테스트 온도의 MTTF 변화로 EM의 메카니즘(mechanism)을 결정하는 활성화 에너지를 구할 수 있다.
이와 같은 결과들을 통해 얻은 배리어금속층을 적용한 소자와 배리어금속층을 적용하지 않은 소자의 각각의 배선에 대한 EM의 N 값과 활성화 에너지를 정리해 보면 하기의 [표 2]와 같은 결과를 얻을 수 있다.
[표 2]
배리어 금속층 N 값 활성화에너지(eV)
다운-플로우 업-플로우 다운-플로우 업-플로우
적용 N = 1.32 N = 1.29 Ea = 0.73 Ea = 0.74
미적용 N = 1.35 N = 1.39 Ea = 0.63 Ea = 0.54
[표 2]에 나타낸 바와 같이, N 값은 소자와 전자 흐름 방항에 관계 없이 1.3 내지 1.4 정도의 값을 가지며, 이 값은 EM에 의한 초기 보이드(void) 형성에 기여하는 전류 밀도 영향, 즉 N 값이 일반적인 1 내지 2 범위의 값에 일치한다.
R. Kirchem et al, "Atomistic and Computer Modeling of Metallization Failure of Integrated Circuit by Electromigration", J.Apple.Phys.70, 172(1991)에서 보고된 바에 의하면, N = 1 일 때, 보이드 성장-제한 패일(void growth-limited failure)이고, N = 2 일 경우에는 보이드 핵생성-제한 패일(void nucleation-limited failure)이므로, 본 테스트 결과는 초기 보이드 형성에 두 메카니즘이 영항을 미침을 알 수 있다.
EM의 활성화 에너지는 배리어금속층을 적용한 소자에서는 0.7eV 정도이고, 배리어금속층을 적용하지 않은 소자에서는 0.5 내지 0.6eV 정도로, 배리어금속층을 적용하지 않은 소자의 구리배선이 배리어금속층을 적용한 소자에 비해 활성화 에너지가 작다.
M.W.Lane et al, "Relationship between Interfacial Adhesion and Electromigration in Cu Metallization", J.Apple.Phys.93, 1417(2003)에 보고된 바에 의하면, 듀얼 다마신 공정에 의한 구리 배선에서 EM에 의한 원자 확산도(atomic diffusivity)에 가장 영향을 미치는 확산경로는 패시배이션막인 SiN막과 구리 배선 사이의 계면으로 활성화 에너지가 일반적으로 0.7 내지 1.0eV의 값을 갖는다.
또한, 배리어금속층을 적용한 소자와 배리어금속층을 적용하지 않은 소자의 구리배선(D2)에 대한 EM의 라이프타임(MTTF), N 값, 활성화 에너지 및 시그마(σ) 결과를 통해, F.M. d'Heurle et al, "Electromigration and Failure in Electronics", Proc. IEEE 59, 1409(1971)에서 보고된 블랙의 법칙(Black's law)의 식(1)을 이용하여 실제 동작 상태에서의 EM 라이프 타임을 정리해 보면 하기의 [표 3]과 같다.
TFTuse = MTFtest(jtest/juse)nexp[EA/k(1/T use-1/Ttest)]exp[-Nσ]‥‥‥‥식(1)
[표 3]
배리어 금속층 전류흐름방향 시그마(σ) T50(MTTF, hr) Jmax(A/㎠)
적용 업-플로우 0.38 73.32 1.57E+06
다운-플로우 0.39 23.91 5.80E+05
미적용 업-플로우 0.47 187.98 5.38E+05
다운-플로우 0.44 40.68 3.55E+05
이때, 동작의 패일 기준들(failure criteria)은 110℃의 온도에서 0.1% 누적(cumulative)이 10년 이상일 때 동작 상태의 전류 밀도인 Jmax가 5.5E05A/㎠(Jspec) 이상이어야 하므로, 배리어금속층을 적용한 소자에서는 구리배선의 EM 결과가 Jspec 이상으로 문제가 되지 않으나, 배리어금속층을 적용하지 않은 소자에서는 활성화 에너지의 차이로 인해 Jspec에 만족하지 못한다.
도 8은 업-플로우 방향에서 배리어금속층을 적용한 소자와 그렇지 않은 소자의 각각의 배선에 대하여 EM 테스트를 실시한 후 FIB로 패일을 분석한 결과를 나타낸 것으로, 도 8(a)와 같이 배리어금속층을 적용한 소자에서는 대분분의 패일이 콘택 부분에서 발생하나, 도 8(b)와 같이 배리어금속층을 적용하지 않은 소자에서는 임계 디자인(critical design) 선폭인 상부 구리배선(D2)에서 패일이 발생함을 알 수 있다.
도 9는 업-플로우 방향에서 배리어금속층을 적용하지 않은 소자의 배선 패일을 SEM으로 분석한 결과를 나타낸 것으로, 구리배선(D2)의 패일을 자세히 관찰하기 위하여 구리배선(D2) 상의 패시배이션층(SiN)을 제거한 후 SEM으로 패일을 분석한 결과를 나타낸다. 도 9(a)(b)와 같이, EM의 주 확산경로인 구리배선(D2)과 SiN 계 면에서 데미지(damage)가 넓게 발생함을 알 수 있다.
도 10은 업-플로우 방향에서와 마찬가지로 다운-플로우 방향에서 배리어금속층을 적용한 소자와 적용하지 않은 소자의 각각의 배선에 대하여 EM 테스트를 실시한 후 FIB로 EM 패일을 분석한 결과를 나타낸 것으로, 업-플로우 방향에서와 유사하게 도 10(a)와 같이 배리어금속층을 적용한 소자에서는 콘택 부분에서 데미지가 발생하나, 도 10(b)와 같이 배리어금속층을 적용하지 않은 소자에서는 임계 디자인 선폭인 하부 도전층 패턴(D1)에서 보이드가 발생함을 알 수 있다.
도 11은 업-플로우 방향에서와 마찬가지로 다운-플로우 방향에서 배리어금속층을 적용한 소자와 적용하지 않은 소자의 각각의 배선 패일을 SEM으로 분석한 결과를 나타낸 것으로, 도 11(a)와 같이 배리어금속층을 적용하지 않은 소자에서는 EM 패일이 하부 도전층 패턴(D1)에서 발생하나, 도 11(b)(c)와 같이 배리어금속층을 적용한 소자에서는 콘택 근처의 상부 구리배선(D2)의 넓은 라인의 가장자리 부분에서 힐락(hillock)이 발생함을 알 수 있다.
이와 같이 EM 패일 모드의 차이는 하부 도전층 패턴(D1)과 상부 구리배선(D2)의 콘택 부분에서의 Ta/TaN의 배리어금속층(200a; 도 1 참조) 존재 여부와 밀접한 관련이 있다.
즉, 배리어금속층 미적용 소자에서는 콘택 부분에 배리어금속층이 완전히 제거된 후 Ta 플래시 공정에 의해 약 40Å 정도의 얇은 두께로 형성한 Ta 층(200b; 도 1(b) 참조)만이 존재하기 때문에, 결함저장기(defect reservoir) 역할을 하는 넓은 금속 패드에 존재하는 간극(vacancy)이나 구리 원자가 EM에 의해 표류(drift) 될 때 배리어로서의 역할이 제대로 수행되지 못하여, EM 패일 위치(site)가 전자 흐름 방향에 따라 하부 도전층 패턴(D1) 또는 구리배선(D2)에서 보이드 형성으로 인해 단선이 발생하게 된다.
반면, 배리어금속층 적용 소자에서는 콘택 부분에 250Å 정도의 두꺼운 Ta/TaN 배리어금속층이 존재하여 EM에 의한 간극이나 구리 원자의 이동이 배리어금속층(200a; 도 1(a) 참조)에 의해 방지되므로 콘택 부분에서 EM 패일이 발생하게 된다. 또한, I.A.Blech."Electromigration in Thin Aluminum Films on Titanium Nitride", J.Appl.Phys.47, 1203(1976)에서 보고된 바와 같이, 배리어금속층 적용 소자에서 발생하는 힐락은 블레치 효과(Blech Effect)에 의한 백스트레스(back stress) 영향을 잘 입증해 주고 있다. 콘택 부분의 배리어금속층(200a)에 의해 이동하지 못하고 축적되는 구리 원자들이 하기 식(2)의 백 스트레스를 발생시켜 EM에 의한 구리 원자의 이동(Vd)을 억제하는 효과가 있을 것이다.
Vd = VEM ＋VBF = μ(Z*eρj-Ω△σ/L) ‥‥‥‥‥‥‥‥‥ 식(2)
결론적으로, [표 3]의 Jmax 값이 배리어금속층 적용 소자가 미적용 소자의 배선에 비해 큰 이유는 L.Amuad, "Electromigration Threshold Length Effect in Dual-damascene Copper-oxide Interconnects", Proc. IRPS 40, 433(2002)에서 보고된 하기 식(3)에서의 백 스트레스에 의해 EM이 발생하는 문턱전류(threshold current; jc)가 커지는 결과와 잘 일치한다.
(jL)c = Ω△σ/Z*eρ∝△σ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 식(3)
도 12는 배리어금속층 적용 소자와 미적용 소자의 각각의 배선과 전자 흐름 방향에 대하여 EM의 저항 변화율을 나타낸 것으로, 도 12(a)(b)는 배리어금속층 적용 소자와 미적용 소자에서 업-플로우 방향의 경우를 각각 나타내고, 도 12(c)(d)는 배리어금속층 적용 소자와 미적용 소자에서 다운-플로우 방향의 경우를 각각 나타낸다.
도 12에 나타낸 바와 같이, 배선 구조와 전자 흐름 방향에 따라 저항 변화율이 큰 차이를 보이지는 않으나, 최종 단선이 발생하기 이전에 저항 증가율은 5% 이내로 작고 저항 변동(fluctuation)은 심하게 발생하게 된다. 이러한 단선 전의 저항 변동은 B.H.Jung et al, "The Effect of Refractory metal layer on via Electromigration of Multilayer Interconnect", Prcc. VMIC 11, 444(1995)에서 보고된 바와 같이, 알루미늄(Al) 배선에서의 "자기-치유(self-healing)" 효과와 같은 효과로 구리배선(D2)이 EM에 의해 단선되더라도 융점이 3000℃가 넘는 배리어금속층(200b)이 단선되지 않고 국부적인 줄(joule) 열에 의해 다시 상부의 구리 배선(D2)을 녹이는 과정의 반복으로 저항의 급격한 변화를 가져온다. 그러나, 알루미늄(Al) 배선에서의 EM 테스트 보다 단선 전의 저항 변화율이 작은 이유는 구리 배선(D2)의 면이 Ta/TaN의 배리어금속층(200a)으로 둘러싸인 듀얼 다마신 공정에 의한 구조로 인해 자기-치유가 빠르게 진전되기 때문이다.
이와 같이 듀얼 다마신 공정에 의한 구리 배선에서의 EM 테스트 결과는, 콘 택 부분에 Ta/TaN의 배리어금속층이 존재하는 배리어금속층 적용 소자가 배리어금속층이 존재하지 않는 배리어금속층 미적용 소자에 비해 EM 패일 기준들인 동작 상태의 전류밀도(Jmax) 값이 커서 EM 특성이 더 우수하다. 이러한 EM 특성의 차이는 콘택 부분에 존재하는 배리어금속층이 EM에 의해 표류되는 구리원자의 이동을 억제하는 백 스트레스를 크게 하기 때문이다.
따라서, 배리어금속층이 존재하지 않는 배선 구조를 가지는 GL 소자에서 콘택 부분에 Ta층을 두껍게, 바람직하게 100Å 이상으로 형성하게 되면, EM 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명에서는 배리어금속층이 존재하는 배선 구조를 가지는 소자와 배리어금속층이 존재하지 않는 배선 구조를 가지는 소자에 대한 각각의 EM 테스트 패턴을 형성한 후, 이 테스트 패턴을 이용하여 각각의 배선에 대한 EM 특성 및 EM 불량을 분석하여, 배리어금속층 미적용 소자의 배선 콘택 부분에 Ta층을 100Å 이상으로 두껍게 형성하면 우수한 EM 특성을 얻을 수 있음을 확인한다.
이에 따라, 배리어금속층 미적용 소자에서 배선의 낮은 콘택 저항 및 우수한 EM 특성을 동시에 확보하는 것이 가능해지므로, 배선의 신뢰성을 향상시킬 수 있을 뿐만 아니라 소자의 고속화가 용이해지게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (5)

  1. 반도체 기판의 테스트 영역에 하부 도전층 패턴과 상부 구리 배선 사이의 콘택 부분에 배리어금속층이 존재하는 제 1 테스트 패턴과, 하부 도전층 패턴과 상부 구리 배선 사이의 콘택 부분에 탄탈륨층이 형성된 제 2 테스트 패턴을 각각 형성하는 단계;
    상기 제 1 및 제 2 테스트 패턴을 전자 흐름 방향이 상기 하부 도전층 패턴에서 상부 구리배선으로인 업-플로우 방향과 상기 상부 구리배선에서 하부 도전층 패턴으로인 다운-플로우 방향으로 각각 분리하는 단계;
    상기 전자 흐름 방향에 따라 분리된 상기 각각의 제 1 및 제 2 테스트 패턴에 대하여 EM 테스트를 실시하는 단계; 및
    상기 제 1 및 제 2 테스트 패턴에 대하여 EM 패일을 비교 분석하는 단계를 포함하는 반도체 소자의 배선 테스트 방법.
  2. 제 1 항에 있어서,
    상기 EM 테스트는 상기 업-플로우 방향에서는 상기 제 1 및 제 2 테스트 패턴의 구리배선의 선폭을 0.2㎛로 설정하고, 상기 다운-플로우 방향에서는 상기 제 1 및 제 2 테스트 패턴의 도전층 패턴의 선폭을 0.2㎛로 설정하며, 상기 탄탈륨층의 두께는 100Å 이내로, 콘택부분의 크기는 0.19㎛로, 인가한 전류밀도는 1.0, 1.5, 2.0 MA/㎠로, 테스트 온도는 300, 325, 250℃로 각각 설정한 테스트 조건에서 실시하며,
    상기 EM 테스트에서는 전류 밀도의 함수인 N 값과 상기 테스트 온도의 함수인 활성화 에너지를 측정한 후 이를 환산하여 상기 제 1 및 제 2 테스트 패턴에 대하여 실제 동작에서의 EM 라이프 타임을 각각 측정하는 반도체 소자의 배선 테스트 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 EM 패일의 비교 분석은 주사전자현미경(SEM), 이온빔집속(FIB) 또는 투과전자현미경(TEM)을 이용하여 실시하는 반도체 소자의 배선 테스트 방법.
  5. 하부 도전층 패턴;
    상기 하부 도전층 패턴과 콘택하는 상부 구리 배선; 및
    상기 하부 도전층 패턴과 상기 상부 구리배선과의 콘택 부분에 형성된 탄탈륨층을 포함하고,
    상기 탄탈륨층이 약 100Å 이상의 두께를 가지는 반도체 소자의 배선 구조.
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