KR100613180B1 - An inductor having metal layers - Google Patents

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Abstract

본 발명은 주파수 대역에서 직렬 저항 손실이 적고, 기판으로의 손실을 저감시키고, 저 잡음 증폭기나 전압제어 발진기나 정합 회로, 대역 통과 회로에 사용함에 있어 높은 충실도로 인해 낮은 잡음 지수나 원하지 않는 신호를 감쇄시키므로, 집적화되지 못한 부품들을 다른 회로들과 같이 집적화할 수 있어 높은 성능을 가지면서 가격의 부담을 낮출 수 있는 다층 금속 인덕터에 관한 것이다. The present invention provides a low noise figure or unwanted signal due to low series resistance loss in the frequency band, reduced loss to the substrate, and high fidelity when used in low noise amplifiers, voltage controlled oscillators, matching circuits, and band pass circuits. As a result of the attenuation, it is possible to integrate non-integrated components like other circuits, so that the multilayer metal inductor can have high performance and lower the cost burden.

본 발명은 반도체 기판 상의 제1 절연층에 형성되고 외부와 전기적으로 연결되는 제 1 금속 배선; 상기 제 1 절연층 상의 제 2 절연층에 형성되고, 상기 제 1 금속 배선과 비아 홀(Via Hole)로 연결되는 제 2 금속 배선; 및 상기 제 2 금속 배선과 동일한 형태를 가지고, 상기 제 2 금속 배선 상에 순차적으로 적층되며, 각각이 비아 홀로 연결되는 하나 이상의 금속 배선; 을 포함하고, 상기 제 2 금속 배선의 폭은 상기 하나 이상의 금속 배선의 폭보다 좁은 것을 특징으로 하는 다층 금속 인덕터를 제공한다.The present invention provides a semiconductor device comprising: a first metal wire formed on a first insulating layer on a semiconductor substrate and electrically connected to the outside; A second metal wire formed on a second insulating layer on the first insulating layer and connected to the first metal wire through a via hole; At least one metal wire having the same shape as the second metal wire and sequentially stacked on the second metal wire, each of which is connected to a via hole; And a width of the second metal wire is narrower than a width of the one or more metal wires.

인덕터, 금속층, 배선폭, 직렬저항, 고주파 집적회로Inductor, metal layer, wiring width, series resistance, high frequency integrated circuit

Description

다층 금속 인덕터{An inductor having metal layers}An inductor having metal layers}

도 1은 종래의 다층 금속 배선의 나선형 인덕터의 평면도이고,1 is a plan view of a spiral inductor of a conventional multilayer metal wiring;

도 2는 상기 도 1에 도시된 금속 배선의 레이 아웃도이고,FIG. 2 is a layout view of the metal wire shown in FIG. 1;

도 3은 본 발명의 제1 실시예에 따른 다층 금속 인덕터의 평면도이고,3 is a plan view of a multilayer metal inductor according to a first embodiment of the present invention;

도 4는 상기 도 3에 도시된 금속 배선의 레이 아웃도이고, 4 is a layout view of the metal wiring shown in FIG. 3;

도 5는 본 발명의 제 2 실시예에 따른 다층 금속 인덕터의 평면도이고,5 is a plan view of a multilayer metal inductor according to a second embodiment of the present invention;

도 6은 본 발명의 제 3 실시예에 따른 다층 금속 인덕터의 평면도이다.6 is a plan view of a multilayer metal inductor according to a third embodiment of the present invention.

본 발명은 반도체 장치의 수동소자에 관한 것으로, 초고주파 집적회로에 사용되는 다층 금속 인덕터(inductor)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to passive devices in semiconductor devices, and to multilayer metal inductors used in ultrahigh frequency integrated circuits.

최근 들어 휴대폰을 비롯한 다양한 통신 장비의 개발로 인하여 반도체 장치는 고효율을 달성하기 위해 라디오 주파수(Radio Frequency) 및 극초단파 대역의 고주파 신호를 처리하고 있다. 여기서, 라디오 주파수 대역폭을 가지는 집적회로를 고주파 회로(RFIC: Radio Frequency Integrated Circuit)라 한다. Recently, due to the development of various communication equipment including mobile phones, semiconductor devices are processing high frequency signals in radio frequency and microwave bands to achieve high efficiency. Here, an integrated circuit having a radio frequency bandwidth is called a radio frequency integrated circuit (RFIC).

일반적으로 반도체 장치는 트랜지스터와 같은 능동 소자와 저항, 커패시터 및 인덕터 등의 수동소자를 사용하고 있는데, 이러한 수동소자들 중에서 특히 인덕터는 디바이스 에너지 축적 능력을 측정하는 충실도, Q(quality factor)를 높게 확보하여 고효율의 RFIC를 달성시키고 있다.In general, semiconductor devices use active devices such as transistors and passive devices such as resistors, capacitors, and inductors. Among these passive devices, inductors have high fidelity and Q (quality factor) for measuring device energy accumulation. In order to achieve high efficiency RFIC.

높은 충실도(quality factor)를 가지는 인덕터는 고주파 회로에 있어 정합회로나 대역폭 통과 필터 등에 사용된다.Inductors with high quality factors are used in matching circuits and bandwidth pass filters in high frequency circuits.

인덕터의 충실도는 금속 배선의 저항, 인덕터를 이루는 금속배선과 기판 간에 존재하는 기생 커패시턴스(Parasitic Capacitance)에 의한 간섭작용(Capacitive Coupling)과 관계 있으며, 기생 커패시턴스가 크면 클수록, 인덕터의 충실도는 저하된다. 또한, 인덕터가 형성된 기판 하부에서의 가상 전류에 의한 자장 간섭 작용에 의해서도 인덕터의 충실도가 저하되며, 인덕터를 구성하는 금속의 높은 저항으로 인해 높은 충실도를 가지기가 어려웠다.The fidelity of the inductor is related to the resistance of the metal wiring and the capacitive coupling due to the parasitic capacitance existing between the metal wiring constituting the inductor and the substrate. The larger the parasitic capacitance, the lower the fidelity of the inductor. In addition, the fidelity of the inductor is also lowered by the magnetic field interference effect of the virtual current under the substrate where the inductor is formed, and it is difficult to have high fidelity due to the high resistance of the metal constituting the inductor.

따라서, 대부분의 인덕터들은 집적화되지 못하고 하이브리드(hybrid)하게 집적됨에 따라 가격이 상승하고 기생 성분들이 생기게 되어 설계에 어려운 점이 많았다.Therefore, as most inductors are not integrated but hybridized, the price increases and parasitic components generate a lot of design difficulties.

상기의 문제점을 개선하기 위해 종래에는 도 1과 도 2에 도시된 바와 같이 다층 금속 배선의 인덕터를 제안하였다. 도 1과 도 2는 다층 금속 배선의 인덕터 중에서 3층 금속 배선의 나선형 인덕터이다.In order to improve the above problem, a conventional inductor of a multi-layered metal wiring has been proposed as shown in FIGS. 1 and 2. 1 and 2 are spiral inductors of three-layer metal wiring among inductors of multilayer metal wiring.

도 1은 종래의 나선형 인덕터의 평면도이고, 도 2는 도1에서 금속 배선의 레이아웃도이다. 도 1을 보면, 정방형의 제2 금속 배선(6)과 제1 금속 배선(3)이 비아홀(via hole, 연결접점)(5)을 통해 연결되어 있는 상태를 보이고 있다.1 is a plan view of a conventional spiral inductor, and FIG. 2 is a layout diagram of a metal wiring in FIG. 1. Referring to FIG. 1, a square second metal wire 6 and a first metal wire 3 are connected through a via hole 5.

도 2는 도 1의 A - A'선을 따른 단면도로서, 실리콘 기판(1) 상에 제1 절연층(2), 제1 금속 배선(3), 제2 절연층(4), 비아 홀(5), 제2 금속 배선(6), 제3 금속배선(7)이 형성되어 있음을 보여주고 있다. 그리고, 비아 홀(5)을 통해 인덕터를 구성하는 제1 금속 배선(3)과 제2 금속 배선(6)이 연결되고, 비아 홀(51)을 통해 제2 금속 배선(6)과 제3 금속 배선(7)이 연결되어 있다.FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, and includes a first insulating layer 2, a first metal wiring 3, a second insulating layer 4, and a via hole on a silicon substrate 1. 5) shows that the second metal wiring 6 and the third metal wiring 7 are formed. The first metal wire 3 and the second metal wire 6 constituting the inductor are connected through the via hole 5, and the second metal wire 6 and the third metal are connected through the via hole 51. The wiring 7 is connected.

따라서, 도 1과 도 2의 인덕터는 동일한 폭을 가지는 여러층의 금속을 연결하여 금속의 두께를 두껍게 하여 사용하므로써, 충실도가 높아지도록 하였다.. Therefore, the inductors of FIG. 1 and FIG. 2 are connected to a plurality of metals having the same width to increase the thickness of the metal, thereby increasing the fidelity.

그러나, 종래의 인덕터 구조는 제2 금속 배선(6)이 기판에 가깝기 때문에 기판으로의 영향이 커져서 손실이 크게 된다. 따라서, 직렬 성분을 감소시켜 충실도를 높일 수 있지만 기판으로의 기생성분 때문에 사용 가능한 주파수 대역이 낮아지고, 기판으로의 손실이 큰 문제점이 있다.However, in the conventional inductor structure, since the second metal wiring 6 is close to the substrate, the influence on the substrate is large, and the loss is large. Therefore, although the fidelity can be increased by reducing the series components, the usable frequency band is lowered due to the parasitic components to the substrate, and the loss to the substrate is large.

본 발명은 종래의 문제점을 해결하기 위한 것으로, 기판으로의 손실을 줄이고, 또한, 인덕터 라인에 의해 발생하는 직렬 저항 손실을 최소화시키는 다층 금속 인덕터의 제공을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve a conventional problem, and an object of the present invention is to provide a multilayer metal inductor which reduces the loss to the substrate and also minimizes the series resistance loss caused by the inductor line.

상기한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 다층 금속 인덕터는, 반도체 기판 상의 제1 절연층에 형성되고 외부와 전기적으로 연결되는 제 1 금속 배선; 상기 제 1 절연층 상의 제 2 절연층에 형성되고, 상기 제 1 금속 배선과 비아 홀(Via Hole)로 연결되는 제 2 금속 배선; 및 상기 제 2 금속 배선과 동일한 형태를 가지고, 상기 제 2 금속 배선 상에 순차적으로 적층되며, 각각이 비아 홀로 연결되는 하나 이상의 금속 배선; 을 포함하고, 상기 제 2 금속 배선의 폭은 상기 하나 이상의 금속 배선의 폭보다 좁은 것을 특징으로 하는 다층 금속 인덕터가 제공된다.
상기에서, 제2 금속 배선은 각 금속의 폭을 다르게 하는 것이 바람직하며, 특히 가장 위쪽 금속층의 폭을 가장 크게 하고, 다음 금속층으로부터 폭을 점차 줄여나가는 것이 바람직하다.
이하, 첨부한 도면을 참조로 본 발명의 실시예에 따른 다층 금속 인덕터를 설명한다.According to an aspect of the present invention, there is provided a multilayer metal inductor including: a first metal wire formed on a first insulating layer on a semiconductor substrate and electrically connected to an outside; A second metal wire formed on a second insulating layer on the first insulating layer and connected to the first metal wire through a via hole; At least one metal wire having the same shape as the second metal wire and sequentially stacked on the second metal wire, each of which is connected to a via hole; And a width of the second metal wire is narrower than a width of the one or more metal wires.
In the above, it is preferable that the widths of the metals of the second metal wirings are different, and in particular, it is preferable to make the width of the uppermost metal layer the largest and gradually decrease the width from the next metal layer.
Hereinafter, a multilayer metal inductor according to an embodiment of the present invention will be described with reference to the accompanying drawings.

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도 3은 본 발명의 실시예에 따른 다층 금속 인덕터의 평면도이다. 도 3에 도시된 본 발명의 실시예에 따른 인덕터는 3층 금속 배선의 정방형의 인덕터이다.3 is a plan view of a multilayer metal inductor according to an embodiment of the present invention. The inductor according to the embodiment of the present invention shown in FIG. 3 is a square inductor of three-layer metal wiring.

도 3에 도시되어 있듯이, 인덕터는 정방형의 제2 금속 배선(60)과 정방형의 제3 금속 배선(70)이 외부로부터 진행되어진 제1 금속 배선(30)과 비아홀(50, 51)에 의해 연결되어져 있다.As shown in FIG. 3, the inductor is connected by the first metal wire 30 and the via holes 50 and 51 where the square second metal wire 60 and the square third metal wire 70 are routed from the outside. It is done.

보다 상세히는, 제2 금속 배선(60)과 제3 금속 배선(70)은 위에서 보면 두 금속 배선이 포개져 있듯이 보이며, 비아 홀(51)에 의해 연결된다. 그리고, 제1 금속 배선(30)은 제2 금속 배선(60)과 비아 홀(50)에 의해 연결된다.In more detail, the second metal wire 60 and the third metal wire 70 appear to overlap two metal wires when viewed from above, and are connected by the via hole 51. The first metal wire 30 is connected to the second metal wire 60 by the via hole 50.

상기의 설명은 도 4에 의해 명백해진다. 도 4는 도 3에서 금속 배선의 레이 아웃도로서, 도 3의 B - B'를 따른 단면도이다.The above description is made clear by FIG. 4 is a layout view of the metal wiring in FIG. 3, and is a cross-sectional view taken along line BB ′ of FIG. 3.

도 4에 도시되어 있듯이, 본 발명은 실리콘 기판(10) 상에 TEOS/BPSG의 제1 절연층(20)이 형성되고, 제1 절연층(20) 위에 SiO2/SOG/SiO2 구조의 제2 절연층(40)이 형성된다. 제2 절연층(40)내에는 제1 금속 배선(30)이 형성되고, 제1 금속 배선(30)과 인덕터를 형성할 제2 금속 배선(60)을 연결하기 위한 비아 홀(50)이 형성된다.As shown in FIG. 4, in the present invention, a first insulating layer 20 of TEOS / BPSG is formed on a silicon substrate 10, and a SiO 2 / SOG / SiO 2 structure is formed on the first insulating layer 20. 2 insulating layer 40 is formed. The first metal wire 30 is formed in the second insulating layer 40, and the via hole 50 for connecting the first metal wire 30 and the second metal wire 60 to form the inductor is formed. do.

제2 절연층(40) 위에는 SiO2/SOG/SiO2구조의 제3 절연층(80)이 형성되는데, 제3 절연층(60)내에는 다수의 금속층 즉, 다수의 금속 배선이 형성되어지고, 다수의 금속 배선을 연결하기 위한 비아 홀 또는 비아 홈이 형성된다.A third insulating layer 80 having a SiO 2 / SOG / SiO 2 structure is formed on the second insulating layer 40. A plurality of metal layers, that is, a plurality of metal wires, are formed in the third insulating layer 60. Via holes or via grooves for connecting a plurality of metal wires are formed.

또한, 금속 배선 위에 금속 배선을 보호하기 위한 보호막(90)이 형성된다.In addition, a protective film 90 for protecting the metal wiring is formed on the metal wiring.

본 발명의 제1 실시예는 제1 금속 배선을 제외하면, 나선형의 제2, 제3 금속 배선을 가지는 2층 금속 배선이므로, 제2 절연층(40)에 형성된 제1 금속 배선(30)과 더불어 제3 절연층(80)에 제1 금속으로 이루어진 제2 금속 배선(60)이 형성되고, 제2 금속 배선(60) 위에 제2 금속으로 이루어진 제3 금속 배선(70)이 형성되어 보호막(90)에 의해 보호되므로써 다층 금속 인덕터를 형성한다. 그리고, 제2 금속 배선(60)과 제3 금속 배선(70)은 비아 홀(51)에 의해 연결되어 있다.Except for the first metal wiring, the first embodiment of the present invention is a two-layer metal wiring having spiral second and third metal wirings, so that the first metal wiring 30 formed on the second insulating layer 40 In addition, a second metal wire 60 made of a first metal is formed on the third insulating layer 80, and a third metal wire 70 made of a second metal is formed on the second metal wire 60 to form a protective film ( 90) to form a multilayer metal inductor. The second metal wire 60 and the third metal wire 70 are connected by a via hole 51.

만약, 2층 금속 배선이 아닌 3층 금속 배선이면 제3 금속 배선(70)은 제3 절연층(80) 상에 형성되는 제4 절연층에 형성된다. 그리고, 제3 금속 배선(70) 상에 제3 금속으로 이루어진 제4 금속 배선이 형성되어 제3 금속 배선(70)과 제4 금속 배선이 비아 홀로 연결된다.If the three-layer metal wiring is not a two-layer metal wiring, the third metal wiring 70 is formed on the fourth insulating layer formed on the third insulating layer 80. In addition, a fourth metal wire made of a third metal is formed on the third metal wire 70 to connect the third metal wire 70 and the fourth metal wire to the via hole.

4층 금속 배선의 경우도 상기 3층과 마찬가지로 하나의 절연층이 더 추가되어 형성되고 추가된 절연층만큼 금속 배선이 추가된다. In the case of the four-layer metal wiring, one insulation layer is further added in the same manner as the three layers, and the metal wiring is added as much as the additional insulation layer.

이하에서, 실리콘 기판(10)에 가까운 제2 금속 배선(60)쪽을 아래쪽이라고 하고, 실리콘 기판에서 먼 제3 금속 배선(70)쪽을 위쪽이라 한다.Hereinafter, the side of the second metal wiring 60 close to the silicon substrate 10 will be referred to as the lower side, and the side of the third metal wiring 70 far from the silicon substrate will be referred to as the upper side.

아래쪽의 금속 배선인 제2 금속 배선(60)은 실리콘 기판(10)과의 거리가 가깝다. 이로 인해 제3 금속 배선(70)에 비해 기판에 의한 손실이 크게 되고, 이에 의해 충실도가 떨어지게 된다.The second metal wiring 60, which is the lower metal wiring, is close to the silicon substrate 10. For this reason, the loss by the board | substrate becomes large compared with the 3rd metal wiring 70, and, as a result, fidelity falls.

그러므로, 본 발명은 아래쪽의 제2 금속 배선(60)의 폭(w2)을 위쪽 제3 금속 배선(70)의 폭(w1)보다 좁게 하므로 기판과 금속간의 공유 면적을 줄여 원하는 주파수 대역에서 작은 직렬 저항 손실을 가지면서 기판에 의한 손실이 작아지도록 한다.Therefore, the present invention makes the width w2 of the lower second metal wiring 60 smaller than the width w1 of the upper third metal wiring 70, thereby reducing the shared area between the substrate and the metal, thereby reducing the series in the desired frequency band. The loss by the substrate is reduced while having a resistance loss.

이는 도 4를 통해 알 수 있는데, 도 4의 제2 금속 배선(60)의 폭(w2)을 제3 금속 배선(70)의 폭(w1)보다 좁게 하였음을 알 수 있다.This can be seen from FIG. 4, which shows that the width w2 of the second metal wire 60 of FIG. 4 is smaller than the width w1 of the third metal wire 70.

여기서, 만약 나선형의 금속 배선이 도 4와 같이 2층이 아니라 3층 이상일 경우에는, 실리콘 기판(10)에 가까운 아래쪽 금속 배선의 폭은 위쪽 금속 배선들의 폭들에 비해 좁도록 형성한다.Here, if the helical metal wires are three or more layers instead of two layers as shown in FIG. 4, the width of the lower metal wires close to the silicon substrate 10 is formed to be narrower than the widths of the upper metal wires.

그리고, 3층 이상의 금속 배선이 형성된, 아래쪽 금속 배선을 제외한 위쪽 금속 배선들은 당연히 아래쪽 금속 배선의 폭보다 넓으며, 위쪽으로 갈수록 금속 배선의 폭이 점차적으로 넓어지도록 형성된다.In addition, the upper metal wires except the lower metal wire, in which three or more metal wires are formed, are naturally wider than the width of the lower metal wire, and are formed such that the width of the metal wire gradually widens upward.

그러나, 경우에 따라서는, 위쪽 금속 배선들의 폭을 임의적으로 조절하여 형성할 수 있다. 즉, 위쪽 금속 배선들의 폭을 모두 동일한 크기로 할 수 있고, 또는 중간측의 금속 배선의 폭을 가장 넓게 하는 등으로 할 수 있다.However, in some cases, the width of the upper metal lines may be arbitrarily adjusted. That is, the widths of the upper metal wirings can all be the same size, or the width of the metal wiring on the middle side can be made the widest.

즉, 본 발명은 실리콘 기판에 영향받는 금속 배선의 폭을 다른 금속 배선의 폭보다 좁게 하면, 나머지 금속 배선들의 폭은 상황에 따라 임의적인 가변이 가능하다.That is, according to the present invention, when the width of the metal wiring affected by the silicon substrate is made smaller than the width of the other metal wiring, the width of the remaining metal wirings can be arbitrarily changed according to the situation.

여기서, 실리콘 기판(10)에 의한 손실이 많은 제2 금속 배선을 형성하는 방법은 실리콘 기판의 전면에 2차 금속층(1차 금속층은 제1 금속 배선 형성시 이용)을 한 후 그 위에 1차 금속층을 식각 마스크로서 나선형의 형상을 가지는 인덕터 코일로서 제2 금속 배선(60)을 형성한다.Here, the method of forming the second metal wiring with a high loss by the silicon substrate 10 is a secondary metal layer (primary metal layer is used to form the first metal wiring) on the front surface of the silicon substrate and then the primary metal layer thereon The second metal wire 60 is formed as an inductor coil having a spiral shape as an etch mask.

한편, 도 5에 도시된 바와 같이 본 발명은 정방형의 인덕터 이외에, 육각형의 인덕터에 적용되어 사용되어 질 수 있으며, 도 6에 도시된 바와 같은 원형의 인덕터에 적용되어 사용되어 질 수 있다.Meanwhile, as shown in FIG. 5, the present invention may be applied to a hexagonal inductor in addition to a square inductor, and may be applied to a circular inductor as shown in FIG. 6.

즉, 상기 도 5와 도 6에 도시된 인덕터는 그 단면도가 도 4와 같은 형태로 이루어지게 된다.That is, the inductors shown in FIGS. 5 and 6 have a cross-sectional view as shown in FIG. 4.

이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사 실이다.The technical spirit of the present invention has been described above with reference to the accompanying drawings, but this is by way of example only and not intended to limit the present invention. In addition, it is obvious that any person skilled in the art can make various modifications and imitations without departing from the scope of the technical idea of the present invention.

본 발명은 다층 금속 배선의 인덕터이므로 인덕터 저항이 적고, 반도체 기판에 가까운 금속 배선의 폭을 다른 금속 배선의 폭보다 좁게 하므로, 주파수 대역에서 직렬 저항 손실이 적고, 기판으로의 손실을 저감하는 효과가 있다.Since the inductor of the multi-layer metal wiring is an inductor, the inductor resistance is small, and the width of the metal wiring close to the semiconductor substrate is narrower than that of other metal wiring, so the series resistance loss is small in the frequency band and the loss to the substrate is reduced. have.

또한, 본 발명은 저 잡음 증폭기나 전압제어 발진기나 정합 회로, 대역 통과 회로에 사용함에 있어 높은 충실도로 인해 낮은 잡음 지수나 원하지 않는 신호를 감쇄시키므로, 집적화되지 못한 부품들을 다른 회로들과 같이 집적화할 수 있어 높은 성능을 가지면서 가격의 부담을 낮출 수 있는 효과가 있다.In addition, the present invention attenuates low noise figure or unwanted signal due to its high fidelity when used in low noise amplifiers, voltage controlled oscillators, matching circuits and band pass circuits. It is possible to reduce the burden of price while having high performance.

Claims (6)

반도체 기판 상의 제1 절연층에 형성되는 제1 금속 배선과, 상기 제1 절연층 상의 제2 절연층에 형성되며 비아 홀(Via hole)에 의해 상기 제1 금속 배선과 연결되는 제2 금속 배선을 포함하는 다층 금속 인덕터(Inductor)에 있어서,A first metal wiring formed on the first insulating layer on the semiconductor substrate and a second metal wiring formed on the second insulating layer on the first insulating layer and connected to the first metal wiring by via holes. In the multilayer metal inductor comprising: 상기 제2 금속 배선과 동일한 형태를 가지며, 상기 제2 금속 배선 상에 순차적으로 적층되며, 각각이 비아 홀에 의해 상호 연결되는 하나 이상의 금속 배선을 포함하며;One or more metal wires having the same form as the second metal wires, sequentially stacked on the second metal wires, each of which is interconnected by via holes; 상기 제2 금속 배선의 폭은 상기 하나 이상의 금속 배선의 폭보다 좁은 것을 특징으로 하는 다층 금속 인덕터.And the width of the second metal wire is narrower than the width of the at least one metal wire. 제 1 항에 있어서,The method of claim 1, 상기 하나 이상의 금속 배선의 폭은The width of the at least one metal wire is 상기 제 2 금속 배선과 멀어지는 금속 배선일수록 폭이 점차적으로 커지는 것을 특징으로 하는 다층 금속 인덕터.The metal inductor of the multilayer metal inductor, characterized in that the width is gradually larger as the metal wiring away from the second metal wiring. 제 1 항에 있어서,The method of claim 1, 상기 하나 이상의 금속 배선의 폭은,The width of the one or more metal wires, 층마다 다르게 형성되는 것을 특징으로 하는 다층 금속 인덕터.Multilayer metal inductor, characterized in that formed differently for each layer. 제 1 항에 있어서,The method of claim 1, 상기 하나 이상의 금속 배선들 중, 임의의 층 이상의 금속 배선들의 폭은 동일하게 형성된는 것을 특징으로 하는 다층 금속 인덕터.And wherein the widths of the metal wires of any one or more layers are equally formed among the one or more metal wires. 제 1 항에 있어서,The method of claim 1, 상기 하나 이상의 금속 배선들 중, 중간층의 금속 배선의 폭이 가장 넓게 형성된 것을 특징으로 하는 다층 금속 인덕터.The multi-layered metal inductor of the one or more metal wires, wherein the metal wire of the intermediate layer is the widest width. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 인덕터는 정방형, 원형, 육각형 중 어느 하나의 형상으로 된 것을 특징으로 하는 다층 금속 인덕터.The inductor is a multilayer metal inductor, characterized in that the shape of any one of square, circular, hexagon.
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