KR100609587B1 - method for manufacturing Nonvolatile memory device - Google Patents

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박성근
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Abstract

본 발명은, 반도체 기판 상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성되고 제1 방향에 대하여 제1 폭을 갖는 제1 평면과 상기 제1 폭보다 작은 제2 폭을 갖는 제2 평면을 구비하여 계단형 요철 구조를 갖는 플로팅 게이트와, 상기 플로팅 게이트 상에 단차를 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 장치의 제조방법에 관한 것이다. The present invention includes a tunnel oxide film formed on a semiconductor substrate, a first plane formed on the tunnel oxide film and having a first width with respect to a first direction, and a second plane having a second width smaller than the first width. The present invention relates to a method of manufacturing a nonvolatile memory device including a floating gate having a stepped concave-convex structure, a dielectric film formed along a step on the floating gate, and a control gate formed on the dielectric film.

플래시 메모리, 플로팅 게이트, 커플링비, 커패시턴스Flash Memory, Floating Gate, Coupling Ratio, Capacitance

Description

비휘발성 메모리 장치의 제조방법{method for manufacturing Nonvolatile memory device}Method for manufacturing Nonvolatile memory device

도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 레이아웃도이다. 1 is a layout diagram of a flash memory cell according to a preferred embodiment of the present invention.

도 2a 내지 도 10b은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다. 2A through 10B are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 11a 및 도 11b는 플래시 메모리 셀의 각 단에 인가되는 전압을 설명하는 커패시턴스 모델을 나타낸 도면들이다. 11A and 11B illustrate capacitance models illustrating voltages applied to respective stages of a flash memory cell.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100: 반도체 기판 102: 소자분리막100: semiconductor substrate 102: device isolation film

104: 폴리실리콘막 106: 하드 마스크104: polysilicon film 106: hard mask

108: 포토레지스트 패턴 110: 유전체막108: photoresist pattern 110: dielectric film

112: 콘트롤 게이트용 물질막 114: 포토레지스트 패턴112: material film for control gate 114: photoresist pattern

116: 스페이서116: spacer

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 더욱 상세하게는 플로팅 게이트를 계단형의 요철 형태로 만들어줌으로서 플로팅 게이트의 표면적을 증가시킬 수 비휘발성 메모리 장치의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of increasing the surface area of a floating gate by making the floating gate into a stepped concave-convex shape.

플래시 메모리는 커플링비(coupling ratio)를 증가시키면, 프로그램, 소거 및 리텐션(retention) 특성을 개선할 수 있다. 커플링비를 증가시키기 위해서는 콘트롤 게이트와 플로팅 게이트 사이의 유전체막의 두께를 얇게 하여 유전체막의 커패시턴스를 높이거나 셀(cell)의 면적을 증가시켜야 한다. Flash memory can improve program, erase, and retention characteristics by increasing the coupling ratio. In order to increase the coupling ratio, the thickness of the dielectric film between the control gate and the floating gate must be made thin to increase the capacitance of the dielectric film or increase the cell area.

그러나, 유전체막을 얇게 하는 경우 누설 전류가 발생하거나 리텐션 특성이 취약해지며, 셀의 면적을 넓게 하면 셀 사이즈(size)가 커지게 된다. However, when the dielectric film is thinned, leakage current occurs or the retention characteristics become weak, and when the area of the cell is enlarged, the cell size becomes large.

유전체막의 두께를 증가시키면 전하의 손실(loss)을 줄일 수 있으나 커플링비를 감소시켜 프로그램 또는 소거 시에 더 높은 인가전압을 필요로 한다. 이 경우 더 높은 전압을 지속적으로 얻기 위하여 더 넓은 면적의 전하 펌프를 필요로 하므로 부가 회로가 차지하는 면적이 커지고 프로그램 또는 소거 시간이 증가하게 된다. Increasing the thickness of the dielectric film can reduce the loss of charge, but reduces the coupling ratio, requiring a higher applied voltage during program or erase. In this case, a larger area charge pump is needed to continuously obtain higher voltages, which increases the area occupied by additional circuitry and increases program or erase time.

유전체막의 두께를 감소시키면 유전체막의 커패시턴스를 증가시켜 프로그램 또는 소거 동작에는 유리하지만 누설 전류를 유발하며 리텐션 특성이 취약해지게 된다. Reducing the thickness of the dielectric film increases the capacitance of the dielectric film, which is advantageous for program or erase operations, but causes leakage current and weak retention characteristics.

커플링비를 증가시키려면 플로팅 게이트의 면적을 증가시켜야 하므로 이 경우 셀 사이즈가 커지게 된다. In order to increase the coupling ratio, the area of the floating gate needs to be increased, thereby increasing the cell size.

본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트를 계단형의 요철 형태로 만들어줌으로서 플로팅 게이트의 표면적을 증가시킬 수 비휘발성 메모리 장치의 제조방법을 제공함에 있다. An object of the present invention is to provide a method of manufacturing a nonvolatile memory device which can increase the surface area of a floating gate by making the floating gate into a stepped concave-convex shape.

본 발명이 이루고자 하는 다른 기술적 과제는 플로팅 게이트를 계단형의 요철 형태로 만들어줌으로서 플로팅 게이트의 표면적을 증가시킬 수 비휘발성 메모리 장치의 제조방법을 제공함에 있다.
Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of increasing the surface area of a floating gate by making the floating gate into a stepped concave-convex shape.

본 발명은, 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 물질막 및 하드 마스크를 형성하는 단계와, 제1 방향으로 제1 폭을 갖도록 상기 하드 마스크를 선택적으로 패터닝하는 단계와, 제1 방향으로 제1 폭을 갖도록 상기 플로팅 게이트용 물질막을 일부 식각하는 단계와, 상기 제1 폭보다 작은 제2 폭으로 상기 하드 마스크의 폭을 줄이기 위하여 상기 하드 마스크를 트리밍하는 단계와, 상기 하드 마스크를 식각 마스크로 사용하여 잔류하는 상기 플로팅 게이트용 물질막을 선택적으로 식각하여 제거하는 단계와, 상기 하드 마스크를 제거하는 단계와, 결과물 상에 유전체막 및 콘트롤 게이트용 물질막을 형 성한 후, 제2 방향으로 상기 콘트롤 게이트용 물질막, 상기 유전체막 및 상기 플로팅 게이트용 물질막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a tunnel oxide film on a semiconductor substrate, forming a material layer and a hard mask for a floating gate on the tunnel oxide film, and selectively forming the hard mask to have a first width in a first direction. Patterning, partially etching the floating gate material film to have a first width in a first direction, and trimming the hard mask to reduce the width of the hard mask to a second width smaller than the first width; Selectively etching and removing the remaining floating gate material film using the hard mask as an etch mask, removing the hard mask, and forming a material film for the dielectric film and the control gate on the resultant. After the formation, the control gate material film, the dielectric film, and the floating gate material film in a second direction. It is patterned to provide a method of manufacturing the nonvolatile memory device includes forming a gate electrode.

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이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

커플링 팩터(coupling factor)는 콘트롤 게이트에 인가되는 전압에 대해 플로팅 게이트에 인가되는 전압의 비를 의미하며, 플래시 메모리에서 프로그램 또는 소거 동작 속도를 나타내는 척도로 사용된다. 커플링 팩터가 적절히 큰 경우에는 프로그램 또는 소거 동작에 유리하게 된다. The coupling factor refers to the ratio of the voltage applied to the floating gate to the voltage applied to the control gate, and is used as a measure of the program or erase operation speed in the flash memory. If the coupling factor is moderately large, it is advantageous for the program or erase operation.

도 11a 및 도 11b는 플래시 메모리 셀의 각 단에 인가되는 전압을 설명하는 커패시턴스 모델을 나타낸 것이다. 11A and 11B illustrate capacitance models for explaining voltages applied to respective stages of a flash memory cell.

콘트롤 게이트에 인가되는 전압(Vcg)에 의해 플로팅 게이트에 인가되는 전압(Vfg) 만을 고려하면, Vfg＝αcgVcg이다. 여기서, α＝Cpp/Ctotal＝Cpp(Cpp＋Cox＋Cs＋Cd)로 나타낼 수 있다. 여기서, αcg는 콘트롤 게이트(cg)에 의한 커플링 팩터값을 의미하고, Cpp는 유전체막의 커패시턴스를 의미하며, Cox는 터널 산화막의 커패시턴스를 의미한다. Considering only the voltage Vfg applied to the floating gate by the voltage Vcg applied to the control gate, Vfg = α cg Vcg. Here, α = Cpp / Ctotal = Cpp (Cpp + Cox + Cs + Cd) can be represented. Here, α cg denotes a coupling factor value by the control gate cg, Cpp denotes the capacitance of the dielectric layer, and Cox denotes the capacitance of the tunnel oxide layer.

콘트롤 게이트 인가 전압뿐 아니라 드레인, 소스 등에 인가되는 모든 외부 인가 전압에 대하여 플로팅 게이트에 걸리는 전압은The voltage across the floating gate is not only applied to the control gate applied voltage but also to all external applied voltages applied to the drain and source.

Vfg＝αcgVcg＋αdVd＋αsVs＋Qfg/CtotalVfg = α cg Vcg + α d Vd + α s Vs + Qfg / Ctotal

이 된다. 여기서, αd는 드레인 접합에 의한 커플링 팩터값을 의미하고, αs는 소스 접합에 의한 커플링 팩터값을 의미한다. Becomes Here, α d means a coupling factor value by drain junction, and α s means a coupling factor value by source junction.

이때, Cs와 Cd를 매우 작다고 보면, αcg＝Cpp/Ctotal∼Cpp/(Cpp＋Cox)가 된다. At this time, if Cs and Cd are very small, α cg = Cpp / Ctotal to Cpp / (Cpp + Cox).

예를 들어, 2가지의 경우를 생각해 보면,For example, consider two cases:

Cpp＝Cox인 경우, αcg＝1/2가 되고 이때 커플링비(coupling ratio)는 50％ 이다.In the case of Cpp = Cox, α cg = 1/2 at which time the coupling ratio is 50%.

만약 Cpp의 크기가 2배로 증가하여 Cpp＝2Cox가 되면 αcg＝2/3이 되어 66％의 커플링비를 갖게 된다. 즉, 프로그램 시 16％ 정도 더 작은 전압으로도 동일한 정도의 프로그램 특성을 보일 수 있다.If the size of Cpp doubles and Cpp = 2Cox, α cg = 2/3, and the coupling ratio is 66%. That is, even when the voltage is about 16% smaller during programming, the same program characteristics can be exhibited.

이는 콘트롤 게이트에 전압을 인가하는 경우 모두 적용되므로 프로그램과 소거에 모두 적용이 된다.This applies to both voltage and control gates, so it applies to both program and erase.

또한, 리텐션 베이크(bake) 전후에 플로팅 게이트에서 동일한 정도의 전하 손실이 있다고 가정할 때 리텐션 문턱전압(Vt) 변화량은 Cpp에 반비례 의존하여 Cpp가 클수록 문턱전압(Vt) 변화량을 줄일 수 있다. In addition, assuming that the same amount of charge loss occurs in the floating gate before and after the retention bake, the amount of change in the retention threshold voltage Vt is inversely dependent on Cpp, so that the amount of change in the threshold voltage Vt can be reduced as Cpp increases. .

이때, 리텐션 베이크로 발생하는 전하 손실에 따른 문턱전압(Vt) 변화량은At this time, the amount of change in the threshold voltage (Vt) according to the charge loss generated by the retention bake is

△Vt＝△Qfg/CppΔVt = △ Qfg / Cpp

로 표현된다. It is expressed as

즉, 리텐션 베이크 후 동일한 전하 손실이 있을 때 Cpp 값이 2배가 되면 리텐션 문턱전압(Vt) 변화량은 1/2로 줄어든다는 것을 알 수 있다. That is, when the Cpp value is doubled when the same charge loss occurs after the retention bake, the change in the retention threshold voltage Vt decreases by 1/2.

프로그램 또는 소거 시 동일한 문턱전압 변화량을 가져오기 위해서는 더 많은 전하 이동이 필요하다는 것을 나타내지만, 수학식1에서 플로팅 게이트의 전위에 미치는 전하 의존항은 Qfg/Ctotal로서 Ctotal에 반비례 의존하고, 이는 Cpp에 반비레 의존하는 문턱전압(Vt) 변화량보다 더 적은 영향을 준다는 것을 알 수 있다. While it is shown that more charge transfer is required to bring about the same threshold voltage change during programming or erasing, the charge dependence on the potential of the floating gate in Equation 1 is inversely dependent on Ctotal as Qfg / Ctotal, which is dependent on Cpp. It can be seen that the effect is less than the amount of change of the threshold voltage (Vt) depending on half.

즉, Cpp 증가에 의해서 프로그램 문턱전압(Vt) 및 소거 문턱전압(Vt)를 확보 하기 위하여 필요한 전하량 증가에 의한 영향보다 리텐션 문턱전압(Vt) 변화량 감소로 얻는 이득이 더 크다는 것을 나타낸다. That is, the gain obtained by decreasing the change in the retention threshold voltage Vt is greater than the effect of increasing the amount of charge required to secure the program threshold voltage Vt and the erase threshold voltage Vt by increasing the Cpp.

도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 레이아웃도이다. 도 1에서 참조부호 '108'은 플로팅 게이트를 형성하기 위한 마스크(포토레지스트 패턴)을, '114'는 콘트롤 게이트를 형성하기 위한 포토레지스트 패턴을 각각 나타낸다. 1 is a layout diagram of a flash memory cell according to a preferred embodiment of the present invention. In FIG. 1, reference numeral '108' denotes a mask (photoresist pattern) for forming a floating gate, and '114' denotes a photoresist pattern for forming a control gate, respectively.

도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 2a 내지 도 10a은 도 1에서 Ⅰ-Ⅰ' 단면을 따라 절단한 경우의 단면도들이고, 도 2b 내지 도 10b는 도 1에서 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도이다. 2 to 10 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. 2A to 10A are cross-sectional views when taken along the line II ′ of FIG. 1, and FIGS. 2B to 10B are cross-sectional views taken along the line II-II ′ of FIG. 1.

도 2a 및 도 2b를 참조하면, 반도체 기판(100)에 소자분리막(102)을 형성한다. 소자분리막(102)은 로코스(LOCOS) 또는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정을 이용하여 형성할 수 있다. 2A and 2B, an isolation layer 102 is formed on the semiconductor substrate 100. The device isolation layer 102 may be formed using a LOCOS or shallow trench isolation (STI) process.

도 3a 및 도 3b을 참조하면, 소자분리막(102)이 형성된 반도체 기판(100) 상에 터널 산화막(미도시)을 형성한다. 상기 터널 산화막은 습식 산화 방식을 이용하여 형성할 수 있는데, 예컨대, 750℃∼900℃ 정도의 온도에서 습식 산화를 진행하여 형성할 수 있다. 3A and 3B, a tunnel oxide film (not shown) is formed on the semiconductor substrate 100 on which the device isolation film 102 is formed. The tunnel oxide film may be formed using a wet oxidation method, for example, may be formed by performing wet oxidation at a temperature of about 750 ° C to 900 ° C.

터널 산화막 상에 플로팅 게이트로 사용될 폴리실리콘막(104)을 증착한다. 폴리실리콘막(104)은 500 내지 2000Å 정도의 두께로 형성할 수 있다. 폴리실리콘막(104)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 압력 조건에서 형성할 수 있다. A polysilicon film 104 to be used as a floating gate is deposited on the tunnel oxide film. The polysilicon film 104 may be formed to a thickness of about 500 to 2000 kPa. The polysilicon film 104 is a low pressure-chemical vapor deposition (LP-CVD) method using SiH 4 or Si 2 H 6 and PH 3 gas at a temperature of about 580 to 620 ° C. and a pressure of about 0.1 to 3 Torr. Can be formed.

이어서, 폴리실리콘막(104) 상에 산화막을 이용하여 하드 마스크(106)를 형성한다. Subsequently, a hard mask 106 is formed on the polysilicon film 104 by using an oxide film.

제1 방향에 대하여 제1 폭을 갖는 플로팅 게이트가 형성될 영역을 정의하는 포토레지스트 패턴(108)을 형성한다. A photoresist pattern 108 is formed defining a region in which a floating gate having a first width with respect to the first direction is to be formed.

도 4a 및 도 4b를 참조하면, 상기 포토레지스트 패턴(108)을 식각 마스크로 사용하여 하드 마스크(106) 및 폴리실리콘막(104)을 선택적으로 패터닝한다. 이때, 폴리실리콘막(104)은 일부분만 식각이 되도록 한다. 잔류하는 폴리실리콘막의 두께는 전체 폴리실리콘막 두께의 1/2 정도가 되도록 하는 것이 바람직하다. 하드 마스크(106)의 패터닝을 위한 식각은 CH4, CHF3 및 아르곤(Ar) 가스를 사용할 수 있다. 폴리실리콘막(104)의 패터닝을 위한 식각은 식각 가스로 Cl2 가스 또는 Cl2 가스와 HBr 가스를 사용할 수 있고, 원하는 프로파일에 따라 가스(산소, 아르곤 등)를 첨가할 수 있다. 폴리실리콘막(104)의 패터닝을 위한 식각은 40∼100W 정도의 바이어스 파워에서 400∼500W 정도의 소스 파워를 적용할 수도 있다. 4A and 4B, the hard mask 106 and the polysilicon film 104 are selectively patterned using the photoresist pattern 108 as an etching mask. At this time, only a part of the polysilicon film 104 is etched. It is preferable that the thickness of the remaining polysilicon film is about 1/2 of the thickness of the entire polysilicon film. Etching for the patterning of the hard mask 106 may use CH 4 , CHF 3 and argon (Ar) gas. Etching for the patterning of the polysilicon film 104 may use Cl 2 gas or Cl 2 gas and HBr gas as an etching gas, and may add gas (oxygen, argon, etc.) according to a desired profile. The etching for patterning the polysilicon film 104 may apply a source power of about 400 to 500W at a bias power of about 40 to 100W.

도 5a 및 도 5b를 참조하면, 포토레지스트 패턴(108)을 제거한다. 도시하지는 않았지만, 상기 제1 방향에 수직한 제2 방향에 대하여 플로팅 게이트의 폭을 정의하는 포토레지스 패턴(미도시)을 형성한 후, 하드 마스크(106)를 식각하고 폴리실리콘막(104)을 일부 식각하는 공정이 더 포함될 수도 있다. 5A and 5B, the photoresist pattern 108 is removed. Although not shown, after forming a photoresist pattern (not shown) defining a width of the floating gate with respect to the second direction perpendicular to the first direction, the hard mask 106 is etched and the polysilicon film 104 is removed. Some etching may be further included.

하드 마스크(106)의 폭을 줄이기 위하여 트리밍(trimming)을 실시한다. 하드 마스크(106)의 트리밍은 습식 식각을 적용하는데, 습식 식각은 등방성 식각이므로 하드 마스크106)의 두께에 따라 식각 시간을 적절히 조절한다. 트리밍된 하드 마스크의 폭(제2 폭)이 하나의 전체 플로팅 게이트 폭의 1/2 정도가 되도록(즉, 제1 방향에 대하여 제2 폭이 상기 제1 폭의 1/2 정도가 되도록) 하는 것이 바람직하다. 상기 습식 식각은 폴리실리콘막(104)에 대한 하드 마스크(106)의 식각선택비가 큰 식각액(하드 마스크의 식각속도가 폴리실리콘막의 식각 속도보다 상대적으로 큰 식각액)을 사용하는데, 예컨대 HF 용액 또는 BOE(Buffer Oxide Etchant) 용액(HF와 NH4F가 소정 비율(예컨대, 100:1, 300:1 등)로 혼합된 용액)을 식각액으로 사용할 수 있다. Trimming is performed to reduce the width of the hard mask 106. The trimming of the hard mask 106 applies wet etching. Since the wet etching is isotropic etching, the etching time is appropriately adjusted according to the thickness of the hard mask 106. Such that the width (second width) of the trimmed hard mask is about one half of the total floating gate width (ie, the second width is about one half of the first width with respect to the first direction). It is preferable. The wet etching uses an etchant having a large etching selectivity of the hard mask 106 with respect to the polysilicon film 104 (an etching solution whose etching rate of the hard mask is relatively larger than that of the polysilicon film), for example, an HF solution or a BOE. (Buffer Oxide Etchant) solution (a solution in which HF and NH 4 F are mixed at a predetermined ratio (eg, 100: 1, 300: 1, etc.)) may be used as an etching solution.

도 6a 및 도 6b을 참조하면, 트리밍된 하드 마스크(106)를 식각 마스크로 사용하여 폴리실리콘막(104)을 식각한다. 상기 식각은 반도체 기판(또는 소자분리막)이 노출되면 식각이 정지되도록 실시한다. 도 4b를 참조하여 설명한 바와 같이 폴리실리콘막(104)은 전체 폴리실리콘막 두께의 1/2 정도가 이미 식각되어 있는 상태이므로, 하드 마스크(106)를 식각 마스크로 사용한 폴리실리콘막(104)의 식각은 전체 폴리실리콘막 두께의 1/2 정도만이 이루어지도록 한다. 상기와 같은 하드 마스크(106)를 식각 마스크로 이용한 식각에 의해 폴리실리콘막(104)은 계단형 요철 구조를 갖게 된다. 하드 마스크(106)를 식각 마스크로 이용한 식각은 하드 마스크(106)에 대한 폴리실리콘막(104)의 식각선택비가 큰 식각 가스를 사용한다. 폴리실리콘막(104)의 식각은 식각 가스로 Cl2 가스 또는 Cl2 가스와 HBr 가스를 사용할 수 있고, 원하는 프로파일에 따라 가스(산소, 아르곤 등)를 첨가할 수 있다. 폴리실리콘막(104)의 식각은 40∼100W 정도의 바이어스 파워 또는 400∼500W 정도의 소스 파워를 적용할 수도 있다. 6A and 6B, the polysilicon film 104 is etched using the trimmed hard mask 106 as an etch mask. The etching is performed so that the etching is stopped when the semiconductor substrate (or device isolation layer) is exposed. As described with reference to FIG. 4B, since the polysilicon film 104 is about half of the thickness of the entire polysilicon film, the polysilicon film 104 using the hard mask 106 as an etching mask is already etched. Etching is only about 1/2 of the total thickness of the polysilicon film. By etching using the hard mask 106 as an etching mask as described above, the polysilicon film 104 has a stepped concave-convex structure. The etching using the hard mask 106 as an etching mask uses an etching gas having a large etching selectivity of the polysilicon film 104 with respect to the hard mask 106. The etching of the polysilicon film 104 may use Cl 2 gas or Cl 2 gas and HBr gas as an etching gas, and may add gas (oxygen, argon, etc.) according to a desired profile. The etching of the polysilicon film 104 may apply a bias power of about 40 to 100W or a source power of about 400 to 500W.

도 7a 및 도 7b를 참조하면, 하드 마스크(106)를 제거한다. 이어서, 반도체 기판(100) 상에 유전체막(110)을 형성한다. 유전체막(110)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성할 수 있다. 유전체막(110)의 산화막은 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스 가스로 이용하여 고온산화막(High Temperature Oxide; HTO)으로 형성할 수 있다. 유전체막(110)의 질화막은 반응가스로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 압력과 650 내지 800℃ 정도의 온도 범위에서 LP-CVD 방식으로 형성할 수 있다. 7A and 7B, the hard mask 106 is removed. Subsequently, the dielectric film 110 is formed on the semiconductor substrate 100. The dielectric layer 110 may be formed in an oxide / nitride / oxide structure, that is, in an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) structure. The oxide film of the dielectric film 110 may be formed of high temperature oxide (HTO) using SiH 2 Cl 2 (dichlorosilane; DCS) and H 2 O gas as a source gas. The nitride film of the dielectric film 110 is formed by the LP-CVD method using NH 3 and SiH 2 Cl 2 (dichlorosilane (DCS)) gas as a reaction gas, at a pressure of about 0.1 to 3 Torr and a temperature of about 650 to 800 ° C. can do.

도 8a 및 도 8b를 참조하면, 유전체막(110) 상부에 컨트롤 게이트로 사용될 폴리실리콘막(112)을 증착한다. 폴리실리콘막(112)은 510℃∼550℃ 정도의 온도에서 0.1∼3 torr 이하의 압력 조건으로 형성할 수 있다. 도시하지는 않았지만 폴리실리콘막(112) 상에 실리사이드막을 더 형성할 수도 있다. 상기 실리사이드막은 텅스텐실리콘(WSi)막으로 형성할 수 있는데, 예컨대 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 300℃∼500℃ 사이의 온도 에서 형성할 수 있다. 8A and 8B, a polysilicon film 112 to be used as a control gate is deposited on the dielectric film 110. The polysilicon film 112 may be formed under a pressure condition of 0.1 to 3 torr or less at a temperature of about 510 ° C to 550 ° C. Although not shown, a silicide film may be further formed on the polysilicon film 112. The silicide layer may be formed of a tungsten silicon (WSi) layer, for example, at a temperature between 300 ° C. and 500 ° C. using a reaction of SiH 4 (momosilane; MS) or SiH 2 Cl 2 (dichlorosilane; DCS) with WF 6 . Can be formed.

도 9a 및 도 9b를 참조하면, 게이트 패터닝 공정을 수행한다. 즉, 콘트롤 게이트 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크를 이용하여 폴리실리콘막(112) 및 유전체막(110), 플로팅 게이트(104)를 패터닝하여 게이트 전극을 형성한다. 상기 포토레지스트 패턴은 상기 제1 방향에 수직한 제2 방향으로 배열된 게이트 전극을 정의하는 포토레지스트 패턴이다. 9A and 9B, a gate patterning process is performed. That is, after forming a control gate forming photoresist pattern (not shown), a gate electrode is formed by patterning the polysilicon layer 112, the dielectric layer 110, and the floating gate 104 using an etching mask. The photoresist pattern is a photoresist pattern defining gate electrodes arranged in a second direction perpendicular to the first direction.

상기와 같은 게이트 패터닝 공정에 의해 도 9b에 도시된 바와 같이, 반도체 기판(100) 상에 형성된 터널 산화막(미도시)과, 상기 터널 산화막 상에 형성되고 제1 방향에 대하여 제1 폭을 갖는 제1 평면과 상기 제1 폭보다 작은 제2 폭을 갖는 제2 평면을 구비하여 계단형 요철 구조를 갖는 플로팅 게이트(104)와, 플로팅 게이트 상에 단차를 따라 형성된 유전체막(110)과, 유전체막(110) 상에 형성된 콘트롤 게이트(112)를 포함하는 플래시 메모리 셀이 만들어지게 된다. As shown in FIG. 9B by the above gate patterning process, a tunnel oxide film (not shown) formed on the semiconductor substrate 100 and a first width formed on the tunnel oxide film and having a first width with respect to the first direction are provided. A floating gate 104 having a first plane and a second plane having a second width smaller than the first width, and having a stepped concave-convex structure, a dielectric film 110 formed along a step on the floating gate, and a dielectric film The flash memory cell including the control gate 112 formed on the 110 is made.

도 10a 및 도 10b를 참조하면, 상기 포토레지스트 패턴을 제거한다. 반도체 기판(100)에 불순물(예컨대, 비소(As))을 이온주입하여 LDD(Lightly Doped Drain) 영역(미도시)을 형성한다. 게이트 전극의 측벽에 스페이서(116)를 형성한 후, 고농도의 불순물을 이온주입하여 소스/드레인 영역(미도시)을 형성한다. 10A and 10B, the photoresist pattern is removed. An impurity (eg, arsenic (As)) is ion-implanted into the semiconductor substrate 100 to form a lightly doped drain (LDD) region (not shown). After the spacers 116 are formed on the sidewalls of the gate electrodes, a high concentration of impurities are implanted to form source / drain regions (not shown).

본 발명에 의한 비휘발성 메모리 장치의 제조방법에 의하면, 플로팅 게이트를 계단형의 요철 형태로 만들어줌으로서 플로팅 게이트의 표면적을 증가시킬 수 있다. 종래와 동일한 유전체막 물질, 포토 공정, 마스크를 사용하더라도 플로팅 게이트의 표면적을 증가시킬 수 있고, 이에 의해 유전체막의 표면적이 넓어짐으로서 셀 사이즈(size)가 동일하더라도 유전체막의 커패시턴스를 증가시킬 수 있다. 예를 들어, 계단형의 요철 구조가 아닌 평평한 종래의 구조를 갖도록 제조된 커플링비가 0.5일 때 유전체막의 커패시턴스 크기가 2배로 증가하면 예상되는 커플링비는 0.67로 증가한다. According to the manufacturing method of the nonvolatile memory device according to the present invention, the surface area of the floating gate can be increased by making the floating gate into a stepped concave-convex shape. Even when using the same dielectric film material, photo process, and mask as in the prior art, the surface area of the floating gate can be increased, thereby increasing the surface area of the dielectric film, thereby increasing the capacitance of the dielectric film even when the cell size is the same. For example, when the capacitance ratio of the dielectric film is doubled when the coupling ratio manufactured to have a flat conventional structure rather than a stepped concave-convex structure is 0.5, the expected coupling ratio increases to 0.67.

유전체막의 커패시턴스가 증가하면, 부가적으로 리텐션 문턱전압(Vt) 변화량을 감소시킬 수 있다. 리텐션 베이크에서 동일한 전하가 빠져나간다고 생각하면, 유전체막의 커패시턴스가 2배 증가시 △Vt＝△Qfg/Cpp 라는 식에 의해서 문턱전압 변화량은 1/2배로 감소한다. When the capacitance of the dielectric film is increased, the amount of change in the retention threshold voltage Vt can additionally be reduced. If it is assumed that the same charge escapes from the retention bake, the amount of change in the threshold voltage is halved by the formula? Vt =? Qfg / Cpp when the capacitance of the dielectric film is doubled.

유전체막의 커패시턴스 증가로 인하여 커플링비가 증가하면 더 낮은 전압에서도 프로그램 또는 소거 동작이 가능하게 되어 차지 펌프(charge pump) 회로의 면적을 줄일 수 있고, 프로그램 또는 소거 시간이 감소한다. 플래시 메모리 셀의 동작에 필수적인 차지 펌프가 차지하는 면적을 줄일 수 있어 전체 칩 사이즈가 감소하고 고속 동작이 가능하여 고성능 플래시 메모리의 구현이 가능하다. If the coupling ratio is increased due to the increased capacitance of the dielectric film, the program or erase operation can be performed at a lower voltage, thereby reducing the area of the charge pump circuit and reducing the program or erase time. The area occupied by the charge pump, which is essential for the operation of flash memory cells, can be reduced, which reduces the overall chip size and enables high-speed operation, enabling high performance flash memory.

플로팅 게이트의 표면적이 증가하므로 높은 커플링비를 가지게 되어 터널 산화막이 두꺼운 경우라도 F-N 터널링(Fowler Nordheim tunneling) 방식을 이용할 수 있게 되고 리텐션 페일 개선에 도움을 준다. As the surface area of the floating gate is increased, it has a high coupling ratio, and even when the tunnel oxide is thick, F-N tunneling (Fowler Nordheim tunneling) method can be used and help to improve retention failure.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분 야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said Example, A various thing by the person of ordinary skill in the art within the range of the technical idea of this invention. Modifications are possible.

Claims (9)

반도체 기판 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the semiconductor substrate; 상기 터널 산화막 상에 플로팅 게이트용 물질막 및 하드 마스크를 형성하는 단계;Forming a material layer and a hard mask for the floating gate on the tunnel oxide layer; 제1 방향으로 제1 폭을 갖도록 상기 하드 마스크를 선택적으로 패터닝하는 단계; Selectively patterning the hard mask to have a first width in a first direction; 제1 방향으로 제1 폭을 갖도록 상기 플로팅 게이트용 물질막을 일부 식각하는 단계; Partially etching the floating gate material film to have a first width in a first direction; 상기 제1 폭보다 작은 제2 폭으로 상기 하드 마스크의 폭을 줄이기 위하여 상기 하드 마스크를 트리밍하는 단계; Trimming the hard mask to reduce the width of the hard mask to a second width smaller than the first width; 상기 하드 마스크를 식각 마스크로 사용하여 잔류하는 상기 플로팅 게이트용 물질막을 선택적으로 식각하여 제거하는 단계; Selectively etching and removing the remaining material layer for floating gate using the hard mask as an etching mask; 상기 하드 마스크를 제거하는 단계; 및Removing the hard mask; And 결과물 상에 유전체막 및 콘트롤 게이트용 물질막을 형성한 후, 제2 방향으로 상기 콘트롤 게이트용 물질막, 상기 유전체막 및 상기 플로팅 게이트용 물질막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.Forming a gate electrode by forming the dielectric film and the control gate material film on the resultant, and then patterning the control gate material film, the dielectric film, and the floating gate material film in a second direction; Method of manufacturing the device. 제1항에 있어서, 상기 하드 마스크막은 산화막으로 형성하고, 상기 플로팅 게이트용 물질막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.The method of claim 1, wherein the hard mask layer is formed of an oxide layer and the floating gate material layer is formed of a polysilicon layer. 제2항에 있어서, 상기 하드 마스크를 트리밍하는 단계는, The method of claim 2, wherein trimming the hard mask comprises: 상기 플로팅 게이트용 물질막에 대하여 식각 선택비를 갖는 식각액을 사용하여 상기 하드 마스크를 습식 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.And wet etching the hard mask using an etchant having an etching selectivity with respect to the floating gate material layer. 제3항에 있어서, 상기 습식 식각은 폴리실리콘막에 대한 산화막의 식각선택비가 큰 식각액인 HF 용액 또는 HF와 NH4F가 소정 비율로 혼합된 용액을 사용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.The non-volatile memory device of claim 3, wherein the wet etching uses an HF solution, which is an etchant having a large etching selectivity of an oxide film with respect to a polysilicon film, or a solution in which HF and NH 4 F are mixed at a predetermined ratio. Manufacturing method. 제2항에 있어서, 상기 하드 마스크를 식각 마스크로 이용한 상기 플로팅 게이트용 물질막의 식각은 상기 하드 마스크에 대한 상기 플로팅 게이트용 물질막의 식각 선택비가 큰 식각 가스를 사용하며, 상기 식각 가스는 Cl2 가스 또는 Cl2 가스와 HBr 가스를 포함하는 가스를 사용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.3. The etching method of claim 2, wherein the etching of the floating gate material layer using the hard mask as an etching mask uses an etching gas having a large etching selectivity of the floating gate material layer with respect to the hard mask, wherein the etching gas is a Cl 2 gas. Or a gas containing Cl 2 gas and HBr gas. 제1항에 있어서, 상기 플로팅 게이트용 물질막을 일부 식각하는 단계는, 잔류하는 플로팅 게이트용 물질막의 두께가 전체 플로팅 게이트용 물질막 두께의 1/2 정도가 되도록 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.The non-volatile memory as claimed in claim 1, wherein the etching of the floating gate material layer comprises etching the remaining floating gate material layer to be about half the thickness of the entire floating gate material layer. Method of manufacturing the device. 제1항에 있어서, 상기 플로팅 게이트용 물질막의 일부 식각 및 상기 하드 마스크를 식각 마스크로 이용한 상기 플로팅 게이트용 물질막의 식각에 의해 상기 플로팅 게이트용 물질막은 계단형의 요철 형태를 갖도록 패터닝되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.The floating gate material layer of claim 1, wherein the floating gate material layer is patterned to have a stepped concave-convex shape by partial etching of the floating gate material layer and etching of the floating gate material layer using the hard mask as an etching mask. A method of manufacturing a nonvolatile memory device. 제1항에 있어서, 상기 제2 폭은 상기 제1 폭의 1/2 정도가 되도록 하는 것을 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.The method of claim 1, wherein the second width is about one half of the first width. 삭제delete
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