KR100607327B1 - Method of manufacturing a flash memory cell - Google Patents
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- 230000015654 memory Effects 0.000 title description 13
- 238000004519 manufacturing process Methods 0.000 title description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 31
- 238000000151 deposition Methods 0.000 claims abstract description 22
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- 230000005641 tunneling Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
본 발명은 실리콘 기판 상부에 제 1 서브 옥사이드, 언도프드 폴리실리콘층, 제 1 텅스텐실리사이드, 제 2 서브 옥사이드 및 제 1 나이트라이드층을 순차적으로 증착한 후 상기 제 1 나이트라이드층의 소정 영역을 식각하는 단계와, 전체 구조 상부에 제2 나이트라이드층을 증착한 후 상기 제 2 나이트라이드층을 식각하여 상기 제 1 나이트라이드층 측면에 스페이서를 형성하는 단계와, 상기 제 1 나이트라이드층과 스페이서를 마스크로 상기 제 2 서브 옥사이드를 식각하는 단계와, 전체 구조 상부에 도프드 서브 폴리실리콘층을 증착한 후 아이솔레이션 마스크를 이용하여 아이솔레이션 식각을 수행하는 단계와, 고밀도 플라즈마 산화막을 증착한 후 에치백 공정으로 상기 제 1 서브 폴리실리콘층이 노출될 때까지 식각하는 단계와, 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘층을 증착한 후 상기 제 1 폴리실리콘층을 식각하는 단계와, 전체 구조 상부에 ONO(Oxide-Nitride-Oxide)막, 제 2 폴리실리콘층, 제 2 텅스텐실리사이드 및 절연막을 순차적으로 증착한 후 게이트 식각을 실시하는 단계와, 이온주입 공정을 실시하여 상기 도프드 상기 도프드 서브 폴리실리콘층에 정션을 형성하여 셀 게이트를 형성하는 단계를 포함하여 이루어진 플래쉬 메모리 셀의 제조 방법을 제공한다.The present invention sequentially deposits a first suboxide, an undoped polysilicon layer, a first tungsten silicide, a second suboxide, and a first nitride layer on a silicon substrate, and then etches a predetermined region of the first nitride layer. Forming a spacer on the side of the first nitride layer by etching the second nitride layer after depositing a second nitride layer on the entire structure; and forming the spacer on the side of the first nitride layer. Etching the second suboxide with a mask, depositing a doped sub-polysilicon layer over the entire structure, performing isolation etching using an isolation mask, and depositing a high density plasma oxide film and then etching back Etching until the first sub-polysilicon layer is exposed, and tunneling over the entire structure. Etching the first polysilicon layer after depositing a film and a first polysilicon layer, and forming an oxide-nitride-oxide (ONO) film, a second polysilicon layer, a second tungsten silicide and an insulating layer on the entire structure Sequentially depositing a gate etch and performing an ion implantation process to form a junction in the doped sub-polysilicon layer to form a cell gate. To provide.
제 1 및 제 2 서브 옥사이드, 텅스텐실리사이드First and Second Suboxides, Tungsten Silicide
Description
도 1(a) 내지 도 1(h)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a flash memory cell according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1: 실리콘 기판 2: 제 1 서브 옥사이드1: Silicon Substrate 2: First Suboxide
3: 언도프드 폴리실리콘층 4: 제 1 텅스텐실리사이드3: undoped polysilicon layer 4: first tungsten silicide
5: 제 2 서브 옥사이드 6: 제 1 나이트라이드층
8: 제 2 나이트라이드층 9: 스페이서5: second suboxide 6: first nitride layer
8: second nitride layer 9: spacer
10: 도프드 서브 폴리실리콘층 10A: 정션10: doped
11: 고밀도 플라즈마(HDP) 산화막 12: 터널 산화막11: high density plasma (HDP) oxide film 12: tunnel oxide film
13: 제 1 폴리실리콘층 14: ONO(Oxide-Nitride-Oxide)막13: First polysilicon layer 14: Oxide-Nitride-Oxide (ONO) film
15: 제 2 폴리실리콘층 16: 제 2 텅스텐실리사이드15: second polysilicon layer 16: second tungsten silicide
17: 절연막17: insulating film
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 실리콘 기판 상부에 제 1 및 제 2 서브 옥사이드(Sub oxide)와 텅스텐 실리사이드(WSix)를 증착하여 하나의 셀(1 cell) 소거가 가능하게 플래쉬 셀을 제조함으로써, 고속(High speed), 저전압 동작(Low power operation)이 가능하도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.BACKGROUND OF THE
일반적으로 실리콘 기판에 만들어진 플래쉬 메모리 셀들은 큰 기생 캐패시턴스를 가지며 또한 기판 잡음(Noise)에 의해 디바이스 특성이 나빠지는 특징이 있다. 특히 기생 캐패시턴스가 크면 클수록 파워 소모가 더 커지게 된다. 또한 고속 메모리 디바이스에서 요구되는 지연시간 문제(t=RC, 기생 캐패시턴스는 작은 것이 좋음) 때문에 고속 소자 제조 기술에 있어서 큰 어려움 중의 하나이다.In general, flash memory cells fabricated on a silicon substrate have a large parasitic capacitance, and device characteristics are deteriorated by substrate noise. In particular, the larger the parasitic capacitance, the greater the power consumption. In addition, it is one of the great difficulties in the high-speed device fabrication technology because of the latency problem (t = RC, the small parasitic capacitance is preferable) required in the high-speed memory device.
또한, 플래쉬 메모리 소자는 집적도가 증가할수록 셀의 신뢰성 문제로 인해, 소스 소거(Source erase)에서 기판 소거(Substrate erase)로 바뀌고 있는데 그만큼 기생 캐패시턴스로 인해 동작 속도에 문제가 발생할 소지가 많다. 또한, 기판 소거를 수행할 경우 큰 문제는 현재 대부분의 플래쉬 메모리가 128 비트라인 또는 64 비트라인으로 소거 동작을 수행하는데 소자 디자인(Design)시 전류 문제로 디자인 하는데 어려움이 있다. 또한, 플래쉬 메모리의 가장 큰 장점은 쓰기(Write) 기능인데, 예를 들어 1바이트 소거/쓰기 동작을 수행할 수 없는 단점이 있다.In addition, the flash memory device is changing from source erase to substrate erase due to the reliability of the cell as the integration degree increases, and there are many problems in operating speed due to the parasitic capacitance. In addition, a large problem in performing substrate erasing is that most flash memories currently perform erase operations on 128 bit lines or 64 bit lines, which is difficult to design as a current problem in device design. In addition, the biggest advantage of the flash memory is the write function, for example, there is a disadvantage that can not perform a 1-byte erase / write operation.
따라서, 본 발명은 실리콘 기판 상부에 제 1 및 제 2 서브 옥사이드와 제 1 텅스텐 실리사이드를 증착하여 하나의 셀 소거가 가능하게 플래쉬 셀을 제조함으로써, 상기한 단점을 해결할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a flash memory cell that can solve the above disadvantages by depositing first and second suboxides and first tungsten silicide on a silicon substrate to manufacture a flash cell to erase a single cell. The purpose is to provide.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 실리콘 기판 상부에 제 1 서브 옥사이드, 언도프드 폴리실리콘층, 제 1 텅스텐실리사이드, 제 2 서브 옥사이드 및 제 1 나이트라이드층을 순차적으로 증착한 후 상기 제 1 나이트라이드층의 소정 영역을 식각하는 단계와, 전체 구조 상부에 제2 나이트라이드층을 증착한 후 상기 제 2 나이트라이드층을 식각하여 상기 제 1 나이트라이드층 측면에 스페이서를 형성하는 단계와, 상기 제 1 나이트라이드층과 스페이서를 마스크로 상기 제 2 서브 옥사이드를 식각하는 단계와, 전체 구조 상부에 도프드 서브 폴리실리콘층을 증착한 후 아이솔레이션 마스크를 이용하여 아이솔레이션 식각을 수행하는 단계와, 고밀도 플라즈마 산화막을 증착한 후 에치백 공정으로 상기 제 1 서브 폴리실리콘층이 노출될 때까지 식각하는 단계와, 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘층을 증착한 후 상기 제 1 폴리실리콘층을 식각하는 단계와, 전체 구조 상부에 ONO(Oxide-Nitride-Oxide)막, 제 2 폴리실리콘층, 제 2 텅스텐실리사이드 및 절연막을 순차적으로 증착한 후 게이트 식각을 실시하는 단계와, 이온주입 공정을 실시하여 상기 도프드 상기 도프드 서브 폴리실리콘층에 정션을 형성하여 셀 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a flash memory cell, in which a first suboxide, an undoped polysilicon layer, a first tungsten silicide, a second suboxide, and a first nitride layer are sequentially formed on a silicon substrate. Etching a predetermined region of the first nitride layer after deposition, and depositing a second nitride layer on the entire structure, and then etching the second nitride layer to form a spacer on the side of the first nitride layer. Forming an oxide layer, etching the second suboxide using the first nitride layer and the spacer as a mask, depositing a doped subpolysilicon layer on the entire structure, and then etching the isolation using an isolation mask. Performing the step of depositing the high density plasma oxide layer and then etching the first sub poly Etching until the licon layer is exposed, depositing a tunnel oxide layer and a first polysilicon layer on the entire structure, and then etching the first polysilicon layer, and ONO (Oxide-Nitride-) on the entire structure. An oxide layer, a second polysilicon layer, a second tungsten silicide, and a dielectric layer are sequentially deposited, followed by gate etching, and an ion implantation process to form a junction in the doped sub-polysilicon layer. And forming a cell gate.
본 발명은 기생 캐패시턴스를 줄이기 위해 실리콘 기판에 플래쉬 셀을 제조하는 대신에 제 1 및 제 2 실리콘 옥사이드를 증착하여 실리콘 기판과 플래쉬 메모리의 채널 영역을 분리하였다. 정션이 서브 옥사이드 채널과 만나게 하여 최대한 디플레이션 면적을 줄였다.The present invention separates the channel region of the silicon substrate and the flash memory by depositing first and second silicon oxides instead of fabricating a flash cell on the silicon substrate to reduce parasitic capacitance. The junction meets the sub-oxide channel to reduce the deflation area as much as possible.
또한, 기판에서의 기판 기능을 대신하기 위하여 서브 옥사이드를 이중으로 만들었으며, 서브 옥사이드 사이에는 텅스텐 실리사이드를 증착하여 기판 기능을 대신하게 하였다.In addition, in order to replace the substrate function in the substrate, the sub-oxide was doubled, and tungsten silicide was deposited between the sub-oxides to replace the substrate function.
텅스텐 실리사이드와 서브 폴리실리콘의 접합은 게이트 마스크를 이용하여 나이트라이드 자기정렬 콘택을 통해 접합하였다.Bonding of tungsten silicide and sub-polysilicon was made via nitride self-aligned contacts using a gate mask.
또한, 아이솔레이션(Isolation) 방향을 게이트 방향과 직각이 되게 배열하여 하나의 셀만 소거 동작이 가능하게 하였다.In addition, the isolation direction is arranged to be perpendicular to the gate direction so that only one cell can be erased.
셀간의 아이솔레이션은 완전히 제 1 서브 옥사이드와 연결시켜 셀이 인접한 옆 셀과 완전히 격리하였다.
Isolation between cells was completely connected to the first suboxide so that the cells were completely isolated from adjacent adjacent cells.
이하, 첨부된 도면을 참고하여 본 발명을 상세 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 도 1(h)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 단면도이다.1 (a) to 1 (h) are cross-sectional views illustrating a method of manufacturing a flash memory cell according to the present invention.
도 1(a)에서, 실리콘 기판(1) 상부에 제 1 서브 옥사이드(2)를 2000 내지 3000Å 두께로 증착한다. 이때, 제 1 서브 옥사이드(2) 배열은 SiO2, 나이트라이드, SiO2/나이트라이드, 나이트라이드/SiO2, SiO2/나이트라이드/SiO2 중 어느 하나의 배열로 한다. 제 1 서브 옥사이드(2) 상부에는 언도프드 폴리실리콘층(3)을 50 내지 150Å 두께로 증착한 후 제 1 텅스텐실리사이드(4)를 1000 내지 2000Å 두께로 증착한다. 이후, 제 2 서브 옥사이드(5)를 1000 내지 2000Å 두께로 증착한 후 제 1 나이트라이드층(6)을 400 내지 600Å 두께로 증착한다.In FIG. 1A, the first suboxide 2 is deposited to a thickness of 2000 to 3000 Å on the
도 1(b)에서, 게이트 마스크를 이용하여 제 1 나이트라이드층(6) 식각 공정을 실시한다.In FIG. 1B, the
도 1(c)에서, 전체 구조 상부에 제 2 나이트라이드층(8)을 900 내지 1100Å두께로 증착한다.In Fig. 1 (c), a
도 1(d)에서, 블란켓(Blanket) 식각으로 제 2 나이트라이드층(8)을 식각하여 제 1 나이트라이드층(6) 측면에 스페이서(9)를 형성한다.In FIG. 1D, the
도 1(e)에서, 제 1 나이트라이드층(6)과 스페이서(9)를 마스크로 하여 제 2 서브 옥사이드(5)를 식각한다.In FIG. 1E, the
도 1(f)에서, 제 1 나이트라이드층(6)과 스페이서(9)를 제거한 후 전체 구조 상부에 도프드 서브 폴리실리콘층(10)을 3500 내지 4500Å 두께로 증착하고, 제 2 서브 옥사이드(5) 상부에 상기 도프드 서브 폴리실리콘층(10)이 500 내지 1000Å 두께로 남을 때까지 도프드 서브 폴리실리콘층(10)을 식각한다.In FIG. 1F, after removing the
도 1(g)에서, 아이솔레이션(Isolation; ISO) 마스크를 이용하여 아이솔레이션(ISO) 식각을 실시한다. 이때, 제 1 텅스텐실리사이드(4)를 완전히 식각하고 제 1 서브 옥사이드(2)는 400 내지 600Å 정도가 남도록 식각한다.In FIG. 1G, isolation (ISO) etching is performed using an isolation (ISO) mask. At this time, the
이후, 고밀도 플라즈마(High Density Plasma; HDP) 산화막(11)을 12000 내지 14000Å 두께로 증착하고, 에치백(Etchback) 공정으로 도프드 서브 폴리실리콘층(10) 상부가 노출될 때까지 식각한다.Thereafter, a high density plasma (HDP)
도 1(h)에서, 터널 산화막(12)/제 1 폴리실리콘층(13)을 600 내지 800Å 두께로 증착하고 제 1 폴리실리콘층(13)을 식각한다.In Fig. 1 (h), the
이후, ONO(Oxide-Nitride-Oxide)막(14), 제 2 폴리실리콘층(15), 제 2 텅스텐실리사이드(16) 및 절연막(17)을 순차적으로 증착하고, 게이트 마스크를 이용하여 게이트 식각을 실시한다. 이후 이온주입 공정을 실시하여 상기 도프드 서브 폴리실리콘층(10)에 정션(10A)을 형성하여 셀 게이트를 형성한다.Thereafter, an oxide-nitride-oxide (ONO) layer 14, a second polysilicon layer 15, a second tungsten silicide 16, and an
본 발명의 플래쉬 메모리 셀은 하나의 셀 채널 소거가 가능하다. 채널은 도프드 서브 폴리실리콘층에 붕소 이온주입(Boron implant)을 실시하여 만들어진다. 이때, 채널은 얕은 채널(Shallow channel)이 만들어지게 한다. 이는 도프드 서브 폴리실리콘층의 두께가 500 내지 1000Å 두께로 증착되기 때문에 정션 이온주입이 맞는 부분에서는 정션 디플레이션 영역이 완전히 제 2 서브 옥사이드와 만나게 되므로, 만나는 만큼의 기생 캐패시턴스를 줄일 수 있게 된다. 이는 디바이스 잡음을 줄이는데 아주 효과적이다.The flash memory cell of the present invention can erase one cell channel. The channel is made by performing a boron implant on the doped subpolysilicon layer. At this time, the channel allows a shallow channel to be created. Since the thickness of the doped sub-polysilicon layer is deposited to a thickness of 500 to 1000 Å, the junction deflation region completely meets the second suboxide at the junction ion implantation, thereby reducing parasitic capacitance as much as it meets. This is very effective in reducing device noise.
본 발명의 플래쉬 메모리 셀의 소거는 텅스텐실리사이드에 포지티브 전압을 인가하고, 게이트에 네가티브 전압을 인가하여 F-N 터널링을 이용하여 소거한다.In the erase of the flash memory cell of the present invention, a positive voltage is applied to tungsten silicide and a negative voltage is applied to a gate to erase the gate using F-N tunneling.
한편, 제 1 및 제 2 서브 옥사이드 사이의 제 1 텅스텐실리사이드를 이용하여 도프드 서브 폴리실리콘층과 연결하였는데 만일의 경우 두 정션 영역이 만나는 것을 방지하고 또한 채널 길이를 늘리기 위해 나이트라이드 자기정렬 콘택을 실시하여 연결하였다.On the other hand, a first tungsten silicide between the first and second suboxides is used to connect the doped subpolysilicon layer. In this case, a nitride self-alignment contact is formed to prevent the two junction regions from meeting and to increase the channel length. And connected.
또한, 아이솔레이션(ISO) 식각에서 제 1 텅스텐실리사이드를 완전히 식각함으로 서브 라인(Subline)이 완전히 독립되게 동작된다. 이는 하나의 셀 소거를 가능하게 한다. 이를 이용하면 기존의 벌크 소거(Bulk erase)에서 나타나는 문제를 보완할 수 있다.In addition, the subline is operated completely independently by completely etching the first tungsten silicide in isolation (ISO) etching. This enables one cell erase. This can be used to compensate for the problem with bulk erase.
또한, SOI(Silicon oxide insulator) 기술에서 여러가지 특징이 나타나는데 문턱전압(Vt) 이하에서 전류 기울기를 증가시킬 수 있는데 이는 전류 손실을 감소시키는 역활을 하며, 백바이어스(Backbias) 효과를 이용하여 작은 파워(Power)에서도 소거가 가능하게 할 수 있다. 부트스트래핑(Bootstrapping) 원리를 이용하면 작은 파워에서도 소거가 가능하게 할 수 있다. In addition, there are various characteristics of silicon oxide insulator (SOI) technology, which can increase the current slope below the threshold voltage (Vt), which reduces the current loss, and utilizes the backbias effect to reduce the power. Power can also be erased. The bootstrapping principle allows for erasure even at small power.
상술한 바와 같이 본 발명은 실리콘 기판 상부에 제 1 및 제 2 서브 옥사이드와 제 1 텅스텐 실리사이드를 증착하여 하나의 셀 소거가 가능하도록 플래쉬 셀을 제조 함으로써, 고속 및 저전압으로 소거할 수 있는 효과가 있다.As described above, the present invention has the effect of erasing at high speed and low voltage by depositing the first and second suboxides and the first tungsten silicide on the silicon substrate to manufacture a flash cell to enable one cell erasure. .
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024887A KR100607327B1 (en) | 1999-06-28 | 1999-06-28 | Method of manufacturing a flash memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024887A KR100607327B1 (en) | 1999-06-28 | 1999-06-28 | Method of manufacturing a flash memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004264A KR20010004264A (en) | 2001-01-15 |
| KR100607327B1 true KR100607327B1 (en) | 2006-07-28 |
Family
ID=19596282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024887A KR100607327B1 (en) | 1999-06-28 | 1999-06-28 | Method of manufacturing a flash memory cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100607327B1 (en) |
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| Publication number | Publication date |
|---|---|
| KR20010004264A (en) | 2001-01-15 |
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