KR100606931B1 - Fabrication method of contact plug for semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 텅스텐 플러그(W plug) 형성시 발생 가능한 침식(erosion)을 방지하는데 적당한 텅스텐 플러그 형성 방법에 관한 것이다. 본 발명에 따르면, 도전성 영역을 갖는 반도체 기판 상에 층간 절연막을 증착하고 평탄화하는 단계와, 상기 층간 절연막상의 전면에 상기 층간 절연막보다 더 높은 제거비를 갖는 물질로 침식 방지층을 형성하는 단계와, 상기 침식 방지층과 층간 절연막을 선택적으로 식각하여 상기 도전성 영역이 오픈되는 컨택홀들을 형성하는 단계와, 상기 컨택홀들이 매립되도록 플러그 형성용 물질층을 상기 반도체 기판 상부 전면에 형성하는 단계와, 상기 침식 방지층을 연마 정지점으로 이용하여 상기 플러그 형성용 물질층을 제거하는 1차 CMP를 수행하는 단계와, 상기 침식 방지층을 제거하는 2차 CMP를 수행하는 단계를 포함하여 이루어짐으로써, 컨택 플러그 형성시 발생 가능한 결함을 방지하여 안정적으로 반도체 제조 공정을 관리하며, 이로 인해 수율이 향상되는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a tungsten plug suitable for preventing erosion that may occur when forming a tungsten plug of a semiconductor device. According to the present invention, the method includes depositing and planarizing an interlayer insulating film on a semiconductor substrate having a conductive region, forming an erosion prevention layer on a front surface of the interlayer insulating film with a material having a higher removal ratio than the interlayer insulating film; Selectively etching the barrier layer and the interlayer insulating layer to form contact holes in which the conductive region is opened; forming a plug forming material layer on the entire upper surface of the semiconductor substrate so that the contact holes are filled; Performing a first CMP to remove the plug forming material layer using the polishing stop point, and performing a second CMP to remove the erosion prevention layer, thereby forming a defect that may occur when forming a contact plug. To reliably manage the semiconductor manufacturing process, thereby increasing yield There is an effect that.
반도체 소자, 컨택 플러그, 침식(erosion) 방지, CMPSemiconductor Devices, Contact Plugs, Erosion Resistant, CMP
Description
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the related art.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타낸 공정 단면도2A to 2D are cross-sectional views illustrating a method of forming a contact plug in a semiconductor device according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
101 : 기판 102 : 층간 절연막101
103 : 침식 방지층 104 : 플러그 형성용 물질층103: erosion prevention layer 104: material layer for plug formation
105 : 컨택 플러그105: contact plug
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 텅스텐 플러그(W plug) 형성시 발생 가능한 침식(erosion)을 방지하는데 적당한 텅스텐 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 반도체 소자는 비트 라인(bit line)과 게이트 라인(gate line) 및 실리콘 기판(Si Sub)을 전기적으로 연결하거나, 메탈 라인(metal line)과 메탈 라인간의 전기적인 연결을 위해서, 두 전도체 사이의 절연막에 홀(hole)을 형성하고 전도성 물질을 채워 컨택 플러그(contact plug)를 형성하게 된다.In general, a semiconductor device has two conductors for electrically connecting a bit line, a gate line, and a silicon substrate (Si Sub), or for electrically connecting a metal line and a metal line. Holes are formed in the insulating film therebetween and filled with a conductive material to form a contact plug.
상기 전도성 물질로는 도우프트(Doped) 폴리 실리콘이나 텅스텐을 사용하게 되는데, 최근에는 상기 도우프트 폴리 실리콘보다 상대적으로 저항이 낮은 텅스텐 플러그를 주로 사용하고 있다.As the conductive material, doped polysilicon or tungsten is used. Recently, tungsten plugs having lower resistance than the doped polysilicon are mainly used.
이하, 첨부된 도면을 참고하여 종래 기술에 따른 반도체 소자의 컨택 플러그 형성 방법을 설명하면 다음과 같다.Hereinafter, a method for forming a contact plug of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타낸 공정 단면도이다. 하기 공정들은 반도체 소자의 컨택 플러그 형성 방법에 중점을 두어 기술하게 되므로 반도체 소자의 구성 중 설명이 불필요한 부분은 일부 생략하고 간결히 표현하였음을 밝혀둔다.1A to 1C are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the prior art. The following processes will be described focusing on the method of forming a contact plug of a semiconductor device. Therefore, some parts of the semiconductor device which are not described need not be described in a simplified manner.
도 1a와 같이, 도전성 영역(미도시)이 구비된 반도체 기판(1) 상에 층간 절연막(ILD : Inter Level Dielectric, or IMD : Inter Metallic Dielectric)(2)을 형성하고, 포토 및 식각 공정을 통해 상기 기판(1) 표면 소정 부분이 노출되도록 상기 층간 절연막(2)을 선택적으로 제거하여 컨택홀(3)을 형성한다.As shown in FIG. 1A, an interlayer insulating layer (ILD: Inter Level Dielectric, or IMD: Inter Metallic Dielectric) 2 is formed on a
이후, 도 1b와 같이, 상기 컨택홀(3)을 포함한 기판(1)상의 전면에 플러그(plug)로 사용될 텅스텐(W)(4)을 증착한다. Thereafter, as illustrated in FIG. 1B, tungsten (W) 4 to be used as a plug is deposited on the entire surface of the
그 다음, 도 1c와 같이, 상기 증착된 텅스텐(4)이 상기 컨택홀(3) 내부에만 남도록 CMP(Chemical Mechanical Polishing) 공정을 수행하여 텅스텐 플러그(5)를 형성한다. Next, as illustrated in FIG. 1C, a
이러한 종래 기술에 따른 반도체 소자의 컨택 플러그 형성 방법은, 도 1c와 같이, 컨택홀의 밀도(Hole density)가 높은 지역에서 침식(erosion)이 발생하는 문제가 있었다.The method of forming a contact plug of a semiconductor device according to the related art has a problem in that erosion occurs in a region having a high density of contact holes, as shown in FIG. 1C.
이와 같은 현상은 텅스텐(4)과 절연막(2)의 높은 선택비(selectivity, W : ILD = 60 : 1 ∼ 100 : 1)로 인해 발생하는 현상이며, 특히 이러한 침식 현상은 CMP 공정시 텅스텐(4)의 잔류를 방지하기 위하여 EPD(End Point Detection)가 검출된 이후에도 일정 시간동안 오버 프로세스(over process)가 진행되기 때문에 더욱 심화되게 된다.This phenomenon occurs due to the high selectivity (W: ILD = 60: 1 to 100: 1) of the
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 반도체 소자의 텅스텐 플러그 형성시 홀 밀도가 높은 지역에서 발생 가능한 침식 문제를 해결하여 장비의 안정화 및 수율을 증가시키는 반도체 소자의 텅스텐 플러그 형성 방법을 제안하고자 한다.Accordingly, an object of the present invention is to solve the problems of the prior art, a semiconductor that increases the stabilization and yield of equipment by solving the erosion problem that can occur in the region of high hole density when forming the tungsten plug of the semiconductor device A method of forming a tungsten plug in a device is proposed.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 컨택 플러그 형성 방법은, 도전성 영역을 갖는 반도체 기판 상에 층간 절연막을 증착하고 평탄화하는 단계와, 상기 층간 절연막상의 전면에 상기 층간 절연막보다 더 높은 제거비를 갖는 물질로 침식 방지층을 형성하는 단계와, 상기 침식 방지층과 층간 절연막을 선택적으로 식각하여 상기 도전성 영역이 오픈되는 컨택홀들을 형성하는 단계와, 상기 컨택홀들이 매립되도록 플러그 형성용 물질층을 상기 반도체 기판 상부 전면에 형성하는 단계와, 상기 침식 방지층을 연마 정지점으로 이용하여 상기 플러그 형성용 물질층을 제거하는 1차 CMP를 수행하는 단계와, 상기 침식 방지층을 제거하는 2차 CMP를 수행하는 단계를 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact plug of a semiconductor device, the method including: depositing and planarizing an interlayer insulating film on a semiconductor substrate having a conductive region; Forming an erosion prevention layer with a material having a high removal ratio, selectively etching the erosion prevention layer and the interlayer insulating layer to form contact holes in which the conductive region is opened, and a plug forming material layer to fill the contact holes Forming an upper surface of the semiconductor substrate, performing a first CMP removing the plug forming material layer using the erosion prevention layer as a polishing stop point, and performing a second CMP removing the erosion prevention layer. Characterized in that it comprises a step of performing.
상기 침식 방지층은 상기 1차 CMP에서 상기 플러그 형성용 물질층에 비해 제거비가 낮은 물질로 300∼500Å의 두께로 형성하는 것을 특징으로 한다.The erosion prevention layer is formed of a material having a removal ratio lower than that of the plug-forming material layer in the first CMP, and having a thickness of 300 to 500 kPa.
상기 1차 CMP는 상기 침식 방지층보다 플러그 형성용 물질층이 더 높은 제거비를 갖는 슬러리를 사용하는 것을 특징으로 한다.The primary CMP is characterized by using a slurry having a higher removal ratio of the plug forming material layer than the erosion prevention layer.
상기 2차 CMP는 상기 층간 절연막보다 침식 방지층이 더 높은 제거비를 갖는 슬러리를 사용하는 것을 특징으로 한다.The secondary CMP is characterized by using a slurry having a higher removal ratio than the interlayer insulating layer.
상기 플러그 형성용 물질층은 텅스텐인 것을 특징으로 한다.The plug forming material layer is characterized in that tungsten.
이하 발명의 바람직한 실시예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.Hereinafter, a configuration and an operation according to a preferred embodiment of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the present invention.
먼저, 도 2a와 같이, 도전성 영역(미도시)을 구비한 반도체 기판(101) 상에 층간 절연막(102)을 증착한 후 평탄화한다. 그리고, 상기 층간 절연막(102) 상에 홀밀도(hole density)가 높은 컨택 플러그(contact plug) 영역에 대한 침식 방지를 위해 침식 방지층(103)을 증착한다. 이때, 상기 침식 방지층(103)은 후속 텅스텐의 CMP에서 텅스텐에 비하여 제거비가 낮은 물질, 일 예로 질화물(nitride)을 사용하는 것이 바람직하며, 텅스텐 CMP를 위한 텅스텐 슬러리(W slurry)의 질화물 제거비율(Removal rate)이 100Å/min 미만이므로 300∼500Å의 두께로 얇게 형성할 수도 있다.First, as shown in FIG. 2A, an interlayer
이후, 도 2b와 같이, 포토 및 식각 공정을 통해 상기 기판(101)의 도전성 영역이 노출되도록 상기 침식 방지층(103) 및 층간 절연막(102)을 선택적으로 제거하여 컨택홀을 형성하고, 상기 컨택홀을 매립하는 형태로 절연막(102)의 전면에 걸쳐 컨택 플러그 형성용 물질(ex. 텅스텐)(104)을 증착한다.Thereafter, as shown in FIG. 2B, the
그 다음, 도 2c와 같이, 상기 증착된 컨택 플러그 형성용 물질(104)이 상기 컨택홀 내부에만 남도록 평탄화 공정인 CMP(Chemical Mechanical Polishing) 공정을 진행시킨다. Next, as shown in FIG. 2C, a chemical mechanical polishing (CMP) process, which is a planarization process, is performed such that the deposited contact
상기 CMP의 경우 수산화 칼륨(KOH) 또는 수산화암모늄(NH4OH)과 함께 주로 산화 알루미늄(Al2O3)를 메탈 슬러리(Metal slurry)로 사용함으로써, 상기 침식 방지층(103)보다 플러그 형성용 물질층(104)이 더 높은 제거비를 갖도록 한다.In the case of the CMP, by using aluminum oxide (Al 2 O 3 ) mainly as a metal slurry together with potassium hydroxide (KOH) or ammonium hydroxide (NH 4 OH), a material for forming a plug than the
이때, 본 발명에 따르면 상기 평탄화 공정인 CMP 공정 전에 미리 증착해 놓은 상기 침식 방지층(103)이 연마 정지층(Polishing stop layer)으로서의 역할을 하게 된다. 즉, 상기 CMP 공정을 통해 침식 방지층(103) 상의 컨택 플러그 형성용 물질(104)을 제거하다가, 상기 침식 방지층(103)을 엔드 포인트(end point)로써 인식하여 CMP 공정을 중단하는 것이다.In this case, according to the present invention, the
따라서, 상기 CMP 공정을 통해서는 침식 방지층(103)상의 컨택 플러그 형성용 물질(104)만이 제거되어, 홀 밀도가 높은 영역에서의 절연막(102) 부분에 대한 컨택 플러그 침식(erosion)이 발생하지 않게 된다.Therefore, only the contact
즉, 상기 침식 방지층(103)을 통해, 비록 컨택홀 밀도가 높은 영역에서 상기 침식 방지층(103)에 대한 침식이 일부 발생 한다 하여도, 이후 형성될 컨택 플러그 영역에 영향을 미치지 않도록 하는 것이다.That is, through the
이때, 상기 침식 방지층(103)은 앞서 언급한 바와 같이 질화물을 이용하여 300∼500Å정도로 그리 두껍게 증착되지 않아도 되는데, 이는 텅스텐 제거를 위한 CMP 연마제의 질화물의 제거비율이 약 100Å/min 미만이기 때문이다.At this time, the
이후, 도 2d와 같이, 침식 방지층(103) 제거 비율이 비교적 높은 절연막 CMP용 슬러리(Oxide slurry)를 사용하여 상기 침식 방지층(103)을 제거하는 평탄화 공정을 진행시킴으로써, 홀 밀도가 높은 영역에 대한 침식(erosion) 없이 컨텍 플러그(105)를 제작하게 된다. Thereafter, as shown in FIG. 2D, a planarization process of removing the
상기 침식 방지층(103)을 제거하기 위한 CMP의 경우, 수산화 칼륨(KOH) 또는 수산화암모늄(NH4OH)과 함께 주로 실리카계(SiO2)를 절연막 슬러리(Oxide slurry)로 사용한다.In the case of CMP for removing the
이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 컨택 플러그 형성 방법은 컨택 플러그 형성시 발생 가능한 결함을 방지하여 안정적으로 반도체 제조 공정을 관리하며, 이로 인해 수율이 향상되는 효과가 있다.As described above, the method for forming a contact plug of a semiconductor device according to the present invention stably manages a semiconductor manufacturing process by preventing defects that may occur when forming a contact plug, thereby improving yield.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니 하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the examples, but should be defined by the claims.
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Legal Events
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| J201 | Request for trial against refusal decision | ||
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Payment date: 20120619 Year of fee payment: 7 |
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