KR100606189B1 - Method for analyzing a failure in a semiconductor wafer - Google Patents
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Abstract
저장되는 비트맵의 데이터의 양이 감소되는 반도체 웨이퍼의 불량 해석 방법을 제공한다. 반도체 웨이퍼의 표면에서 생성되는 결함을 물리적으로 검사하고, 상기 결함의 위치 좌표를 검출한다. 상기 결함의 위치 좌표에 해당하는 칩의 메모리 셀의 논리적 어드레스로 변환한다. 상기 공정에 의해 제조된 각 칩의 메모리 셀에 관한 전기적 검사를 실시하고, 상기 검사에 의거하여 비트맵을 검출한다. 상기 검출된 비트맵 중에서 상기 변환된 논리적 어드레스의 주변 영역을 포함하는 비트맵만을 선택하여 저장한다. 상기 저장된 비트맵과 상기 변환된 논리적 어드레스를 비교하여 반도체 웨이퍼의 불량을 해석한다. 따라서 반도체 웨이퍼의 불량을 해석할 때 부분적인 비트맵을 저장하므로 데이터 양이 탁월하게 감소되는 효과가 있다. A defect analysis method of a semiconductor wafer in which the amount of data of a bitmap to be stored is reduced. The defects generated on the surface of the semiconductor wafer are physically inspected and the position coordinates of the defects are detected. A logical address of the memory cell of the chip corresponding to the position coordinate of the defect is converted. An electrical test is performed on the memory cells of each chip manufactured by the above process, and a bitmap is detected based on the test. Among the detected bitmaps, only a bitmap including a peripheral area of the converted logical address is selected and stored. The defect of the semiconductor wafer is analyzed by comparing the stored bitmap with the converted logical address. Therefore, when analyzing the defects of the semiconductor wafer, the partial bitmap is stored, thereby reducing the amount of data.
Description
도 1은 종래의 반도체 웨이퍼의 불량 해석 방법을 설명하기 위한 블록도이다.1 is a block diagram for explaining a failure analysis method of a conventional semiconductor wafer.
도 2은 본 발명의 일 실시예에 따른 반도체 웨이퍼의 불량 해석 방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a defect analysis method of a semiconductor wafer according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 웨이퍼의 불량 해석 방법에 대해 구체적으로 설명하기 위한 도면이다.3A to 3D are diagrams for describing in detail a method for analyzing a defect of a semiconductor wafer according to an exemplary embodiment of the present invention.
본 발명은 반도체 웨이퍼의 불량 해석 방법에 관한 것으로, 보다 상세하게는 웨이퍼의 결함과 반도체 칩(chip)의 전기적 불량의 관계를 해석할 때 저장되는 데이터의 양을 줄일 수 있는 반도체 웨이퍼의 불량 해석 방법에 관한 것이다.The present invention relates to a defect analysis method of a semiconductor wafer, and more particularly, a defect analysis method of a semiconductor wafer that can reduce the amount of data stored when analyzing a relationship between a wafer defect and an electrical defect of a semiconductor chip. It is about.
반도체 장치는 웨이퍼에 복수의 공정을 반복 수행하여 제조되며, 상기 공정을 수행하는 과정에서 웨이퍼 상에 결함이 발생하게 된다. 상기 결함은 결함 분석 장비를 이용하여 상기 결함의 위치와 크기 등을 확인할 수 있다. 그러나 결함 검사 장비는 웨이퍼에 존재하는 결함 그 자체만을 분석하므로 상기 결함이 실재의 전기적인 동작 불량을 유발하는지를 판단할 수는 없다. 따라서 상기 공정에 의해 제조된 반도체 장치를 전기적인 검사를 수행하여 불량이 발생한 셀(cell)을 검출하고, 상기 각 공정에서의 결함을 검사한 데이터와 비교하여 반도체 웨이퍼의 불량을 해석한다.The semiconductor device is manufactured by repeatedly performing a plurality of processes on a wafer, and defects are generated on the wafer during the process. The defect may be identified by the defect analysis equipment, the location and size of the defect. However, the defect inspection equipment only analyzes the defects present in the wafer itself, so it is not possible to determine whether the defects cause actual electrical malfunction. Therefore, the semiconductor device manufactured by the above process is electrically inspected to detect a cell in which the defect occurs, and the defect of the semiconductor wafer is analyzed by comparing the defects in the respective processes.
상기의 방법으로 반도체 웨이퍼의 불량을 해석하는 방법은 요시토미 등에게 허여된 미 합중국 특허 제 6,009,545호에 개시되어 있다. A method of analyzing a defect of a semiconductor wafer by the above method is disclosed in US Pat. No. 6,009,545 to Yoshitomi et al.
도 1은 종래의 반도체 웨이퍼의 불량 해석 방법을 설명하기 위한 블록도이다.1 is a block diagram for explaining a failure analysis method of a conventional semiconductor wafer.
도 1을 참조하면, 반도체 장치는 복수의 단위 공정을 거쳐 제조되며 각각의 단위 공정을 수행할 때 마다 반도체 웨이퍼의 표면에 이물, 결함 등이 존재하는지를 확인하는 물리적인 검사가 수행된다.(단계 S1)Referring to FIG. 1, a semiconductor device is manufactured through a plurality of unit processes, and each physical process is performed to check whether a foreign material, a defect, or the like exists on the surface of the semiconductor wafer. )
상기 검사에 의해 상기 웨이퍼 상에 결함이 발생한 위치를 나타내는 결함의 위치 좌표를 검출한다.(단계 S2) The inspection detects the position coordinates of the defect indicating the position where the defect occurred on the wafer. (Step S2)
상기 복수의 공정을 수행하여 제조된 반도체 웨이퍼의 각 칩을 전기적으로 검사하고, 상기 검사 결과에 따라 상기 칩에서 불량이 발생한 셀의 위치를 검출한다.(단계 S3) 상기 셀의 위치는 X(행), Y(열)의 좌표 공간으로 표시하는 논리적 어드레스(address)로 나타낸다. 상기 검사에 의한 양, 불량은 통상적으로 상기 좌표 공간상에 상기 불량이 발생한 논리적 어드레스를 표시한 형태의 비트맵(bit map)으로 나타낸다. Each chip of the semiconductor wafer manufactured by performing the plurality of processes is electrically inspected, and the position of the cell where the defect has occurred in the chip is detected according to the inspection result. (Step S3) The position of the cell is X (row). ) Is represented by a logical address expressed in the coordinate space of Y (column). The quantity and the defect by the inspection are typically represented by a bit map in the form of a logical address indicating the occurrence of the defect in the coordinate space.
상기 전기적 검사에 의한 상기 비트맵을 저장한다.(단계 S4) The bitmap obtained by the electrical inspection is stored (step S4).
상기 웨이퍼의 결함에 의한 위치 좌표를 상기 불량에 의한 비트맵의 데이터와 조합하기 위해 상기 웨이퍼의 결함에 의한 위치 좌표를 논리적 어드레스로 변환한다.(단계 S5) 상기의 데이터 변환은 비트맵 데이터에서 불량이 발생한 논리적 어드레스를 위치 좌표로 변환하여 실시할 수도 있다. In order to combine the position coordinates due to the defect of the wafer with the data of the bitmap due to the defect, the position coordinates due to the defect of the wafer are converted into logical addresses. (Step S5) The data conversion is defective in the bitmap data. This logical address may be converted into positional coordinates.
상기 변환된 데이터를 비교하여 통계 처리 함으로서 웨이퍼의 결함과 실재적으로 상기 칩에서의 전기적인 불량과의 관계를 해석한다.(단계 S6) 이때 상기 결함에 의해 발생되는 불량이 정확하게 비트맵상의 논리적 어드레스의 불량과 일치하지 않을 수도 있으므로 불량모드별 한정 조건을 부가하여 상기 웨이퍼의 결함과 상기 칩의 전기적 불량의 관계를 해석한다. By comparing the converted data and performing statistical processing, the relationship between the defects of the wafer and the electrical defects in the chip is actually analyzed. (Step S6) At this time, the defects caused by the defects are accurately determined by the logical address on the bitmap. Since it may not coincide with a defect, a limitation condition for each failure mode is added to analyze the relationship between the defect of the wafer and the electrical defect of the chip.
상기 비교와 통계처리를 통해 웨이퍼의 결함과 실재적으로 상기 칩에서의 전기적인 불량과의 관계를 해석한 결과를 출력한다.(단계 S7) Through the comparison and statistical processing, the result of analyzing the relationship between the defect of the wafer and the electrical defect on the chip is output. (Step S7)
그러나 상기의 방법을 사용하여 결함과 전기적 불량과의 관계를 해석할 경우에 상기의 비트맵의 데이타 양이 너무 많아진다. 예를 들어, 256M DRAM을 제조하는 웨이퍼의 비트맵 데이터 양을 계산하여 보자. 상기 256M DRAM을 8인치(inch) 웨이퍼에 제조할 경우 한 개의 웨이퍼에 약 200개 정도의 칩이 생산된다. 따라서 상기 웨이퍼 한 장을 처리하기 위한 비트맵을 저장하기 위해서는 6.4 기가바이트(GB)(200개x256x210x210/8)의 데이터 저장 공간이 필요하다. 그러나 한 장의 웨이퍼를 분석하기 위해 상기 6.4 기가바이트의 저장 공간을 사용하여 처리하는 것은 현실적으로 불가능하다.However, when analyzing the relationship between defects and electrical defects using the above method, the data amount of the bitmap becomes too large. For example, let's calculate the amount of bitmap data of a wafer making 256M DRAM. When the 256M DRAM is manufactured on an 8 inch wafer, about 200 chips are produced on one wafer. Therefore, the 6.4 GB of data storage space in bytes (GB) (200 gae x256x2 10 x2 10/8) is required to store the bitmap for processing a sheet of the wafer However, it is practically impossible to process using one of the 6.4 gigabytes of storage space to analyze a single wafer.
따라서, 본 발명의 목적은 웨이퍼의 결함과 반도체 칩의 전기적 불량의 관계를 해석할 때 저장되는 데이터의 양을 줄일 수 있는 반도체 웨이퍼의 불량 해석 방법을 제공하는데 있다. Accordingly, it is an object of the present invention to provide a defect analysis method of a semiconductor wafer that can reduce the amount of data stored when analyzing the relationship between defects in the wafer and electrical defects of the semiconductor chip.
상기 목적을 달성하기 위하여 본 발명은, 반도체 장치의 제조를 위한 각 공정마다 반도체 웨이퍼의 표면에서 생성되는 결함을 물리적으로 검사하고, 상기 결함의 위치 좌표를 검출하는 단계, 상기 결함의 위치 좌표에 해당하는 반도체 웨이퍼의 각 칩의 메모리 셀의 위치를 파악하여, 상기 결함의 위치 좌표를 상기 메모리 셀의 위치를 표시하는 논리적 어드레스의 형태로 변환하는 단계, 상기 공정에 의해 제조된 반도체 웨이퍼의 각 칩의 메모리 셀에 관한 전기적 검사를 실시하고, 상기 검사에 의거하여 불량이 없는 논리적 어드레스와 불량이 발생한 논리적 어드레스를 죄표 공간상에 표시하는 비트맵을 검출하는 단계, 상기 검출된 비트맵 중에서 상기 결함의 위치 좌표에서 변환한 논리적 어드레스의 주변 영역을 포함하는 부분적 비트맵만을 선택하여 저장하는 단계, 상기 저장된 비트맵과 상기 결함의 위치 좌표에서 변환된 논리적 어드레스를 비교하여 상기 결함과 상기 메모리 셀에서 발생하는 불량과의 관계를 검출하는 단계를 포함하는 반도체 웨이퍼의 불량 해석 방법을 제공한다.In order to achieve the above object, the present invention, physically inspecting the defects generated on the surface of the semiconductor wafer for each process for manufacturing the semiconductor device, and detecting the position coordinates of the defects, corresponding to the position coordinates of the defects Determining the position of the memory cell of each chip of the semiconductor wafer, and converting the position coordinates of the defect into the form of a logical address indicating the position of the memory cell, wherein each chip of the semiconductor wafer manufactured by the process Conducting an electrical inspection on the memory cell, and detecting a bitmap that displays a logical address with no defects and a logical address where the defects are generated on the guilt space based on the inspection, and the position of the defect among the detected bitmaps. Select only partial bitmaps that contain the area around the logical address converted from coordinates And a step of comparing the stored bitmap with a logical address converted from the position coordinates of the defect to detect a relationship between the defect and a defect occurring in the memory cell. to provide.
상기 결함의 위치 좌표를 논리적 어드레스로 변환하는 단계는 독립된 처리 장비를 사용하여 수행할 수 있다. The step of converting the positional coordinates of the defect into a logical address can be performed using independent processing equipment.
상기 결함의 위치 좌표를 논리적 어드레스로 변환하는 단계는 상기 결함을 검사하는 장비에서 또는 상기 전기적 검사를 실시하는 장비에서 수행할 수 있다. The step of converting the position coordinates of the defect into a logical address may be performed in the equipment for inspecting the defect or in the equipment for performing the electrical inspection.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 불량 해석 방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a failure analysis method of a semiconductor wafer according to a preferred embodiment of the present invention.
반도체 장치는 복수의 공정을 거쳐 제조되고, 상기의 공정을 수행하여 제조되는 반도체 장치는 복수의 메모리 셀이 형성되는 메모리 영역을 가진 기억 장치로서 DRAM, SRAM등을 포함한다. 상기의 반도체 장치의 제조시, 각각의 단위 공정을 수행할 때마다 반도체 웨이퍼의 표면에 이물, 결함 등이 존재하는지를 확인하는 물리적인 외관 검사가 수행된다.(단계 S11) 상기의 이물이나 결함을 확인하는 장비는 KLA등을 포함한다. The semiconductor device is manufactured through a plurality of processes, and the semiconductor device manufactured by performing the above process is a memory device having a memory region in which a plurality of memory cells are formed, and includes a DRAM, an SRAM, and the like. In the manufacture of the above semiconductor device, a physical appearance inspection is performed every time each unit process is performed to check whether a foreign material, a defect, or the like exists on the surface of the semiconductor wafer. (Step S11) The foreign matter or defect is checked. Equipment to include KLA.
상기 검사에 의해 상기 웨이퍼 상에 결함이 발생한 위치를 나타내는 결함의 위치 좌표를 검출한다.(단계 S12) 상기 결함의 위치 좌표는 상기 웨이퍼에서 결함이 존재하는 칩의 좌표를 판단하고, 상기 칩내에 설정된 기준점에서 X1(행), Y1(열) 방향으로의 거리(예 ㎛ 단위)로 표시된다. The inspection detects the position coordinates of the defects indicating the positions where the defects occurred on the wafer. (Step S12) The position coordinates of the defects determine the coordinates of the chip in which the defects exist on the wafer, and are set in the chip. The distance from the reference point in the X1 (row) and Y1 (column) directions (for example, in micrometers) is expressed.
상기 결함의 위치 좌표에 해당하는 반도체 웨이퍼의 각 칩의 메모리 셀의 위치를 파악하여, 상기 결함의 위치 좌표를 상기 메모리 셀의 위치를 표시하는 논리적 어드레스의 형태로 변환한다.(단계 S13) 상기 메모리 셀의 논리적 어드레스는 각각의 셀들이 위치한 배열에 따라 X(행), Y(열)의 좌표 공간(단위 없음)으로 표시한다. 상기의 데이터 변환은 독립된 처리 장비를 사용하여 수행하거나 또는 상기 결함을 검사하는 장비, 상기 전기적 검사를 실시하는 장비에서 수행할 수도 있다. 상기의 데이터 변환을 수행하는 장비가 달라짐에 따라 실재적으로 분석 방법이 달라지지는 않는다. 따라서 비용이나 데이터 변환의 수행 시간을 고려하여 데이터 변환을 수행하는 장비를 선택할 수 있다. The position of the memory cell of each chip of the semiconductor wafer corresponding to the positional coordinate of the defect is grasped, and the positional coordinate of the defect is converted into the form of a logical address indicating the position of the memory cell. (Step S13) The memory The logical address of a cell is represented by the coordinate space (no unit) of X (row) and Y (column) according to the arrangement in which each cell is located. The data conversion may be performed using an independent processing equipment, or may be performed in the equipment for inspecting the defect or the equipment for performing the electrical inspection. As the equipment for performing the data conversion is different, the analysis method does not actually change. Therefore, the equipment that performs data conversion can be selected in consideration of the cost or execution time of data conversion.
상기 복수의 공정이 수행되어 제조된 반도체 웨이퍼의 각 칩의 전체 셀에 대해 전기적으로 검사한다.(단계 S14) 상기 전기적인 검사는 상기 칩의 전체 셀에 쓰기, 읽기의 조합으로 이루어진 테스트 패턴(pattern)을 사용하여 동작을 실시하고, 상기 동작이 성공적으로 이루어지는지를 판독한다. 상기 검사 결과에 따라 상기 칩에서 불량이 발생한 셀과 불량이 발생하지 않은 셀의 논리적 어드레스를 검출한다. 상기 검사에 의한 양, 불량은 통상적으로, 상기 X, Y 좌표 공간상에 상기 불량이 발생한 논리적 어드레스를 표시한 형태의 비트맵(bit map)으로 나타낸다.The plurality of processes are performed to electrically inspect all the cells of each chip of the manufactured semiconductor wafer. (Step S14) The electrical inspection is a test pattern consisting of a combination of writing and reading of all the cells of the chip. Is used to read out whether the operation is successful. According to the inspection result, the logical addresses of the cells in which the failure occurs and the cells in which the failure does not occur are detected. The quantity and the defect by the inspection are typically represented by a bit map in the form of a logical address indicating the occurrence of the defect in the X and Y coordinate spaces.
상기 검사에 의한 논리적 어드레스의 양 불량을 표시하는 비트맵 데이터 중에서 상기 결함 위치 좌표에서 변환된 논리적 어드레스의 주변 영역을 포함하는 부분적 비트맵 데이터만을 선택하여 저장한다.(단계 S15) 예를 들어 상기 결함 위치 좌표에서 변환된 논리적 어드레스가 (X=20, Y=20)이면 상기 비트맵 데이터는 (X=1D-24, Y=1D-24)의 메트리스 영역만을 저장한다. 상기의 영역 지정은 상기 결함 위치 좌표에서 변환된 논리적 어드레스 1X1의 좌표값을 기준으로 하여 상기 좌표의 주변으로 8X8의 메트리스 영역을 지정한 것이다. 상기의 영역 지정은 상기 결함 위 치 좌표에서 변환된 논리적 어드레스가 완전히 정확하지는 않으므로 상기 논리적 어드레스의 일정 영역 안에서 발견된 불량은 상기 결함에 의한 것으로 추정하기 위함이다. 따라서 상기의 영역 지정은 상기 예시된 8X8의 메트리스 영역 보다 더 넓게 또는 좁게 지정할 수도 있다. 상기 결함 위치 좌표에서 변환된 논리적 어드레스 1X1의 좌표값을 기준으로 하여 상기 좌표의 주변으로 8X8의 메트리스 영역을 지정할 경우 1개의 결함에 따른 비트맵 데이터 양은 8바이트(B)(8x8/8)가 된다. 따라서 상기 결함의 개수가 1,000개 일때는 8킬로 바이트(KB), 100,000개 일때는 800킬로 바이트(KB)의 데이터 양을 가지게 된다. 상기의 데이터 양은 결함의 개수에 따라 상기와 같은 차이를 보이지만 종래(256M DRAM의 경우 6.4기가바이트)에 비해 상기 비트맵 데이터는 탁월하게 감소한다. Only the partial bitmap data including the peripheral area of the logical address converted from the defect position coordinates is selected and stored among the bitmap data indicating the defectiveness of the logical address by the inspection (step S15). If the logical address converted from the position coordinates is (X = 20, Y = 20), the bitmap data stores only the mattress area of (X = 1D-24, Y = 1D-24). The above area designation designates an 8X8 mattress area around the coordinates based on the coordinate value of the logical address 1X1 converted from the defect position coordinates. The above area designation is for estimating that a defect found within a certain area of the logical address is due to the defect since the logical address converted from the defect location coordinates is not completely accurate. Thus, the area designation may be made wider or narrower than the 8X8 mattress area illustrated above. When a matrix area of 8X8 is designated around the coordinates based on the coordinate value of the logical address 1X1 converted from the defect position coordinates, the amount of bitmap data corresponding to one defect becomes 8 bytes (B) (8x8 / 8). . Therefore, when the number of defects is 1,000, the data amount is 8 kilobytes (KB), and when the number of defects is 100,000, 800 kilobytes (KB). The amount of data is different as described above depending on the number of defects, but the bitmap data is significantly reduced compared to the conventional (6.4 gigabytes for 256M DRAM).
상기 저장된 부분적 비트맵 데이터와 상기 결함의 위치 좌표에서 변환된 논리적 어드레스를 비교, 통계 처리하여 상기 결함에 의해 상기 메모리 셀에서 발생되는 불량의 관계를 해석한다.(단계 S16)The stored partial bitmap data and the logical address converted from the position coordinates of the defect are compared and statistically processed to analyze the relationship between the defect generated in the memory cell by the defect (step S16).
상기의 비교, 통계 처리를 통해 상기 결함에 의해 상기 메모리 셀에서 발생되는 불량의 관계를 해석한 결과를 출력한다.(단계 S17)Through the above comparison and statistical processing, the result of analyzing the relationship between the defects generated in the memory cell by the defect is output. (Step S17)
도 3a 내지 도 3d는 본 발명에 따라 상기 부분적인 비트맵 데이터와 상기 결함의 위치 좌표에서 변환된 논리적 어드레스를 비교하여 반도체 웨이퍼의 불량을 해석하는 방법에 대해 구체적으로 설명하기 위한 도면이다.3A to 3D are diagrams for describing in detail a method of analyzing a defect of a semiconductor wafer by comparing the partial bitmap data and a logical address converted from the position coordinates of the defect in accordance with the present invention.
도 3a는 결함 측정 장비에서 파악한 결함의 위치 좌표에서 변환된 논리적 어드레스와 상기 변환된 논리적 어드레스의 주변 셀의 논리적 어드레스를 나타낸다. 상기 도면에서는 (X=20,Y=20)의 위치에 결함이 존재한다. 결함 주변의 셀은 결함의 위치 좌표에 해당하는 실재 셀의 논리적 어드레스의 주변으로 8X8의 메트리스 영역까지 나타내고 있다. FIG. 3A shows the logical address converted from the position coordinates of the defect identified by the defect measuring equipment and the logical address of the peripheral cell of the converted logical address. In the figure, a defect exists at the position of (X = 20, Y = 20). The cell around the defect shows up to a matry area of 8 × 8 around the logical address of the real cell corresponding to the position coordinate of the defect.
도 3b 내지 도3 d는 상기의 칩의 전 셀을 전기적으로 검사하고, 상기 결함의 위치 좌표에서 변환된 논리적 어드레스(20,20)의 주변 8X8의 메트리스의 비트맵만을 검출한 비트맵의 유형을 보여주고 있다. 3B-3D show the type of bitmap that electrically inspects all the cells of the chip and detects only the bitmap of the matrix 8X8 around the
도 3b는 (21,21)의 위치에서 한 개의 셀 불량 (single bit fail)이 발생한 비트맵을 보여준다. 상기 비트맵으로 판단하면, 상기 결함은 하나의 셀에만 불량을 유발한다. 3B shows a bitmap in which a single bit fail occurs at a position of (21, 21). Judging from the bitmap, the defect causes a defect in only one cell.
도 3c는 Y=21의 컬럼(column)에서 불량이 발생한 비트맵을 보여준다. 상기 비트맵에 의해 상기 결함은 컬럼 불량(column fail)을 유발하는 원인으로 판단 할 수 있다.3C shows a bitmap in which a failure occurs in a column of Y = 21. By the bitmap, the defect may be determined as a cause of column failure.
도 3d는 X=21의 로우(row)에서 불량이 발생한 비트맵을 보여준다. 상기 비트맵에 의해 상기 결함은 로우 불량(row fail)을 유발하는 원인으로 판단할 수 있다.3D shows a bitmap in which a failure occurs in a row of X = 21. The defect may be determined as a cause of a row fail by the bitmap.
상기에 설명한 바와 같이 결함의 위치 좌표에서 변환된 논리적 어드레스와 상기 저장된 부분적 비트맵을 비교하여, 상기 웨이퍼에서 발생하는 결함과 상기 메모리 셀에서 발생하는 불량과의 관계를 해석할 수 있다. As described above, the logical address converted from the position coordinate of the defect and the stored partial bitmap may be compared to analyze a relationship between a defect occurring in the wafer and a defect occurring in the memory cell.
본 발명에 따른 반도체 웨이퍼의 불량 해석 방법은 부분적인 비트맵 데이터 만으로 공정 수행중에 발생하는 웨이퍼의 결함과 상기 메모리 셀에서 발생되는 불 량의 관계를 해석할 수있다. 따라서 비트맵의 데이터 양을 현저히 줄이면서 반도체 웨이퍼의 불량을 효과적으로 해석할 수 있다. In the defect analysis method of the semiconductor wafer according to the present invention, it is possible to analyze the relationship between defects in the wafer and defects generated in the memory cell during the process operation using only partial bitmap data. Therefore, the defect of the semiconductor wafer can be effectively analyzed while significantly reducing the amount of data in the bitmap.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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