KR100604528B1 - Method for metal interconnection of semiconductor device - Google Patents

Method for metal interconnection of semiconductor device Download PDF

Info

Publication number
KR100604528B1
KR100604528B1 KR1020030042311A KR20030042311A KR100604528B1 KR 100604528 B1 KR100604528 B1 KR 100604528B1 KR 1020030042311 A KR1020030042311 A KR 1020030042311A KR 20030042311 A KR20030042311 A KR 20030042311A KR 100604528 B1 KR100604528 B1 KR 100604528B1
Authority
KR
South Korea
Prior art keywords
metal
wiring
insulating layer
depositing
film
Prior art date
Application number
KR1020030042311A
Other languages
Korean (ko)
Other versions
KR20050002956A (en
Inventor
황규호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030042311A priority Critical patent/KR100604528B1/en
Publication of KR20050002956A publication Critical patent/KR20050002956A/en
Application granted granted Critical
Publication of KR100604528B1 publication Critical patent/KR100604528B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속 배선과 텅스텐 플러그간의 이물질에 의한 배선불량을 제거하여 수율 및 배선신뢰성을 향상시킨 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method for forming a metal wiring with improved yield and wiring reliability by removing wiring defects caused by foreign matter between the metal wiring and the tungsten plug.

본 발명의 상기 목적은 소정의 하부 구조물이 형성된 기판상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 식각해서 상기 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 절연층 상부 전면에 배리어 금속층을 증착하고 상기 배리어 금속층 상부 전면에 금속막을 증착하여 상기 콘택홀을 매입하는 단계, 상기 금속막과 배리어 금속층을 평탄화하는 단계, 스퍼터 에치 공정을 진행하여 상기 평탄화 공정시 발생한 이물질을 제거하는 단계 및 상기 결과물 상에 배선용 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.The object of the present invention is to form an insulating layer on a substrate having a predetermined substructure, selectively etching the insulating layer to form a contact hole for exposing a portion of the substrate, including the contact hole Depositing a barrier metal layer on the entire upper surface of the insulating layer and depositing the contact hole by depositing a metal film on the entire upper surface of the barrier metal layer, planarizing the metal layer and the barrier metal layer, and performing a sputter etch process to generate the planarization process. It is achieved by a method for forming a metal wiring of a semiconductor device comprising the step of removing foreign matter and depositing a metal film for wiring on the resultant.

따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 금속 배선과 금속 플러그의 접합 부분의 이물질을 제거하여 접촉저항을 줄여주는 역할을 함과 동시에 금속 배선과 금속 플러그의 접촉면적을 증가시켜 저항을 줄이고, CMP공정에서 발생한 레지듀성 이물질을 제거하여 수율 및 배선 신뢰성 향상의 효과가 있다.Therefore, the method of forming a metal wiring of the semiconductor device of the present invention serves to reduce the contact resistance by removing foreign substances in the joining portion of the metal wiring and the metal plug, and at the same time increases the contact area of the metal wiring and the metal plug to reduce the resistance. In addition, it has the effect of improving the yield and wiring reliability by removing the residual foreign matter generated in the CMP process.

잔류물, 플러그, CMP, 금속배선Residue, plug, CMP, metallization

Description

반도체 소자의 금속배선 형성 방법{Method for metal interconnection of semiconductor device} Method for forming metal interconnection of semiconductor device             

도 1a 내지 도 1d는 종래기술에 의한 반도체 소자의 금속배선 형성 방법을 나타낸 공정단면도.1A to 1D are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the prior art;

도 2는 종래기술에 의한 금속 배선 형성시 이물질에 의한 단락을 나타낸 공정단면도.Figure 2 is a process cross-sectional view showing a short circuit caused by a foreign material when forming a metal wiring according to the prior art.

도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 나타낸 공정단면도.3A to 3H are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속 배선과 텅스텐 플러그간의 이물질에 의한 배선불량을 제거하여 수율향상 및 배선신뢰성을 향상시킨 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method for forming a metal wiring which improves yield and wiring reliability by removing wiring defects caused by foreign matter between the metal wiring and the tungsten plug.

이하 도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성방 법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views of respective processes for explaining a method of forming metal wirings of a semiconductor device according to the prior art, which will be described below.

먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 형성된 실리콘 기판(1) 상에 상기 하부 구조물을 덮도록 두껍게 절연막층(2)을 증착한다. 상기 절연막은 층간 절연막(Inter Metal Dielectic, 이하 “IMD”라 한다) 또는 배선층 이전 절연막(Pre Metal Dielectic, 이하 “PMD”라 한다.) 모두 가능하다.First, as shown in FIG. 1A, an insulating layer 2 is deposited thickly to cover the lower structure on a silicon substrate 1 on which a predetermined lower structure (not shown) is formed. The insulating film may be an interlayer insulating film (hereinafter referred to as “IMD”) or an insulating film before the wiring layer (hereinafter referred to as “PMD”).

상기 절연막(2)의 일부분은 공지의 포토리소그라피 공정으로 식각해서, 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(3)을 형성한다. A portion of the insulating film 2 is etched by a known photolithography process to form a contact hole 3 exposing a predetermined portion of the silicon substrate.

그 다음, 도 1b에 도시된 바와 같이, 스퍼터링 공정을 통해서 콘택홀(3)의 내면 및 절연막(2) 상에 배리어막(4), 예컨대, Ti/TiN막을 균일한 두께로 증착한다. 그 다음 상기 콘택홀(3)이 완전히 매립되도록 텅스텐막(5)을 증착한다. Next, as shown in FIG. 1B, a barrier film 4, for example, a Ti / TiN film, is deposited on the inner surface of the contact hole 3 and the insulating film 2 through a sputtering process. Then, a tungsten film 5 is deposited to completely fill the contact hole 3.

다음으로, 도 1c에 도시된 바와 같이, 배리어막(4)이 노출될 때까지, 상기 텅스텐막을 에치백, 또는 연마해서 콘택 플러그(5a)를 형성한다. 다음으로 스퍼터링 공정으로 상기 콘택 플러그(5a) 및 배리어막(4) 상에 알루미늄막(6)과 반사방지막(7), 예컨데, Ti/TiN막을 차례로 증착한다.Next, as shown in Fig. 1C, the tungsten film is etched back or polished until the barrier film 4 is exposed to form the contact plug 5a. Next, an aluminum film 6 and an antireflection film 7, for example, a Ti / TiN film are sequentially deposited on the contact plug 5a and the barrier film 4 by a sputtering process.

그리고 나서, 도 1d에 도시된 바와 같이, 공지된 포토리소그라피 공정을 이용하여 반사방지막(7), 알루미늄막(6) 및 배리어막(4)을 패터닝 함으로써, 콘택 플러그(5a)를 갖는 알루미늄 배선(10)을 완성한다.Then, as shown in Fig. 1D, by using a known photolithography process, the anti-reflection film 7, the aluminum film 6 and the barrier film 4 are patterned, thereby making the aluminum wiring having the contact plug 5a ( Complete 10).

상기와 같은 종래 기술에서는 텅스텐막의 CMP이후 배선공정을 위한 스퍼터 공정이 곧 바로 이어진다. 텅스텐 CMP후에는 부수적으로 레지듀(residue)와 같은 이물질의 생성이 가능한데 이러한 이물질이 텅스텐 플러그위에 고착하여 텅스텐 플 러그와 상부 금속층과의 오믹 콘택(Ohmic Contact)을 방해하는 원인이 된다(도 2).In the prior art as described above, the sputtering process for the wiring process immediately after the CMP of the tungsten film immediately follows. After tungsten CMP, it is incidentally possible to generate foreign matters such as resin, which causes the foreign matters to stick on the tungsten plugs and interfere with ohmic contact between the tungsten plug and the upper metal layer (FIG. 2). .

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속 스퍼터 공정전에 불활성가스를 이용한 플라즈마 스퍼터 에치 공정을 진행하여 물리적인 식각을 하여 평탄화공정 중에 발생하는 이물질을 제거하도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, the semiconductor device to perform a physical physical etching by performing a plasma sputter etch process using an inert gas before the metal sputtering process to remove foreign substances generated during the planarization process An object of the present invention to provide a method for forming a metal wiring.

본 발명의 상기 목적은 소정의 하부 구조물이 형성된 기판상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 식각해서 상기 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 절연층 상부 전면에 배리어 금속층을 증착하고 상기 배리어 금속층 상부 전면에 금속막을 증착하여 상기 콘택홀을 매입하는 단계, 상기 금속막과 배리어 금속층을 평탄화하는 단계, 스퍼터 에치 공정을 진행하여 상기 평탄화 공정시 발생한 이물질을 제거하는 단계 및 상기 결과물 상에 배선용 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.The object of the present invention is to form an insulating layer on a substrate having a predetermined substructure, selectively etching the insulating layer to form a contact hole for exposing a portion of the substrate, including the contact hole Depositing the barrier metal layer on the entire upper surface of the insulating layer and depositing the contact hole by depositing the metal film on the upper surface of the barrier metal layer, planarizing the metal layer and the barrier metal layer, and performing a sputter etch process to generate the planarization process. It is achieved by a method for forming a metal wiring of a semiconductor device comprising the step of removing foreign matter and depositing a metal film for wiring on the resultant.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.3A to 3H are cross-sectional views for each process for explaining a method for forming metal wiring according to an embodiment of the present invention.

우선 도 3a와 같이, 소정의 하부 구조물이 형성된 기판(21) 상에 절연막층(22)을 증착한다.First, as shown in FIG. 3A, an insulating layer 22 is deposited on a substrate 21 on which a predetermined lower structure is formed.

상기 기판(21)은 불순물 확산영역이 형성된 반도체 기판이거나, 하부의 배선일 수도 있다.The substrate 21 may be a semiconductor substrate having an impurity diffusion region or a lower wiring.

상기 절연막층(22)은 화학적 기상증착법(chemical vapor deposition: CVD)으로 증착된 IMD또는 PMD등 각종 금속 층간 절연막이다.The insulating film layer 22 is various metal interlayer insulating films such as IMD or PMD deposited by chemical vapor deposition (CVD).

상기 절연막층(22)은 소정 두께의 보론-인-실리케이트 글라스(boro-phospho-silicate glass; BPSG) 또는 테오스 (tetra-ethylortho silicate; TEOS)로 형성되고 그 주성분은 SiO2이다.The insulating layer 22 is formed of boro-phospho-silicate glass (BPSG) or tetra-ethylortho silicate (TEOS) having a predetermined thickness, and a main component thereof is SiO 2 .

도 3b는 상기 절연막층(22) 상부에 질화막(23)을 증착한 도면이다.3B is a view of depositing a nitride film 23 on the insulating film layer 22.

상기 질화막(23)은 화학 기상 증착 방법으로 증착되는 절연 물질, 바람직하게는 플라즈마 증진 화학 기상 증착법(plasma enhanced chemical vapor deposition : PE-CVD)으로 증착되는 절연 물질이다.The nitride film 23 is an insulating material deposited by a chemical vapor deposition method, preferably an insulating material deposited by plasma enhanced chemical vapor deposition (PE-CVD).

상기 질화막(23)은 후공정에서 발생하는 여러가지 문제점을 해결하기 위한 층으로, 예를 들어 플러그용 금속막의 화학 기계 연마시 발생하는 스크래치 감소, 파티클 감소, 결함에 의한 상부 금속 배선의 쇼트 방지, 오버연마 및 언더연마 억제, 보이드 발생 억제 또는 단차피복성 개선 등을 위한 층으로, 특별히 질화막에 한정되지 않는다.The nitride film 23 is a layer for solving various problems occurring in a later process, for example, scratch reduction, particle reduction, and prevention of short-circuit of the upper metal wiring due to defects, which occur during chemical mechanical polishing of the plug metal film. A layer for suppressing polishing and underpolishing, suppressing void generation, or improving step coatability, and the like, and is not particularly limited to a nitride film.

상기 절연막층(22) 및 상기 질화막(23)은 화학 기계 연마 또는 에치백 방법으로 평탄한 상부 표면을 갖도록 평탄화시키는 것이 바람직하다.The insulating film layer 22 and the nitride film 23 are preferably planarized to have a flat upper surface by chemical mechanical polishing or etch back method.

도 3c에 도시된 바와 같이 상기 절연막층(22) 및 상기 질화막(23)을 선택적으로 식각해서 상기 기판(21)의 소정 부분을 노출시키는 콘택홀(24)을 형성한다.As shown in FIG. 3C, the insulating layer 22 and the nitride layer 23 are selectively etched to form contact holes 24 exposing predetermined portions of the substrate 21.

사진 공정을 통해 상기 질화막(23)의 상부에 콘택홀 영역을 정의하기 위한 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 식각 마스크로 이용하여 상기 절연막층(22) 및 상기 질화막(23)을 식각함으로써 콘택홀(24)을 형성한다. 상기 콘택홀(24)의 형성을 위한 식각은 습식 또는 건식식각으로 행하며 상기 식각공정은 상기 기판(21) 내에서 종료시킨다.After forming a resist pattern (not shown) to define a contact hole region on the nitride film 23 through a photolithography process, the resist layer 22 and the nitride film ( The contact hole 24 is formed by etching 23. The etching for forming the contact hole 24 is performed by wet or dry etching, and the etching process is completed in the substrate 21.

후에 상기 식각공정에 사용되었던 레지스트 패턴과, 노출된 기판(21)의 표면 및 비아 홀(110)의 측벽에 존재하는 폴리머 등의 이물질을 제거하기 위하여 질산 처리, 에싱 및 유기 스트립 공정을 연속적으로 실시한다. 이 공정들에 의해 폴리머 등의 이물질은 거의 제거된다.Later, the nitric acid treatment, ashing, and organic strip processes were continuously performed in order to remove foreign substances such as polymers on the surface of the exposed substrate 21 and the sidewalls of the via hole 110 and the resist pattern used in the etching process. do. These processes almost eliminate foreign substances such as polymers.

그런 다음, 도 3d에 도시된 바와 같이, 상기 콘택홀(24)의 내면 및 질화막(23)상에 배리어 금속층(25)을 형성한다.3D, a barrier metal layer 25 is formed on the inner surface of the contact hole 24 and the nitride film 23.

상기 배리어 금속층(25)은 티타늄(Ti), 탄탈륨(Ta), 티타늄질화막(TiN), 탄탈륨질화막(TaN) 등을 이용하여 물리적 기상증착법으로 형성한다.The barrier metal layer 25 is formed by physical vapor deposition using titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), or the like.

그런다음, 도 3e에 도시된 바와 같이, 상기 콘택홀(24)이 완전 매립되도록 상기 배리어 금속층(25) 상에 플러그용 금속막(26)을 증착한다.Then, as illustrated in FIG. 3E, a plug metal layer 26 is deposited on the barrier metal layer 25 so that the contact hole 24 is completely filled.

상기 플러그용 금속막(26)은 텅스텐막이 적당하다.The tungsten film is suitable for the plug metal film 26.

이어서, 도 3f에 도시된 바와 같이, 상기 질화막(23)이 노출될 때까지, 상기 플러그용 금속막(26)과 상기 배리어막(25)을 광역 평탄화 공정을 통하여 평탄화하여 상기 콘택홀(24) 내에 콘택 플러그(27)를 형성한다.Subsequently, as shown in FIG. 3F, the plug metal layer 26 and the barrier layer 25 are planarized through a wide area planarization process until the nitride layer 23 is exposed, thereby contacting the contact hole 24. The contact plug 27 is formed in the inside.

후에 도 3g에 도시된 바와 같이, 상기 질화막(23)을 식각공정으로 제거한다.3G, the nitride film 23 is removed by an etching process.

이때 상기 식각공정은 습식식각 또는 건식식각 공정이며 바람직하게는 건식식각 공정이다. 또한 상기 질화막(23)을 완전히 제거하지 않고 절연막으로 쓸 수도 있다.In this case, the etching process is a wet etching process or a dry etching process, preferably a dry etching process. It is also possible to use the insulating film without removing the nitride film 23 completely.

상기와 같이 질화막을 추가한 공정으로 상기 플러그용 금속막(26)의 화학 기계 연마시 EPD(End Point Detect)를 기존의 방법보다 훨씬 디텍트하기 쉬워 평탄과 공정시 발생하는 과잉연마와 연마부족을 미연에 방지할 수 있다.With the addition of the nitride film as described above, it is easier to detect EPD (End Point Detect) than the conventional method in the chemical mechanical polishing of the plug metal film 26 to eliminate the excessive polishing and the lack of polishing generated during flatness and processing. It can prevent it beforehand.

상기와 같이 평탄화 공정시 하부 층간 절연막의 스크래치 감소를 위해 질화막을 추가하는 공정은 일 실시예이지 꼭 질화막에 한정을 두지 않는다.As described above, in the planarization process, a process of adding a nitride film to reduce scratches of the lower interlayer insulating film is an embodiment, and is not limited to the nitride film.

이어 플라즈마 스퍼터 에치 공정을 진행하여 물리적인 식각을 이용하여 상기평탄화 공정시 발생한 이물질을 제거한다.Subsequently, the plasma sputter etch process is performed to remove foreign substances generated during the flattening process using physical etching.

상기 스퍼터 에치되는 범위는 1000Å이하로 하는 것이 바람직하다. It is preferable to make the sputter-etched range into 1000 kPa or less.

이 경우 금속 플러그 위의 이물질제거 뿐만 아니라 절연막층의 리세스(recess)도 일어나게 되는데 이는 상기 금속 플러그와 상부 금속층의 접촉면적을 증가시켜 접촉저항을 낮추어 주는 부수적인 효과도 일어나게 된다.In this case, not only the removal of foreign substances on the metal plug but also a recess of the insulating layer may occur, which may cause a side effect of lowering the contact resistance by increasing the contact area of the metal plug and the upper metal layer.

상기 스퍼터 에치 공정은 불활성 가스인 Ar 가스로 진행하는 것이 바람직하 며 300℃~400℃의 온도범위에서 공정을 진행하므로 잔류 수분(DI) 문제도 해결할 수 있다.Preferably, the sputter etch process is performed with Ar gas, which is an inert gas, and the process may be performed in a temperature range of 300 ° C. to 400 ° C., thereby solving the problem of residual moisture (DI).

그리고나서, 도 3h에 도시된 바와 같이, 상기 결과물 상에 배선용 금속막(28)을 증착한다.Then, as shown in FIG. 3H, a wiring metal film 28 is deposited on the resultant.

상기 배선용 금속막(28)은 Al이 바람직하다.The wiring metal film 28 is preferably Al.

후에 상기 배선용 금속막(28)상에 Ti/TiN막으로 이루어진 반사방지막을 스퍼터링 공정을 통해 증착하고, 상기 반사방지막 배선용 금속막을 공지된 포토리소그라피 공정으로 패터닝해서 배선공정을 완성한다.Thereafter, an antireflection film made of a Ti / TiN film is deposited on the wiring metal film 28 through a sputtering process, and the antireflection film wiring metal film is patterned by a known photolithography process to complete the wiring process.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 금속 배선과 금속 플러그의 접합 부분의 이물질을 제거하여 접촉저항을 줄여주는 역할을 함과 동시에 금속 배선과 금속 플러그의 접촉면적을 증가시켜 저항을 줄이고, CMP공정에서 발생한 레지듀성 이물질을 제거하여 수율 및 배선 신뢰성 향샹의 효과가 있다.Therefore, the method of forming a metal wiring of the semiconductor device of the present invention serves to reduce the contact resistance by removing foreign substances in the joining portion of the metal wiring and the metal plug, and at the same time increases the contact area of the metal wiring and the metal plug to reduce the resistance. In addition, it has the effect of improving yield and wiring reliability by removing residual foreign substances generated in CMP process.

Claims (6)

소정의 하부 구조물이 형성된 기판상에 절연층을 형성하는 단계;Forming an insulating layer on the substrate on which the predetermined lower structure is formed; 상기 절연층 상부에 질화막을 증착하는 단계;Depositing a nitride film on the insulating layer; 상기 절연층 및 상기 질화막을 선택적으로 식각하여 상기 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계;Selectively etching the insulating layer and the nitride film to form a contact hole exposing a predetermined portion of the substrate; 상기 콘택홀을 포함한 절연층 상부 전면에 배리어 금속층을 증착하고 상기 배리어 금속층 상부 전면에 금속막을 증착하여 상기 콘택홀을 매립하는 단계;Depositing a barrier metal layer on the entire upper surface of the insulating layer including the contact hole and depositing a metal film on the entire upper surface of the barrier metal layer to fill the contact hole; 광역 평탄화 공정을 통하여 상기 금속막과 배리어 금속층을 평탄화하는 단계; Planarizing the metal film and the barrier metal layer through a wide area planarization process ; 불활성 가스만으로 이루어진 플라즈마를 이용하여 스퍼터 에치 공정을 진행하여 상기 평탄화 공정시 발생한 이물질의 제거 및 상기 절연층을 리세스(recess)시키는 단계; 및Performing a sputter etch process using a plasma composed only of an inert gas to remove foreign substances generated during the planarization process and to recess the insulating layer; And 상기 결과물 상에 배선용 금속막을 증착하는 단계Depositing a metal film for wiring on the resultant 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 스퍼터 에치 공정은 상기 절연층도 함께 에치 되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the sputter etch process is to etch the insulating layer together. 제 3항에 있어서,The method of claim 3, wherein 상기 절연층이 에치되는 범위는 1000Å이하임을 특징으로 하는 반도체 소자의 금속배선 형성방법.And a range in which the insulating layer is etched is 1000 kW or less. 제 1항에 있어서,The method of claim 1, 상기 스퍼터 에치 공정은 300℃ 내지 400℃의 온도범위에서 공정을 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The sputter etch process is a metal wire forming method of a semiconductor device, characterized in that the process in the temperature range of 300 ℃ to 400 ℃. 삭제delete
KR1020030042311A 2003-06-27 2003-06-27 Method for metal interconnection of semiconductor device KR100604528B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030042311A KR100604528B1 (en) 2003-06-27 2003-06-27 Method for metal interconnection of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030042311A KR100604528B1 (en) 2003-06-27 2003-06-27 Method for metal interconnection of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050002956A KR20050002956A (en) 2005-01-10
KR100604528B1 true KR100604528B1 (en) 2006-07-24

Family

ID=37218207

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030042311A KR100604528B1 (en) 2003-06-27 2003-06-27 Method for metal interconnection of semiconductor device

Country Status (1)

Country Link
KR (1) KR100604528B1 (en)

Also Published As

Publication number Publication date
KR20050002956A (en) 2005-01-10

Similar Documents

Publication Publication Date Title
US6040243A (en) Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US7541276B2 (en) Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
US6689695B1 (en) Multi-purpose composite mask for dual damascene patterning
US6638871B2 (en) Method for forming openings in low dielectric constant material layer
US8138082B2 (en) Method for forming metal interconnects in a dielectric material
US6074942A (en) Method for forming a dual damascene contact and interconnect
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US20090075474A1 (en) Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
US20040178172A1 (en) Method of removing metal etching residues following a metal etchback process to improve a CMP process
US5747382A (en) Two-step planarization process using chemical-mechanical polishing and reactive-ion-etching
US9105697B2 (en) Trench formation using rounded hard mask
JP2001176879A (en) Method for treating surface of copper damascene structure on surface of semiconductor substrate
US20070001306A1 (en) Dual damascene interconnect in hybrid dielectric
CN101740479A (en) Method for manufacturing semiconductor device
US6399483B1 (en) Method for improving faceting effect in dual damascene process
US7622331B2 (en) Method for forming contacts of semiconductor device
KR100604528B1 (en) Method for metal interconnection of semiconductor device
US7288487B1 (en) Metal/oxide etch after polish to prevent bridging between adjacent features of a semiconductor structure
CN1452234A (en) Double inlaying method for barriering gas release and generating projective structure
KR100545899B1 (en) Metal wiring formation method of semiconductor device
US6713379B1 (en) Method for forming a damascene structure
US20080122093A1 (en) Semiconductor device and method for manufacturing the same
US8048799B2 (en) Method for forming copper wiring in semiconductor device
US20070134915A1 (en) Method of fabricating a metal line in a semiconductor device
KR100502264B1 (en) Metal interconnection fabrication technique for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee