KR100602128B1 - Method for fabricating high voltage transistor - Google Patents

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Abstract

본 발명의 고전압 트랜지스터의 제조 방법은, 반도체 기판의 상부 일정 영역에 배치되는 채널 형성 영역과, 상기 채널 형성 영역에 의해 상호 이격되는 소스 영역 및 확장된 드레인 영역을 갖는 고전압 트랜지스터를 제조하는 방법이다. 이 방법에 의하면, 먼저 반도체 기판 위에 패드 절연막을 형성한다. 다음에 제1 이온 주입 마스크막 패턴을 이용한 이온 주입에 의해 채널 형성 영역을 형성을 위한 제1 불순물 영역을 형성한다. 이 경우 제1 불순물 영역은 채널 형성 영역 및 확장된 드레인 영역을 모두 포함하도록 형성한다. 다음에 제2 이온 주입 마스크막 패턴을 이용한 이온 주입에 의해 확장된 드레인 영역 형성을 위한 제2 불순물 영역을 형성한다. 이 경우 제2 불순물 영역에서의 불순물 농도는 제1 불순물 영역과 중첩되는 부분에서 카운터도핑이 이루어져 상기 확장된 드레인 영역의 불순물 농도가 유지되도록 하는 농도를 갖는다.A method of manufacturing a high voltage transistor of the present invention is a method of manufacturing a high voltage transistor having a channel formation region disposed in an upper predetermined region of a semiconductor substrate, a source region and an extended drain region spaced apart from each other by the channel formation region. According to this method, a pad insulating film is first formed on a semiconductor substrate. Next, the first impurity region for forming the channel formation region is formed by ion implantation using the first ion implantation mask film pattern. In this case, the first impurity region is formed to include both the channel formation region and the extended drain region. Next, a second impurity region for forming an extended drain region is formed by ion implantation using the second ion implantation mask film pattern. In this case, the impurity concentration in the second impurity region has a concentration such that counter doping is performed at a portion overlapping with the first impurity region to maintain the impurity concentration in the extended drain region.

고전압 트랜지스터, 카운터도핑, 채널, 확장된 드레인 영역High Voltage Transistors, Counter Doping, Channels, and Extended Drain Area

Description

고전압 트랜지스터의 제조 방법{Method for fabricating high voltage transistor}Method for fabricating high voltage transistor

도 1은 일반적인 고전압 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a general high voltage transistor.

도 2 및 도 3은 종래의 고전압 트랜지스터의 제조 방법에서 나타나는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.2 and 3 are cross-sectional views illustrating a problem in a conventional method of manufacturing a high voltage transistor.

도 4 내지 도 6은 본 발명에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a high voltage transistor according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 고전압 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a high voltage transistor.

도 1은 일반적인 고전압 트랜지스터를 나타내 보인 단면도이다. 그리고 도 2 및 도 3은 종래의 고전압 트랜지스터의 제조 방법에서 나타나는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.1 is a cross-sectional view illustrating a general high voltage transistor. 2 and 3 are cross-sectional views illustrating a problem in a conventional method of manufacturing a high voltage transistor.

먼저 도 1을 참조하면, 소자 분리막(101)에 의해 활성 영역이 한정되는 반도체 기판(100)의 상부 일정 영역에 p-형 웰영역(102)이 배치된다. p-형 웰영역(102) 의 상부 일정 영역에는 p형 채널 형성 영역(104)이 배치된다. n+형 소스 영역(106)과 n-형 확장된 드레인 영역(108)은 p형 채널 형성 영역(104)에 의해 상호 이격되도록 배치된다. n+형 소스 영역(106) 옆에는 p+형 영역(110)이 배치되고, n-형 확장된 드레인 영역(108)의 상부에는 n+형 드레인 영역(112)이 배치된다. p형 채널 형성 영역(104) 위에는 게이트 절연막(114)을 개재하여 게이트 도전막(116)이 배치되고, 게이트 도전막(116) 측면에는 게이트 스페이서막(118)이 배치된다. n+형 소스 영역(106) 및 n+형 드레인 영역(112)은 소스 전극(S) 및 드레인 전극(D)에 각각 전기적으로 연결된다.First, referring to FIG. 1, a p-type well region 102 is disposed in an upper region of a semiconductor substrate 100 in which an active region is defined by an isolation layer 101. The p-type channel forming region 104 is disposed in an upper predetermined region of the p-type well region 102. The n + type source region 106 and the n− type extended drain region 108 are disposed to be spaced apart from each other by the p type channel forming region 104. The p + type region 110 is disposed next to the n + type source region 106, and the n + type drain region 112 is disposed above the n− type extended drain region 108. The gate conductive layer 116 is disposed on the p-type channel formation region 104 via the gate insulating layer 114, and the gate spacer layer 118 is disposed on the side surface of the gate conductive layer 116. The n + type source region 106 and the n + type drain region 112 are electrically connected to the source electrode S and the drain electrode D, respectively.

이와 같은 고전압 트랜지스터를 형성하기 위해서는, 먼저 반도체 기판(100) 위에 얇은 패드 산화막(미도시)을 형성하고, 소정의 이온 주입 마스크막 패턴을 사용한 이온 주입 공정을 수행하여 p-형 웰영역(102), p형 채널 형성 영역(104) 및 n-형 확장된 드레인 영역(108)을 각각 형성한다. 여기서 p형 채널 형성 영역(104)을 위한 이온 주입은 고전압 트랜지스터의 문턱전압을 조절하기 위한 것으로서, 소자의 전기적인 특성에 큰 영향을 끼친다.In order to form such a high voltage transistor, a thin pad oxide film (not shown) is first formed on the semiconductor substrate 100, and an ion implantation process using a predetermined ion implantation mask layer pattern is performed to form the p-type well region 102. , p-type channel formation region 104 and n-type extended drain region 108 are formed, respectively. Here, the ion implantation for the p-type channel formation region 104 is to adjust the threshold voltage of the high voltage transistor, and has a great influence on the electrical characteristics of the device.

그런데 p형 채널 형성 영역(104) 형성을 위한 이온 주입 마스크막 패턴과 n-형 확장된 드레인 영역(108) 형성을 위한 이온 주입 마스크막 패턴 사이의 오버랩(overlap) 정도에 따라서 도 2 및 도 3에 나타낸 바와 같이 원하지 않는 저항을 갖는 영역이 만들어질 수 있다. 즉 도 2에 나타낸 바와 같이, p형 채널 형성 영역(104) 형성을 위한 이온 주입 마스크막 패턴과 n-형 확장된 드레인 영역(108) 형성을 위한 이온 주입 마스크막 패턴 사이의 오버랩이 너무 부족한 경우에는, 도면에 서 "A"로 나타낸 저항 영역이 만들어진다. 반면에 도 3에 나타낸 바와 같이, p형 채널 형성 영역(104) 형성을 위한 이온 주입 마스크막 패턴과 n-형 확장된 드레인 영역(108) 형성을 위한 이온 주입 마스크막 패턴 사이의 오버랩이 너무 과도한 경우에는, 도면에서 "B"로 나타낸 바와 같이, p형 채널 형성 영역(104)과 n-형 확장된 드레인 영역(108)이 지나치게 중첩되어 n-형 확장된 드레인 영역(108)에서의 저항이 증가된다.However, according to the degree of overlap between the ion implantation mask layer pattern for forming the p-type channel formation region 104 and the ion implantation mask layer pattern for forming the n-type extended drain region 108, FIGS. 2 and 3. As can be seen, regions with unwanted resistance can be made. That is, as shown in FIG. 2, when the overlap between the ion implantation mask layer pattern for forming the p-type channel formation region 104 and the ion implantation mask layer pattern for the formation of the n-type extended drain region 108 is insufficient. In this case, a resistance region indicated by " A " in the figure is created. On the other hand, as shown in FIG. 3, the overlap between the ion implantation mask layer pattern for forming the p-type channel formation region 104 and the ion implantation mask layer pattern for forming the n-type extended drain region 108 is too excessive. In this case, as indicated by " B " in the figure, the p-type channel forming region 104 and the n-type extended drain region 108 overlap excessively, so that the resistance in the n-type extended drain region 108 is reduced. Is increased.

이와 같이 종래의 고전압 트랜지스터의 제조 방법은 p형 채널 형성 영역(104) 형성을 위한 이온 주입 마스크막 패턴과 n-형 확장된 드레인 영역(108) 형성을 위한 이온 주입 마스크막 패턴 사이의 오버랩 정도에 따라 소자의 전기적인 특성이 민감하게 변화하게 된다는 문제를 발생시킨다.As described above, the conventional method of manufacturing the high voltage transistor has a degree of overlap between the ion implantation mask layer pattern for forming the p-type channel formation region 104 and the ion implantation mask layer pattern for forming the n-type extended drain region 108. This causes a problem that the electrical characteristics of the device are sensitively changed.

본 발명이 이루고자 하는 기술적 과제는, 채널 형성 영역 형성을 위한 이온 주입 마스크막 패턴과 확장된 드레인 영역 형성을 위한 이온 주입 마스크막 패턴 사이의 오버랩 정도에 무관하게 소자의 전기적인 특성을 일정하게 할 수 있는 고전압 트랜지스터의 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to make the electrical characteristics of the device constant regardless of the degree of overlap between the ion implantation mask layer pattern for forming the channel formation region and the ion implantation mask layer pattern for forming the extended drain region. The present invention provides a method of manufacturing a high voltage transistor.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 트랜지스터의 제조 방법은,In order to achieve the above technical problem, a method of manufacturing a high voltage transistor according to the present invention,

반도체 기판의 상부 일정 영역에 배치되는 채널 형성 영역과, 상기 채널 형성 영역에 의해 상호 이격되는 소스 영역 및 확장된 드레인 영역을 갖는 고전압 트 랜지스터의 제조 방법에 있어서,A method of manufacturing a high voltage transistor having a channel forming region disposed in an upper predetermined region of a semiconductor substrate, a source region and an extended drain region spaced apart from each other by the channel forming region,

상기 반도체 기판 위에 패드 절연막을 형성하는 단계;Forming a pad insulating film on the semiconductor substrate;

제1 이온 주입 마스크막 패턴을 이용한 이온 주입에 의해 상기 채널 형성 영역을 형성하기 위한 제1 불순물 영역을 형성하되, 상기 제1 불순물 영역은 상기 채널 형성 영역 및 상기 확장된 드레인 영역을 모두 포함하도록 형성하는 단계; 및A first impurity region for forming the channel formation region is formed by ion implantation using a first ion implantation mask layer pattern, wherein the first impurity region is formed to include both the channel formation region and the extended drain region. Doing; And

제2 이온 주입 마스크막 패턴을 이용한 이온 주입에 의해 상기 확장된 드레인 영역 형성을 위한 제2 불순물 영역을 형성하되, 상기 제2 불순물 영역에서의 불순물 농도는 상기 제1 불순물 영역과 중첩되는 부분에서 카운터도핑이 이루어져 상기 확장된 드레인 영역의 불순물 농도가 유지되도록 하는 단계를 포함하는 것을 특징으로 한다.A second impurity region for forming the extended drain region is formed by ion implantation using a second ion implantation mask layer pattern, and the impurity concentration in the second impurity region is countered at a portion overlapping with the first impurity region. Doping is performed to maintain the impurity concentration of the extended drain region.

상기 제2 불순물 영역 형성을 위한 이온 주입은, 상기 제1 불순물 영역 형성을 위한 이온 주입 에너지보다 큰 이온 주입 에너지 조건으로 수행하는 것이 바람직하다.The ion implantation for forming the second impurity region is preferably performed under an ion implantation energy condition greater than the ion implantation energy for forming the first impurity region.

본 발명에 있어서, 상기 제1 불순물 영역 형성 전에 상기 채널 형성 영역 및 확장된 드레인 영역을 모두 포함하는 웰영역을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a well region including both the channel formation region and the extended drain region before forming the first impurity region.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 내지 도 6은 본 발명에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a high voltage transistor according to the present invention.

먼저 도 4를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위에 패드 절연막(203)을 얇은 두께로 형성한다. 이 패드 절연막(203)은 후속의 이온 주입 공정시에 이온 주입 버퍼막으로서 작용하며, 일반적으로 산화막을 사용하여 형성한다. 다음에 패드 절연막(203) 위에 소정의 이온 주입 마스크막 패턴(미도시)을 형성하고, 이 이온 주입 마스크막 패턴을 이온 주입 마스크막으로 한 이온 주입 공정을 수행하여 p-형 웰영역(202)을 형성한다.First, referring to FIG. 4, a pad insulating layer 203 is formed on a semiconductor substrate 200 such as a silicon substrate in a thin thickness. The pad insulating film 203 acts as an ion implantation buffer film in the subsequent ion implantation process, and is generally formed using an oxide film. Next, a predetermined ion implantation mask layer pattern (not shown) is formed on the pad insulating layer 203, and an ion implantation process is performed using the ion implantation mask layer pattern as an ion implantation mask layer to thereby form the p-type well region 202. To form.

다음에 제1 이온 주입 공정을 수행하여 제1 불순물 영역(204')을 형성한다. 즉 p-형 웰영역(202) 형성을 위한 이온 주입 마스크막 패턴을 제거하고, 패드 절연막(203) 위에 다시 제1 이온 주입 마스크막 패턴(미도시)을 형성한다. 이 제1 이온 주입 마스크막 패턴은 제1 불순물 영역(204')을 형성하기 위한 것으로서, 제1 이온 주입 마스크막 패턴은 p형 채널 형성 영역 및 n-형 확장된 드레인 영역을 모두 노출시키는 개구부를 갖는다. 다음에 이 제1 이온 주입 마스크막 패턴을 이온 주입 마스크막으로 한 제1 이온 주입 공정으로 p형 불순물 이온을 주입하여 p형 채널 형성 영역 및 n-형 확장된 드레인 영역이 형성될 p-형 웰영역(202)의 상부 일정 영역에 제1 불순물 영역(204')을 형성한다. 상기 제1 이온 주입 공정을 수행한 후에는 제1 이온 주입 마스크막 패턴을 제거한다.Next, a first impurity region 204 ′ is formed by performing a first ion implantation process. That is, the ion implantation mask layer pattern for forming the p-type well region 202 is removed, and a first ion implantation mask layer pattern (not shown) is formed again on the pad insulating layer 203. The first ion implantation mask layer pattern is used to form the first impurity region 204 ′, and the first ion implantation mask layer pattern includes an opening that exposes both the p-type channel formation region and the n-type extended drain region. Have Next, p-type impurity ions are implanted in a first ion implantation process using the first ion implantation mask layer pattern as an ion implantation mask layer to form a p-type channel formation region and an n-type extended drain region. The first impurity region 204 ′ is formed in the upper predetermined region of the region 202. After performing the first ion implantation process, the first ion implantation mask layer pattern is removed.

다음에 도 5를 참조하면, 제1 불순물 영역(204')을 갖는 반도체 기판(200)의 패드 절연막(203) 위에 n-형 확장된 드레인 영역(208) 형성을 위한 제2 이온 주입 마스크막 패턴(미도시)을 형성한다. 이 제2 이온 주입 마스크막 패턴은 제1 불순물 영역(204')의 일부와 중첩되는 개구부를 갖는다. 다음에 이 제2 이온 주입 마스크막 패턴을 이온 주입 마스크막으로 한 제2 이온 주입 공정으로 n형 불순물 이온을 주입한다. 이때 주입되는 n형 불순물 이온의 농도는 n-형 확장된 드레인 영역(208)이 갖는 불순물 이온보다 더 높은 농도를 가져야 한다. 즉 상기 제2 이온 주입 공정에 의해 주입되는 n형 불순물 이온들은 제1 불순물 영역(204')에서의 p형 불순물이온들과 카운터도핑되어 n-형 확장된 드레인 영역(208)의 불순물 농도를 유지할 정도의 농도가 되어야 한다. 또한 제2 이온 주입 공정에서의 이온 주입 에너지는 제1 이온 주입 공정에서의 이온 주입 에너지보다 더 크게 하여, 제2 이온 주입 공정에 의해 만들어지는 제2 불순물 영역이 수직방향으로 제1 불순물 영역(204')을 포함하도록 한다.Next, referring to FIG. 5, a second ion implantation mask layer pattern for forming an n-type extended drain region 208 on the pad insulating layer 203 of the semiconductor substrate 200 having the first impurity region 204 ′. (Not shown) is formed. The second ion implantation mask film pattern has an opening overlapping a portion of the first impurity region 204 ′. Next, n-type impurity ions are implanted in a second ion implantation process using the second ion implantation mask film pattern as an ion implantation mask film. In this case, the concentration of the n-type impurity ions to be implanted should have a higher concentration than the impurity ions of the n-type extended drain region 208. That is, the n-type impurity ions implanted by the second ion implantation process are counter-doped with p-type impurity ions in the first impurity region 204 ′ to maintain the impurity concentration of the n-type extended drain region 208. The concentration should be about. In addition, the ion implantation energy in the second ion implantation process is greater than the ion implantation energy in the first ion implantation process, so that the second impurity region produced by the second ion implantation process is perpendicular to the first impurity region 204. ').

상기 제2 이온 주입 공정에 의한 카운터도핑에 의해 제1 불순물 영역(204')의 일부, 즉 제2 이온 주입 공정에 의해 카운터도핑되지 않은 영역은 p형 채널 형성 영역(204)으로 한정되는 반면에, 상기 제2 이온 주입 공정에 의해 카운터도핑이 이루어진 영역, 즉 도면에서 점선으로 표시된 영역 주변에는 카운터도핑에 의해 원래의 불순물 농도를 갖는 n-형 확장된 드레인 영역(208)이 만들어진다.A portion of the first impurity region 204 ′ by counter doping by the second ion implantation process, that is, a region not counter-doped by the second ion implantation process, is defined as the p-type channel formation region 204. The n-type extended drain region 208 having the original impurity concentration is formed by the counter doping around the region where the counter doping is performed by the second ion implantation process, that is, the region indicated by the dotted line in the figure.

다음에 도 6을 참조하면, 통상의 소자 분리 방법을 사용하여 로코스 소자 분리막(201)을 형성한 후에, 패드 절연막(203)을 제거하고, 다시 게이트 절연막(214)을 산화막을 사용하여 형성한다. 다음에 p형 채널 형성 영역(204) 위의 게이트 절연막(214)에 게이트 도전막(216)을 형성하고, 통상의 스페이서막 형성 공정에 의해 게이트 스페이서막(218)을 형성한다. 다음에 n+형 소스 영역(206) 및 n+형 드레인 영역(212) 형성을 위한 이온 주입 공정을 수행한다. 이 외에 별도로 p+형 영역(210) 형성을 위한 이온 주입 공정을 수행할 수 있지만, p+형 영역(210)의 형성은 다른 소자, 예컨대 p채널형 트랜지스터의 p+형 소스/드레인 영역 형성시에 같이 이루어질 수도 있다.Next, referring to FIG. 6, after forming the LOCOS element isolation film 201 using a conventional device isolation method, the pad insulating film 203 is removed, and the gate insulating film 214 is formed again using an oxide film. . Next, the gate conductive film 216 is formed in the gate insulating film 214 on the p-type channel formation region 204, and the gate spacer film 218 is formed by a normal spacer film forming process. Next, an ion implantation process for forming the n + type source region 206 and the n + type drain region 212 is performed. In addition, the ion implantation process for forming the p + type region 210 may be performed separately, but the formation of the p + type region 210 may be performed at the same time as the formation of the p + type source / drain region of another device such as a p-channel transistor. It may be.

지금까지 설명한 바와 같이, 본 발명에 따른 고전압 트랜지스터의 제조 방법에 의하면, 카운터도핑을 이용하여 채널 형성 영역 및 확장된 드레인 영역을 형성함으로써 이온 주입 마스크막 패턴들의 오버랩 정도와 무관하게 일정한 소자 특성을 유지할 수 있다는 이점에 제공된다.As described above, according to the method of manufacturing the high voltage transistor according to the present invention, the channel formation region and the extended drain region are formed using counter doping to maintain constant device characteristics regardless of the degree of overlap of the ion implantation mask layer patterns. It is provided with the advantage that it can.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (3)

반도체 기판의 상부 일정 영역에 배치되는 채널 형성 영역과, 상기 채널 형성 영역에 의해 상호 이격되는 소스 영역 및 확장된 드레인 영역을 갖는 고전압 트랜지스터의 제조 방법에 있어서,A method of manufacturing a high voltage transistor having a channel forming region disposed in an upper predetermined region of a semiconductor substrate, a source region and an extended drain region spaced apart from each other by the channel forming region, 상기 반도체 기판 위에 패드 절연막을 형성하는 단계;Forming a pad insulating film on the semiconductor substrate; 제1 이온 주입 마스크막 패턴을 이용한 이온 주입을 통해 상기 채널 형성 영역을 형성하기 위하여 제1 불순물 영역을 형성하되, 상기 제1 불순물 영역이 상기 채널 형성 영역 및 상기 확장된 드레인 영역을 모두 포함하도록 형성하는 단계; 및A first impurity region is formed to form the channel formation region through ion implantation using a first ion implantation mask layer pattern, wherein the first impurity region includes both the channel formation region and the extended drain region. Doing; And 제2 이온 주입 마스크막 패턴을 이용한 이온 주입을 통해 상기 확장된 드레인 영역 형성을 위하여 제2 불순물 영역을 형성하되, 상기 제2 불순물 영역에서의 불순물 농도는 상기 제1 불순물 영역과 중첩되는 부분에서 카운터도핑이 이루어져 상기 확장된 드레인 영역의 불순물 농도가 유지되도록 하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.A second impurity region is formed to form the extended drain region through ion implantation using a second ion implantation mask layer pattern, and the impurity concentration in the second impurity region is countered at a portion overlapping with the first impurity region. And doping to maintain the impurity concentration of the extended drain region. 제 1항에 있어서,The method of claim 1, 상기 제2 불순물 영역 형성을 위한 이온 주입은, 상기 제1 불순물 영역 형성을 위한 이온 주입 에너지보다 큰 이온 주입 에너지 조건으로 수행하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.And implanting the second impurity region to form an ion implantation energy condition greater than the ion implantation energy to form the first impurity region. 제 1항에 있어서,The method of claim 1, 상기 제1 불순물 영역 형성 전에 상기 채널 형성 영역 및 확장된 드레인 영역을 모두 포함하는 웰영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.And forming a well region including both the channel formation region and the extended drain region before forming the first impurity region.
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