KR100601591B1

KR100601591B1 - High speed counter circuit using even and odd F/F

Info

Publication number: KR100601591B1
Application number: KR1020040007752A
Authority: KR
Inventors: 류종필; 권혁상
Original assignee: 주식회사 이엠디티
Priority date: 2004-02-06
Filing date: 2004-02-06
Publication date: 2006-07-19
Also published as: KR20050079685A

Abstract

이븐/오드 플립플롭을 이용한 카운터 회로가 개시된다. 본 발명의 카운터 회로는 다수개의 이븐/오드 플립플롭들을 포함하는 데, 하나의 이븐/오드 플립플롭은 입력 클럭 신호에 앞서서 앞단 플립플롭의 캐리 아웃 신호와 뒷단 플립플롭의 맥스 아웃 신호가 캐리 입력 신호와 맥스 입력 신호로 미리 입력된다. 이에 따라 카운터 회로의 출력 비트 신호는 입력 클럭 신호에 응답하여 결정되므로, 고속 동작이 가능하다. 그리고 출력 비트 신호의 확장이 용이하다.A counter circuit using an even / od flip-flop is disclosed. The counter circuit of the present invention includes a plurality of even / od flip-flops, wherein one even / od flip-flop includes a carry out signal of the front flip-flop and a max out signal of the rear flip-flop before the input clock signal. It is pre-populated with and a max input signal. Accordingly, the output bit signal of the counter circuit is determined in response to the input clock signal, thereby enabling high speed operation. And it is easy to expand the output bit signal.

카운터 회로, 이븐/오드 플립플롭, 캐리 신호, 맥스 신호Counter Circuit, Even / Eod Flip-Flop, Carry Signal, Max Signal

Description

High speed counter circuit using even and odd F / F}

도 1은 종래의 카운터 회로를 설명하는 도면이다.1 is a view for explaining a conventional counter circuit.

도 2는 본 발명의 제1 실시예에 따른 4 비트 카운터 회로를 설명하는 도면이다.2 is a diagram for explaining a 4-bit counter circuit according to the first embodiment of the present invention.

도 3은 본 발명의 일예에 따른 도 2의 제1 이븐 플립플롭의 구체적인 회로도를 설명하는 도면이다.3 is a diagram illustrating a specific circuit diagram of the first even flip-flop of FIG. 2 according to an example of the present invention.

도 4는 본 발명의 다른 예에 따른 도 2의 제1 이븐 플립플롭의 구체적인 회로도를 설명하는 도면이다.4 is a diagram illustrating a specific circuit diagram of the first even flip-flop of FIG. 2 according to another example of the present disclosure.

도 5는 도 2의 4 비트 카운터 회로의 동작 타이밍을 설명하는 도면이다.FIG. 5 is a diagram illustrating an operation timing of the 4-bit counter circuit of FIG. 2.

도 6은 본 발명의 제2 실시예에 따른 8 비트 카운터 회로를 설명하는 도면이다.6 is a view for explaining an 8-bit counter circuit according to the second embodiment of the present invention.

도 7은 도 2의 8 비트 카운터 회로의 동작 타이밍을 설명하는 도면이다.FIG. 7 is a diagram illustrating an operation timing of the 8-bit counter circuit of FIG. 2.

본 발명은 디지털 회로 기술에 관한 것으로, 특히 이븐/오드 플립플롭들을 이용한 고속 카운터 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to digital circuit technology, and more particularly, to a high speed counter circuit using even / od flip-flops.

도 1은 종래의 카운터 회로를 설명하는 도면이다. 이를 참조하면, 카운터 회로(100)는 다수개의 플립플롭들(101-108)과 로직 회로들(112-118), 그리고 정지 신호 인식 회로(110)를 포함한다. 제1 내지 제8 플립플롭들(101-108)은 입력 클럭 신호(clk)에 응답하여 순차적으로 동작된다.1 is a view for explaining a conventional counter circuit. Referring to this, the counter circuit 100 includes a plurality of flip-flops 101-108, logic circuits 112-118, and a stop signal recognition circuit 110. The first to eighth flip-flops 101 to 108 are sequentially operated in response to the input clock signal clk.

제1 플립플롭(101)의 출력(cnt_out[0])은 입력 클럭 신호(clk)의 로직 로우레벨에서 로직 하이레벨로의 천이에 의해 초기 로직 로우레벨에서 로직 하이레벨로 전환하고, 제2 플립플롭(102)의 출력(cnt_out[1])은 다음 입력 클럭 신호(clk)가 로직 로우레벨에서 로직 하이레벨로 천이될 때 제1 로직 회로(112)의 출력에 의해 결정된다. 이러한 방식으로, 제3 내지 제8 플립플롭(103, 104, 105, 106, 107, 108) 각각의 출력들(cnt_out[2:8])도 이전 단의 플립플롭 출력들에 응답하는 제2 내지 제7 로직 회로들(113, 114, 115, 116, 117, 118) 출력에 의해 결정된다.The output cnt_out [0] of the first flip-flop 101 switches from the initial logic low level to the logic high level by the transition from the logic low level to the logic high level of the input clock signal clk, and the second flip. The output cnt_out [1] of the flop 102 is determined by the output of the first logic circuit 112 when the next input clock signal clk transitions from a logic low level to a logic high level. In this way, the outputs cnt_out [2: 8] of each of the third to eighth flip-flops 103, 104, 105, 106, 107, 108 also respond to the second to flip-flop outputs of the previous stage. The seventh logic circuits 113, 114, 115, 116, 117, 118 are determined by the output.

제1 내지 제8 플립플롭들(101-108)의 출력 신호들(cnt_out[0:7])은 정지 신호 인식 회로(110)로 제공되는 데, 플립플롭들(101-108)의 출력 신호들(cnt_out[0:7])이 모두 하이레벨이면 정지 신호(STOP)가 발생된다. 정지 신호(STOP)는 플립플롭들(101-108)의 클럭 신호(ck)를 통제하여 카운터 회로(100)의 동작을 정지시킨다.The output signals cnt_out [0: 7] of the first to eighth flip-flops 101-108 are provided to the stop signal recognition circuit 110, which output signals of the flip-flops 101-108. If both (cnt_out [0: 7]) are high level, a stop signal STOP is generated. The stop signal STOP stops the operation of the counter circuit 100 by controlling the clock signal ck of the flip-flops 101-108.

이러한 카운터 회로(100)에서 마지막 플립플롭(108)의 출력(cnt_out[8])은 이전의 제1 내지 제7 플립플롭들(101-107)의 동작이 모두 완료된 이후에 결정된다. 이 때문에, 카운터 회로(100)는 고속 동작, 예컨대 입력 클럭 신호(clk)가 160Mhz 정도의 고주파 동작에서는 그 동작 속도를 따라 가지 못하는 한계를 지닌다. 이에 따라 카운터 회로(100)의 동작 속도를 맞추기 위하여 반도체 제조 공정 상 게이트 지연 시간이 짧은 공정을 도입해야 하는 문제점이 추가적으로 요구된다.In this counter circuit 100, the output cnt_out [8] of the last flip-flop 108 is determined after all the operations of the first to seventh flip-flops 101 to 107 are completed. For this reason, the counter circuit 100 has a limitation that high speed operation, for example, the input clock signal clk cannot follow the operation speed in the high frequency operation of about 160 MHz. Accordingly, in order to match the operation speed of the counter circuit 100, a problem that a process having a short gate delay time must be introduced in a semiconductor manufacturing process is additionally required.

그러므로, 순차적인 동작으로 인해 동작 시간이 긴 카운터 회로 대신 동작 시간이 짧은 고속 카운터 회로의 존재가 요구된다.Therefore, the sequential operation requires the presence of a high speed counter circuit having a short operation time instead of a counter circuit with a long operation time.

본 발명의 목적은 이븐/오드 플립플롭들을 이용한 카운터 회로를 제공하는 데 있다.It is an object of the present invention to provide a counter circuit using even / od flip-flops.

상기 목적을 달성하기 위하여, 본 발명의 카운터 회로는 카운트 시작을 알리는 동기 신호와 맥스 아웃 신호를 입력하여 맥스 신호를 출력하는 로직부와 상기 맥스 신호에 인에이블되고 캐리 입력 신호에 응답하여 이븐 출력 비트 신호를 발생하는 이븐 플립플롭과 상기 맥스 신호에 인에이블되고 캐리 입력신호에 응답하여 오드 출력 비트 신호를 발생하는 오드 플립플롭을 포함하는 카운터회로에 있어서, 상기 이븐 플립플롭 또는 오드 플립플롭은 상기 입력 클럭 신호를 입력하여 상기 제1 클럭 신호를 발생하는 제1 인버터와 상기 제1 클럭 신호를 입력하여 상기 제2 클럭 신호를 발생하는 제2 인버터를 구비하는 클럭 발생부; 상기 맥스 신호를 입력하는 제3 인버터와 상기 캐리 입력 신호와 상기 인버터 출력을 입력하여 상기 제1 제어 신호를 출력하는 낸드 게이트와 상기 제1 제어 신호를 입력하여 상기 제2 제어 신호를 발생하는 제4 인버터를 구비하는 제어 신호 발생부; 셋트 신호, 상기 제1 및 제2 제어 신호, 그리고 상기 제1 및 제2 클럭 신호에 응답하여 상기 출력 비트 신호를 발생하는 출력 신호 발생부; 상기 캐리 입력 신호 및 상기 출력 비트 신호를 입력받는 게이트 및 상기 게이트와 연결된 복수의 트랜지스터에 의해 상기 캐리 아웃 신호를 발생하는 캐리 아웃 신호 발생부; 및 맥스 입력 신호 및 상기 출력 신호를 입력받는 게이트 및 상기 게이트와 연결된 복수의 트랜지스터에 의해 상기 맥스 아웃 신호를 발생하는 맥스 아웃 신호 발생부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the counter circuit of the present invention is a logic unit for inputting a sync signal and a max out signal for notifying the start of the count and outputs the max signal and an even output bit in response to the carry signal A counter circuit comprising an even flip-flop for generating a signal and an odd flip-flop enabled for the max signal and generating an odd output bit signal in response to a carry input signal, wherein the even flip-flop or the odd flip-flop comprises: the input flip flop; A clock generator having a first inverter configured to input a clock signal to generate the first clock signal, and a second inverter configured to input the first clock signal to generate the second clock signal; A third inverter for inputting the max signal, a NAND gate for inputting the carry input signal and the inverter output for outputting the first control signal, and a fourth for inputting the first control signal for generating the second control signal A control signal generator having an inverter; An output signal generator for generating the output bit signal in response to a set signal, the first and second control signals, and the first and second clock signals; A carry out signal generator configured to generate the carry out signal by a gate receiving the carry input signal and the output bit signal and a plurality of transistors connected to the gate; And a max out signal generator configured to generate the max out signal by a gate receiving the max input signal and the output signal and a plurality of transistors connected to the gate.

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따라서, 본 발명의 카운터 회로에 의하면, 회로의 구성을 최소화하여 고속 동작이 가능하고 출력 비트 신호 확장이 용이하다.Therefore, according to the counter circuit of the present invention, the configuration of the circuit can be minimized to enable high-speed operation and the output bit signal can be easily expanded.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 일실시예에 따른 카운터 회로를 설명하는 도면이다. 이를 참조하면, 카운터 회로(200)는 4 비트 카운트 동작을 수행하는 것으로, 이는 예시적인 것으로 4 비트 이외에 다양한 비트 카운트 동작을 수행할 수 있음은 당업자에게 자명하다.2 is a diagram illustrating a counter circuit according to an embodiment of the present invention. Referring to this, the counter circuit 200 performs a four-bit count operation, which is illustrative, and it is apparent to those skilled in the art that various bit count operations may be performed in addition to four bits.

카운터 회로(200)는 낸드 게이트(202), 인버터(204), 제1 및 제2 이븐 플립플롭들(210, 212), 그리고 제1 및 제4 오드 카운터들(211, 213)을 포함한다. 낸드 게이트(202)는 카운트 시작을 알리는 동기 신호(SYNC)와 제1 이븐 플립플롭(210)의 맥스 아웃 신호(mxout)를 입력하고, 인버터(204)는 낸드 게이트(202)의 출력을 입력하여 맥스 신호(max)를 발생한다. 제1 및 제2 이븐/오드 카운터들(210, 211, 212, 213) 각각은 구체적으로 도 3 및 도 4의 회로도로 구성된다. 맥스 아웃 신호(mxout)는 카운트 정지를 알리는 신호이고, 맥스 신호(max)는 제1 및 제2 이븐/오드 플립플롭들(210, 211, 212, 213)의 인에이블 신호이다.The counter circuit 200 includes a NAND gate 202, an inverter 204, first and second even flip-flops 210 and 212, and first and fourth odd counters 211 and 213. The NAND gate 202 inputs a sync signal SYNC indicating the start of counting and a max out signal mxout of the first even flip-flop 210, and the inverter 204 inputs an output of the NAND gate 202. Generate the max signal max. Each of the first and second even / od counters 210, 211, 212, and 213 is specifically configured as the circuit diagram of FIGS. 3 and 4. The max out signal mxout is a signal for notifying the count stop, and the max signal max is an enable signal of the first and second even / od flip-flops 210, 211, 212, and 213.

도 3을 참조하면, 대표적으로 제1 이븐 플립플롭(210)는 입력 클럭 신호(clk)를 수신하여 제1 및 제2 클럭 신호들(ckb, ck)을 발생하는 클럭 발생부(300), 카운트 인에이블 신호인 맥스 신호(max) 및 캐리 입력 신호(cin)를 수신하여 제1 및 제2 제어 신호들(cntl, cntlb)을 발생하는 제어 신호 발생부(310), 셋트 신호, 제1 및 제2 제어 신호, 그리고 제1 및 제2 클럭 신호에 응답하여 출력 신호(q)를 발생하는 출력 신호 발생부(320), 캐리 입력 신호(cin) 및 출력 신호(q)에 응답하여 캐리 아웃 신호(cout)를 발생하는 캐리 아웃 신호 발생부(330), 그리고 맥스 아웃 신호(mxout)를 발생하는 맥스 아웃 신호 발생부(340)를 포함한다.Referring to FIG. 3, the first even flip-flop 210 typically includes a clock generator 300 that receives an input clock signal clk and generates first and second clock signals ckb and ck. A control signal generator 310 for receiving the max signal max and the carry input signal cin, which is an enable signal, and generating the first and second control signals cntl and cntlb, a set signal, and a first and first signals. 2 a control signal and an output signal generator 320 generating an output signal q in response to the first and second clock signals, a carry input signal cin, and a carry out signal in response to the output signal q. and a carry out signal generator 330 for generating cout, and a max out signal generator 340 for generating a max out signal mxout.

클럭 발생부(300)에서는 입력 클럭 신호(clk)가 제1 인버터(301)를 통해 제1 클럭 신호(ckb)로 발생되고, 제1 클럭 신호(ckb)는 제2 인버터(302)를 통해 제2 클럭 신호(ck)로 발생된다.In the clock generator 300, the input clock signal clk is generated as the first clock signal ckb through the first inverter 301, and the first clock signal ckb is generated through the second inverter 302. It is generated by two clock signals ck.

제어 신호 발생부(310)는 맥스 신호(max)를 입력하는 제3 인버터(312), 캐리 입력 신호(cin)와 인버터(312) 출력을 입력하여 제1 제어 신호(cntl)를 출력하는 낸드 게이트(314), 그리고 제1 제어 신호(cntl)를 입력하여 제2 제어 신호(cntlb) 를 발생하는 제4 인버터(316)를 포함한다.The control signal generator 310 inputs the third inverter 312 for inputting the max signal max, the carry input signal cin, and the output of the inverter 312 to output the first control signal cntl. 314, and a fourth inverter 316 for inputting the first control signal cntl to generate a second control signal cntlb.

출력 신호 발생부(320)는 출력 신호(q)와 셋트 신호(set)를 입력하는 노아 게이트(321), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 제1 노아 게이트(321) 출력을 제6 인버터(329)로 전달시키는 제1 전송 게이트(322), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 출력 신호(q)를 전달하는 제2 전송 게이트(323), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 제1 노아 게이트(321) 출력을 전달하는 제3 전송 게이트(324), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 제2 또는 제3 전송 게이트들(323, 324)을 통해 전달되는 신호를 전달하는 제4 전송 게이트(325), 셋트 신호(set) 및 제4 전송 게이트(325)를 통해 전달되는 신호를 입력하는 제2 노아 게이트(326), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 제2 노아 게이트(326)의 출력을 제2 노아 게이트(326) 입력으로 전달하는 제5 인버터(327), 제1 및 제2 클럭 신호(ckb, ck)에 응답하여 제2 노아 게이트(326) 출력을 전달하는 제5 전송 게이트(328), 그리고 제5 전송 게이트(328) 출력을 입력하여 출력 신호(q)로 출력하는 제6 인버터(329)를 포함한다.The output signal generator 320 may include a NOR gate 321 for inputting an output signal q and a set signal set, and a first NOR gate 321 in response to the first and second clock signals ckb and ck. A first transmission gate 322 for delivering an output to the sixth inverter 329, a second transmission gate 323 for delivering an output signal q in response to the first and second clock signals ckb and ck, A third transfer gate 324 that delivers the output of the first NOR gate 321 in response to the first and second clock signals ckb and ck, and a third in response to the first and second clock signals ckb and ck. A fourth transmission gate 325 which transmits a signal transmitted through the second or third transmission gates 323 and 324, a set signal set and a signal which is transmitted through the fourth transmission gate 325. A fifth inverter 327 which transfers the output of the second NOR gate 326 to the input of the second NOR gate 326 in response to the two NOR gates 326 and the first and second clock signals ckb and ck; First and second clock A fifth transmission gate 328 which transfers the output of the second NOR gate 326 in response to the calls ckb and ck, and a sixth input which outputs the fifth transmission gate 328 as an output signal q An inverter 329.

캐리 아웃 신호 발생부(330)는 전원 전압(Vdd)에 그 소스가 연결되고 제1 노아 게이트(321) 출력에 그 게이트가 연결되는 제1 피모스 트랜지스터(331), 제1 피모스 트랜지스터(331)의 드레인에 그 소스가 연결되고 캐리 입력 신호(cin)가 그 게이트에 연결되고 캐리 출력 신호(cout)가 그 드레인에 연결되는 제2 피모스 트랜지스터(332), 캐리 출력 신호(cout)에 그 드레인이 연결되고 캐리 입력 신호(cin)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(333), 제1 엔모스 트랜지스터의 드레인에 그 드레인이 연결되고 출력 신호(q)에 그 게이트가 연결되고 접지 전압(gnd)에 그 소스가 연결되는 제2 엔모스 트랜지스터(334), 그리고 전원 전압(vdd)에 그 소스가 연결되고 캐리 출력 신호(cout)에 그 드레인이 연결되고 출력 신호(q)에 그 게이트가 연결되는 제3 피모스 트랜지스터(335)를 포함한다.The carry-out signal generator 330 includes a first PMOS transistor 331 and a first PMOS transistor 331 having a source connected to a power supply voltage Vdd and a gate connected to an output of the first NOR gate 321. A second PMOS transistor 332 and a carry output signal cout connected to a source thereof, a carry input signal cin connected to the gate thereof, and a carry output signal cout connected to the drain thereof. A first NMOS transistor 333 having a drain connected and a carry input signal cin connected to the gate thereof, a drain connected to a drain of the first NMOS transistor, a gate connected to the output signal q, and grounded. A second NMOS transistor 334 having a source connected to the voltage gnd, and a source connected to the power supply voltage vvd, a drain thereof connected to a carry output signal cout, and a source connected to the output signal q. Third PMOS transistor 335 to which the gate is connected ).

맥스 아웃 신호 발생부(340)는 전원 전압(Vdd)에 그 소스가 연결되고 제1 노아 게이트(321) 출력에 그 게이트가 연결되는 제4 피모스 트랜지스터(341), 제4 피모스 트랜지스터(341)의 드레인에 그 소스가 연결되고 맥스 입력 신호(maxin)가 그 게이트에 연결되고 맥스 출력 신호(mxout)가 그 드레인에 연결되는 제5 피모스 트랜지스터(342), 맥스 출력 신호(mxout)에 그 드레인이 연결되고 맥스 입력 신호(maxin)가 그 게이트에 연결되는 제3 엔모스 트랜지스터(343), 제3 엔모스 트랜지스터의 드레인에 그 드레인이 연결되고 출력 신호(q)에 그 게이트가 연결되고 접지 전압(gnd)에 그 소스가 연결되는 제4 엔모스 트랜지스터(344), 그리고 접지 전압(gnd)에 그 소스가 연결되고 맥스 아웃 신호(mxout)에 그 드레인이 연결되고 제1 노아 게이트(321) 출력에 그 게이트가 연결되는 제5 엔모스 트랜지스터(345)를 포함한다.The max out signal generator 340 has a fourth PMOS transistor 341 and a fourth PMOS transistor 341 having a source connected to a power supply voltage Vdd and a gate connected to an output of the first NOR gate 321. The fifth PMOS transistor 342, the max output signal mxout, whose source is connected to its drain, its max input signal maxin is connected to its gate, and its max output signal mxout is connected to its drain. A third NMOS transistor 343 in which a drain is connected and a max input signal maxin is connected to the gate thereof, a drain thereof is connected to the drain of the third NMOS transistor, and a gate thereof is connected to the output signal q, and grounded. A fourth NMOS transistor 344 whose source is connected to a voltage gnd, a source thereof is connected to a ground voltage gnd, a drain thereof is connected to a max out signal mxout, and a first NOR gate 321. Fifth Enmo with its gate connected to the output Switch transistor 345.

도 4의 제1 이븐 플립플롭(210)는 도 3의 이븐 플립플롭(210)과 비교하여 제어 신호 발생부(410)와 캐리 아웃 신호 발생부(430), 그리고 맥스 아웃 신호 발생부(440)의 구성이 차이가 있고 클럭 신호 발생부(300)와 출력 신호 발생부(320)의 구성은 동일하다. 설명의 중복을 피하기 위하여 동일한 구성 요소에 대한 설명은 생략된다.The first even flip-flop 210 of FIG. 4 has a control signal generator 410, a carry out signal generator 430, and a max out signal generator 440 compared to the even flip-flop 210 of FIG. 3. There is a difference in the configuration of the clock signal generator 300 and the output signal generator 320 is the same configuration. In order to avoid duplication of description, descriptions of the same components are omitted.

제어 신호 발생부(410)는 맥스 신호(max)와 캐리 입력 신호(cin)를 입력하여 제1 제어 신호(cntl)를 출력하는 노아 게이트(411)와 노아 게이트(411) 출력을 입력하여 제2 제어 신호(cntlb)를 출력하는 인버터(412)를 포함한다.The control signal generator 410 inputs the output of the Noah gate 411 and the Noah gate 411 that input the max signal max and the carry input signal cin to output the first control signal cntl, and the second signal. An inverter 412 outputs a control signal cntlb.

캐리 아웃 신호 발생부(430)는 도 3의 캐리 아웃 신호 발생부(330)에서 설명된 피모스 트랜지스터들(331, 332)과 엔모스 트랜지스터들(333, 334)을 포함하고, 추가적으로 캐리 아웃 신호(cout)와 접지 전압(gnd) 사이에 연결되고 노아 게이트(321) 출력에 게이팅되는 엔모스 트랜지스터(431)를 포함한다.The carry out signal generator 430 includes the PMOS transistors 331 and 332 and the NMOS transistors 333 and 334 described in the carry out signal generator 330 of FIG. 3, and additionally carries a carry out signal. and an NMOS transistor 431 coupled between cout and the ground voltage gnd and gated to the output of the NOR gate 321.

맥스 아웃 신호 발생부(440)는 도 3의 맥스 아웃 신호 발생부(340)에서 설명된 피모스 트랜지스터들(341, 342)과 엔모스 트랜지스터들(343, 344)을 포함하고, 추가적으로 전원 전압(vdd)과 맥스 아웃 신호(mxout) 사이에 연결되고 출력 신호(q)에 게이팅되는 피모스 트랜지스터(441)를 포함한다.The max out signal generator 440 includes the PMOS transistors 341 and 342 and the NMOS transistors 343 and 344 described in the max out signal generator 340 of FIG. vdd) and a max out signal mxout and a PMOS transistor 441 gated to the output signal q.

다시, 도 2로 돌아가서, 카운터 회로(200)는 셋트 신호(set)가 제1 및 제2 이븐/오드 카운터들(210, 211, 212, 213)의 셋트 신호(set)에 공통으로 연결되고, 인버터(204) 출력이 제1 및 제2 이븐/오드 카운터들(210, 211, 212, 213)의 맥스 신호(max)에 공통으로 연결되고, 입력 클럭 신호(clk)는 제1 및 제2 이븐/오드 카운터들(210, 211, 212, 213)의 입력 클럭 신호(clk)에 공통으로 연결된다.2, the counter circuit 200 has a set signal in common with the set signal set of the first and second even / od counters 210, 211, 212, and 213. The output of the inverter 204 is commonly connected to the max signal max of the first and second even / od counters 210, 211, 212, 213, and the input clock signal clk is connected to the first and second even Are commonly connected to the input clock signal clk of the / od counters 210, 211, 212, 213.

제1 이븐 플립플롭(210)의 캐리 입력 신호(cin)는 전원 전압(vdd)에 연결되고, 제1 오드 플립플롭(211)의 캐리 입력 신호(cin)는 제1 이븐 플립플롭(210)의 캐리 출력 신호(cout)에 연결되고, 제2 이븐 플립플롭(212)의 캐리 입력 신호(cin)는 제1 오드 플립플롭(211)의 캐리 출력 신호(cout)에 연결되고, 제2 오드 플립플 롭(213)의 캐리 입력 신호(cin)는 제2 이븐 플립플롭(212)의 캐리 출력 신호(cout)에 연결된다.The carry input signal cin of the first even flip-flop 210 is connected to the power supply voltage vvd, and the carry input signal cin of the first odd flip-flop 211 is connected to the power supply voltage vvd. The carry input signal cin of the second even flip-flop 212 is connected to the carry output signal cout of the first odd flip-flop 211, and the second odd flip flop. The carry input signal cin of the rob 213 is connected to the carry output signal cout of the second even flip-flop 212.

제1 이븐 플립플롭(210)의 맥스 입력 신호(maxin)는 제1 오드 플립플롭(211)의 맥스 아웃 신호(mxout)에 연결되고, 제1 오드 플립플롭(211)의 맥스 입력 신호(maxin)는 제2 이븐 플립플롭(212)의 맥스 아웃 신호(mxout)에 연결되고, 제2 이븐 플립플롭(212)의 맥스 입력 신호(maxin)는 제2 오드 플립플롭(213)의 맥스 아웃 신호(mxout)에 연결되고, 제2 오드 플립플롭(213)의 맥스 입력 신호(maxin)는 전원 전압(vdd)에 연결된다.The max input signal maxin of the first even flip-flop 210 is connected to the max out signal mxout of the first odd flip-flop 211, and the max input signal maxin of the first odd flip-flop 211. Is connected to the max out signal mxout of the second even flip-flop 212, and the max input signal maxin of the second even flip-flop 212 is the max out signal mxout of the second odd flip-flop 213. The max input signal maxin of the second odd flip-flop 213 is connected to the power supply voltage vvd.

제1 및 제2 이븐/오드 플립플롭(210, 211, 212, 213)의 출력 신호들(q)은 카운터 회로(200)의 출력 비트 신호(cnt_out[3:0])를 구성한다.The output signals q of the first and second even / od flip-flops 210, 211, 212, and 213 constitute an output bit signal cnt_out [3: 0] of the counter circuit 200.

이러한 카운터 회로(200)의 동작은 도 5의 타이밍도로 설명된다. 도 5를 참조하면, 셋트 신호(set)의 로직 로우레벨로의 비활성화 상태에서 동기 신호(sync)의 로직 로우레벨 펄스 및 입력 클럭 신호(clk)의 클럭킹에 순차적으로 응답하여 출력 비트 신호(cnt_out[3:0])가 0000(헥사 0)에서 1111(헥사 f)로 카운트된다. 최종 출력 비트 신호(cnt_out[3:0])은 동기 신호(sync)가 로직 로우레벨로 인가되기 전까지 유지된다.The operation of this counter circuit 200 is illustrated by the timing diagram of FIG. Referring to FIG. 5, in response to the logic low level pulse of the synchronization signal sync and the clocking of the input clock signal clk in the inactive state of the set signal set to the logic low level, the output bit signal cnt_out [ 3: 0]) is counted from 0000 (hexa 0) to 1111 (hexa f). The final output bit signal cnt_out [3: 0] is maintained until the sync signal sync is applied to the logic low level.

여기에서, 이븐/오드 카운터들(210, 211, 212, 213)은 입력 클럭 신호(clk)에 앞서서 앞단 카운터의 출력인 캐리 아웃 신호(cout)와 뒷단 카운터의 출력인 맥스 아웃 신호(mxout)가 캐리 출력 신호(cin)와 맥스 입력 신호(maxin)로 미리 입력되기 때문에, 출력 비트 신호(cnt_out[3:0])은 입력 클럭 신호(clk)에 응답하여 결 정된다. 이에 따라 카운터 회로(200)는 고속 동작이 가능하다.Here, the even / od counters 210, 211, 212, and 213 have a carry out signal cout, which is the output of the front counter, and a max out signal mxout, which is the output of the rear counter, before the input clock signal clk. Since the carry output signal cin and the max input signal maxin are input in advance, the output bit signal cnt_out [3: 0] is determined in response to the input clock signal clk. Accordingly, the counter circuit 200 can operate at high speed.

본 실시예의 4 비트 카운터 회로를 확장하여 8 비트 카운터 회로로 구성한 예가 도 6에 도시되어 있다. 도 6의 카운터 회로(600)는 앞서 설명한 도 2의 카운터 회로(200)의 연결 관계와 동일한 방법으로 제1 내지 제4 이븐/오드 카운터 들(610-617)이 연결된다. 카운터 회로(600)의 동작은 도 7에 도시된 바와 같이, 입력 클럭 신호(clk)에 클럭킹되어 출력 비트 신호(cnt_out[7:0])가 순차적으로 00000000(헥사 00)에서 11111111(헥사 ff)까지 카운트된다.An example in which the 4-bit counter circuit of the present embodiment is extended and configured as an 8-bit counter circuit is shown in FIG. In the counter circuit 600 of FIG. 6, the first to fourth even / od counters 610-617 are connected in the same manner as that of the counter circuit 200 of FIG. 2. As shown in FIG. 7, the operation of the counter circuit 600 is clocked to the input clock signal clk so that the output bit signal cnt_out [7: 0] is sequentially changed from 00000000 (hexa 00) to 11111111 (hexa ff). Is counted up.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 카운터 회로에 의하면, 회로의 구성을 최소화하여 고속 동작이 가능하고 출력 비트 신호 확장이 용이하다.According to the counter circuit of the present invention described above, the configuration of the circuit is minimized to enable high speed operation and to easily expand the output bit signal.

Claims

A logic unit for inputting a sync signal and a max out signal indicating the start of counting to output a max signal, an even flip-flop that is enabled for the max signal and generates an even output bit signal in response to a carry input signal, and A counter circuit comprising an odd flip-flop enabled and generating an odd output bit signal in response to a carry input signal,

The even flip-flop or the odd flip-flop

A clock generator including a first inverter configured to input the input clock signal to generate the first clock signal, and a second inverter configured to input the first clock signal to generate the second clock signal;

A third inverter for inputting the max signal, a NAND gate for inputting the carry input signal and the inverter output for outputting the first control signal, and a fourth for inputting the first control signal for generating the second control signal A control signal generator having an inverter;

An output signal generator for generating the output bit signal in response to a set signal, the first and second control signals, and the first and second clock signals;

A carry out signal generator configured to generate the carry out signal by a gate receiving the carry input signal and the output bit signal and a plurality of transistors connected to the gate; And

And a max out signal generator configured to generate the max out signal by a gate receiving the max input signal and the output signal and a plurality of transistors connected to the gate.

delete

The method of claim 1, wherein the control signal generator

A noah gate for inputting the max signal and the carry input signal to output the first control signal; And

And an inverter configured to input an output of the noah gate to output the second control signal.

The method of claim 1, wherein the carry out signal generating unit

A first NOR gate for inputting the output bit signal and the set signal;

A first PMOS transistor having a source connected to a power supply voltage and a gate connected to the first NOR gate output;

A second PMOS transistor having a source connected to a drain of the first PMOS transistor, a carry input signal connected to a gate thereof, and a carry output signal connected to a drain thereof;

A first NMOS transistor having a drain connected to the carry output signal and a carry input signal connected to the gate thereof;

A second NMOS transistor having a drain connected to a drain of the first NMOS transistor, a gate connected to the output bit signal, and a source connected to a ground voltage; And

And a third PMOS transistor connected at a source thereof to the power supply voltage, at a drain thereof to the carry output signal, and at a gate thereof to the output bit signal.

The method of claim 1, wherein the carry out signal generating unit

A NOR gate for inputting the output bit signal and the set signal;

A first PMOS transistor having a source connected to a power supply voltage and a gate connected to the NOR gate output;

And a third NMOS transistor having a source connected to the ground voltage, a drain connected to the carry output signal, and a gate connected to the NOR gate output.

The method of claim 1, wherein the max out signal generating unit

A NOR gate for inputting the output bit signal and the set signal;

A first PMOS transistor having a source connected to the power supply voltage and a gate connected to the NOR gate output;

A second PMOS transistor having a source connected to a drain of the first PMOS transistor, a max input signal connected to a gate thereof, and a max output signal connected to a drain thereof;

A first NMOS transistor connected at a drain thereof to the max output signal and at a gate thereof to the max input signal;

And a third NMOS transistor having a source connected to the ground voltage, a drain connected to the max out signal, and a gate connected to the NOR gate output.

The method of claim 1, wherein the max out signal generating unit

A NOR gate for inputting the output bit signal and the set signal;

And a third PMOS transistor connected at a source thereof to the power supply voltage, at a drain thereof to the max out signal, and at a gate thereof to the output bit signal.