KR100598477B1 - Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material - Google Patents

Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material Download PDF

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Abstract

본 발명은 마이크로전자 기판과 이 마이크로 전자 기판에서 도전 재료를 제거하기 위한 방법에 관한 것이다. 일 실시예에서, 마이크로전자 기판은 도전 재료의 표면에 있는 초기에 날카로운 코너를 가지는 리세스를 갖는 도전 재료 또는 반도체 재료를 포함한다. 코너는, 예를 들어, 이 코너에 인접하게 배치된 전해질 유체와 유체 교통하는 전극에 전압을 인가함으로써, 무디게 형성되거나 또는 둥글게 될 수 있다. 전극으로부터 코너를 통해서 유동하는 전류는 코너의 도전 재료를 산화시킬 수 있으며, 산화된 재료는 화학 에칭 공정으로 제거될 수 있다.The present invention relates to a microelectronic substrate and a method for removing a conductive material from the microelectronic substrate. In one embodiment, the microelectronic substrate comprises a conductive material or semiconductor material having recesses with initially sharp corners on the surface of the conductive material. The corner may be blunted or rounded, for example, by applying a voltage to an electrode in fluid communication with an electrolyte fluid disposed adjacent to the corner. The current flowing from the electrode through the corner can oxidize the conductive material at the corner, which can be removed by a chemical etching process.

마이크로전자 기판, 전해질 유체, 도전 재료, 전극, 에칭Microelectronic Substrates, Electrolyte Fluids, Conductive Materials, Electrodes, Etching

Description

무딘 코너형 간극들을 갖는 도전 재료를 구비한 마이크로전자 기판과, 도전 재료를 제거하기 위한 연관된 방법들{Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material}Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material

관련 출원들
이 출원은, 2000년 8월 30일에 출원되고 제목이 "Methods and Apparatus for Removing Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/651,779호(대리인 문서 번호 제108298515US호)와, 2001년 6월 21일에 출원되고 제목이 "Methods and Apparatus for Electrical, Mechanical and/or Chemical Removal of Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/888,084호(대리인 문서 번호 제108298515US1호)와, 2001년 6월 21일에 출원되고 제목이 "Methods and Apparatus for Electrically and/or Chemically-Mechanically Removing Conductive Material From a Microelectronic Substrate"인 미국 출원 번호 제09/888,002호(대리인 문서 번호 제108298515US3호)의 부분적 연속물이며, 이들 모두 본 명세서 내에 참조로서 온전히 포함되어 있다.
기술 분야
본 발명은 마이크로전자 기판으로부터 도전 재료 및/또는 반도체 재료를 제거하기 위한 방법 및 장치에 관한 것이다.
Related Applications
This application is filed on August 30, 2000, entitled " Methods and Apparatus for Removing Conductive Material From a Microelectronic Substrate, " US Application No. 09 / 651,779 (Attorney Docket No. 108298515US), 6, 2001. United States Application No. 09 / 888,084 filed on May 21, entitled "Methods and Apparatus for Electrical, Mechanical and / or Chemical Removal of Conductive Material From a Microelectronic Substrate" (Representative Document No. 108298515US1), 2001 Partial series of U.S. Application No. 09 / 888,002 (Attorney Docket No. 108298515US3), filed June 21 and entitled "Methods and Apparatus for Electrically and / or Chemically-Mechanically Removing Conductive Material From a Microelectronic Substrate" All of which are incorporated herein by reference in their entirety.
Technical field
The present invention relates to methods and apparatus for removing conductive and / or semiconductor materials from microelectronic substrates.

마이크로전자 기판들과 기판 조립체들은 통상적으로 도전 라인에 연결된 트랜지스터 및 트랜지스터 게이트와 같은 부분을 가지는 반도체 재료를 포함한다. 트랜지스터 게이트(도 1A 내지 도 1C에 개략적으로 도시된)를 형성하기 위한 하나의 종래 방법은 샬로우 트렌치 분리(shallow trench isolation; STI)이다. 먼저, 도 1A에 있어서, 통상적으로 STI 공정은 적어도 부분적으로 도전 재료(11)를 형성하기 위하여 반도체 기판(10)을 도핑하는 단계를 포함한다. 산화물층(14)은 도전 재료(11) 상에 배치되고, 질화물층(15)은 상기 산화물층(14) 상에 배치된다. 마스크 개방부(17)를 가지는 마스크(16)는 그때 산화물층(14)에 대해서 배치되고 반도체 기판(10)은 도 1B에 도시된 간극(60)을 형성하도록 에칭된다. 도 1C에 도시된 바와 같이, 간극(60)은 게이트 산화물층(61)으로 코팅되고, 게이트 재료(62)는 상기 게이트 산화물(61)에 인접하게 배치된다. 따라서 게이트 산화물(61)은 인접 게이트와 전기적으로 절연될 수 있다. 질화물층(14)과 산화물층(15)은 그때 제거될 수 있다.Microelectronic substrates and substrate assemblies typically include a semiconductor material having portions such as transistors and transistor gates connected to conductive lines. One conventional method for forming transistor gates (shown schematically in FIGS. 1A-1C) is shallow trench isolation (STI). First, in FIG. 1A, an STI process typically includes doping the semiconductor substrate 10 to at least partially form the conductive material 11. The oxide layer 14 is disposed on the conductive material 11, and the nitride layer 15 is disposed on the oxide layer 14. A mask 16 having a mask opening 17 is then disposed with respect to the oxide layer 14 and the semiconductor substrate 10 is etched to form the gap 60 shown in FIG. 1B. As shown in FIG. 1C, the gap 60 is coated with a gate oxide layer 61, and the gate material 62 is disposed adjacent to the gate oxide 61. Thus, the gate oxide 61 may be electrically insulated from the adjacent gate. The nitride layer 14 and the oxide layer 15 can then be removed.

도 1A 내지 C와 함께 상술된 STI 구조를 갖는 한 단점은 도전 재료(11)가 간극(60)의 에지에서[도 1B와 1C에 도시된] 날카로운 코너(63)를 가진다는 것이다. 날카로운 코너(63)는 인접한 반도체 부분의 동작과 간섭될 수 있는 전자기 복사열(일반적으로 안테나 방식으로)을 방출할 수 있다. 상술된 단점에 대한 한 종래 접근 방안은 반도체 기판(10)을 고온 환경[즉, 약 1050℃]에 노출함으로써, 날카로운 코너(63)의 재료를 산화시키는 것이다. 산화된 재료는 그 다음 코너를 무디게 하도록 제거된다. 상기 접근 방안에 대한 한 결점은 고온으로 달성될 수 있는 곡률이 제한될 수 있다는 것이다. 다른 단점은 고온은 반도체 기판의 부분 또는 구성요소를 손상시킬 수 있다는 것이다. 또 다른 단점은 고온 처리는 비용이 많이 소요되고, 이것은 반도체 기판으로 형성된 제조물의 비용을 상승시킬 수 있다.One disadvantage with the STI structure described above in conjunction with FIGS. 1A-C is that the conductive material 11 has sharp corners 63 (shown in FIGS. 1B and 1C) at the edge of the gap 60. The sharp corners 63 may emit electromagnetic radiation (generally in an antenna manner) that may interfere with the operation of adjacent semiconductor portions. One conventional approach to the above-mentioned disadvantage is to oxidize the material of the sharp corner 63 by exposing the semiconductor substrate 10 to a high temperature environment (ie, about 1050 ° C.). The oxidized material is then removed to blunt the corners. One drawback to this approach is that the curvature that can be achieved at high temperatures can be limited. Another disadvantage is that high temperatures can damage parts or components of the semiconductor substrate. Another disadvantage is that high temperature processing is expensive, which can increase the cost of the article formed from the semiconductor substrate.

반도체 기판에서 부피가 큰 도전 재료를 제거하기 위한 한 종래 기술은 도전층의 일부를 제거하기 위하여, 중간 전해질을 통해서 교류를 도전층에 인가하는 단계를 포함한다. 도 2A에 도시된 일 구성에서, 종래 장치(60)는 전원(21)에 연결된 제 1 전극(20a) 및 제 2 전극(20b)을 포함한다. 제 1 전극(20a)은 반도체 기판(10)의 금속층(11a)에 직접 부착되고 제 2 전극(20b)은 전해질(31)과 접촉할 때까지 제 2 전극을 아래로 이동시킴으로써, 금속층(11a)의 표면에 놓여진 액체 전해질(31)에 적어도 부분적으로 잠겨진다. 배리어(22)는 제 1 전극(20a)이 전해질(31)과 직접 접촉하는 것을 방지한다. 전원(21)은 도전층(11a)으로부터 도전 재료를 제거하기 위하여, 제 1 전극(20a) 및 제 2 전극(20b)을 통해서 기판으로 교류 전류를 인가한다. 교류 신호는 발명의 명칭이 "실리콘 집적 회로에서 티타늄-백금-금 금속화에서의 백금의 전기에칭"(벨 연구소)이고 본원에서 참고로 전체적으로 합체된 프란켄탈(Frankenthal) 씨 등에 의해서 공개된 여러 파형을 가질 수 있다.One prior art for removing bulky conductive material from a semiconductor substrate includes applying alternating current to the conductive layer through an intermediate electrolyte to remove a portion of the conductive layer. In one configuration shown in FIG. 2A, the prior art device 60 includes a first electrode 20a and a second electrode 20b connected to a power source 21. The first electrode 20a is attached directly to the metal layer 11a of the semiconductor substrate 10 and the second electrode 20b is moved downward until the second electrode 20b is in contact with the electrolyte 31, thereby the metal layer 11a. It is at least partially submerged in the liquid electrolyte 31 placed on the surface thereof. The barrier 22 prevents the first electrode 20a from making direct contact with the electrolyte 31. The power source 21 applies an alternating current to the substrate through the first electrode 20a and the second electrode 20b to remove the conductive material from the conductive layer 11a. The alternating signal is a waveform of the invention entitled "Electroetching of Platinum in Titanium-Platinum-Gold Metallization in Silicon Integrated Circuits" (Bell Laboratories) and published by Mr. Frankenthal et al., Incorporated herein by reference in its entirety. Can have

도 2A에 도시된 장치의 한 단점은 배리어(22)는 제 1 전극(20a)이 부착되는 영역에서 전해질(31)이 기판과 접촉하는 것을 방지하므로, 상기 영역에서 도전층(11a)에서 재료를 제거할 수 없다는 것이다. 다른 방안으로, 만약, 제 1 전극(20a)이 상기 영역에서 전해질과 접촉한다면, 전해질 공정은 제 1 전극(20a)의 품질을 악화시킬 수 있다. 다른 단점은 전해질 공정이 반도체 기판(10)에서 재료를 균일하게 제거할 수 없다는 것이다. 예를 들어, 제 1 전극(20a)에 직접 전기 접속되지 않는 잔류 도전 재료의 "아일랜드(island)"가 도전층(11a)에서 계발될 수 있다. 잔류 도전 재료는 도전 라인의 형성 및/또는 동작과 저해될 수 있으며, 제 1 전극(20a)이 상기 "아일랜드(island)"에 결합되도록 재배치되지 않는다면, 전해질 공정에서 제거하는 것이 난해하거나 또는 불가능할 수 있다.One disadvantage of the device shown in FIG. 2A is that barrier 22 prevents electrolyte 31 from contacting the substrate in the region to which first electrode 20a is attached, thereby preventing the material from conductive layer 11a in that region. It cannot be removed. Alternatively, if the first electrode 20a is in contact with the electrolyte in the region, the electrolyte process may deteriorate the quality of the first electrode 20a. Another disadvantage is that the electrolyte process cannot uniformly remove material from the semiconductor substrate 10. For example, an "island" of residual conductive material that is not directly electrically connected to the first electrode 20a may be developed in the conductive layer 11a. Residual conductive material may interfere with the formation and / or operation of conductive lines and may be difficult or impossible to remove in an electrolyte process unless the first electrode 20a is repositioned to couple to the “island”. have.

상술된 일부 상기 단점들에 대한 접근 방법은 도전 재료가 제거되는 균일성을 증가시키기 위하여 반도체 기판(10)의 주변 주위에 복수의 제 1 전극(20a)을 부착하는 것이다. 그러나 도전 재료의 아일랜드는 추가 제 1 전극(20a)에도 불구하고 남아있다. 다른 접근 방안은 탄소와 같은 비활성 재료로 전극들(20a,20b)을 형성하고 배리어(22)를 제거하여 전해질(31)과 접촉하게 도전층(11a)의 면적을 증가시키는 것이다. 그러나 상기 비활성 전극들은 도전 재료를 제거할 때, 더욱 반응성 전극으로서 효과적이지 않으며, 비활성 전극들은 반도체 기판(10) 상에 잔류 도전 재료를 남겨둘 수 있다.An approach to some of the above disadvantages described above is to attach a plurality of first electrodes 20a around the periphery of the semiconductor substrate 10 to increase the uniformity in which the conductive material is removed. However, the island of conductive material remains despite the additional first electrode 20a. Another approach is to form the electrodes 20a and 20b with an inert material such as carbon and remove the barrier 22 to increase the area of the conductive layer 11a in contact with the electrolyte 31. However, the inactive electrodes are not as effective as the reactive electrode when removing the conductive material, and the inactive electrodes can leave the remaining conductive material on the semiconductor substrate 10.

도 2B는 두 반도체 기판들(10)이 전해질(31)을 수용하는 용기(30)에 부분적으로 담겨지는 상술된 일부 단점들에 대한 접근 방안을 도시한다. 제 1 전극(20a)은 한 기판(10)에 부착되고 제 2 전극(20b)은 다른 기판(10)에 부착된다. 이 접근 방안의 장점은 전극(20a,20b)이 전해질과 접촉하지 않는다는 것이다. 그러나 도전 재료의 아일랜드들은 전해질 공정이 완료된 이후에도 여전히 남아 있고, 전극들(20a,20b)이 반도체 기판(10)에 부착되는 지점에서 도전 재료를 제거하는 것이 어려울 수 있다.FIG. 2B illustrates an approach to some of the aforementioned disadvantages in which two semiconductor substrates 10 are partially contained in a vessel 30 containing an electrolyte 31. The first electrode 20a is attached to one substrate 10 and the second electrode 20b is attached to the other substrate 10. The advantage of this approach is that the electrodes 20a and 20b are not in contact with the electrolyte. However, islands of conductive material still remain after the electrolyte process is complete, and it may be difficult to remove the conductive material at the point where electrodes 20a and 20b are attached to semiconductor substrate 10.

본 발명은 둥근 코너를 갖는 리세스를 구비한 도전 재료를 포함하는 마이크로전자 기판과, 이러한 마이크로전자 기판을 형성하는 방법에 관한 것이다. 본 발명의 한 양태에 따른 방법은, 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계를 포함한다. 도전 재료는 제 1 플레인(plane)의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어진다. 상기 도전 재료는 상기 제 1 표면과 제 2 표면들 사이에 코너를 더 구비한다. 또한, 본 방법은 제 1 전극 및 제 2 전극을 전해질 유체와 유체 교통하게 배치함으로써 코너로부터 도전 재료의 적어도 일부를 제거하고, 전극들 중 적어도 한 전극을 전위원에 결합하는 단계를 포함한다. 코너로부터 도전 재료를 제거하는 공정은 코너가 둥글게 될 때, 도전 재료가 감소되는 레이트에 따라서 자가 제한될 수 있다.The present invention relates to a microelectronic substrate comprising a conductive material having a recess with rounded corners and a method of forming such a microelectronic substrate. The method according to one aspect of the invention includes disposing an electrolyte fluid adjacent a conductive material of a microelectronic substrate. The conductive material has a first surface of a first plane and a recess of the first surface, the recess being bounded by a second surface of the second plane. The conductive material further has a corner between the first surface and the second surfaces. The method also includes removing at least a portion of the conductive material from the corner by placing the first electrode and the second electrode in fluid communication with the electrolyte fluid, and coupling at least one of the electrodes to the front panel. The process of removing the conductive material from the corner may self limit depending on the rate at which the conductive material is reduced when the corner is rounded.

본 발명의 다른 형태에 있어서, 마이크로전자 기판을 형성하기 위한 방법은 일반적인 부도체 재료(nonconductor material)를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 단계를 포함한다. 본 방법은 일반적인 부도체 재료를 통해 도전 재료로 연장되는 리세스를 형성할 수 있고, 상기 리세스는 도전 재료와 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정한다. 본 방법은 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게 하기 위하여, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정을 더 포함할 수 있다.In another aspect of the invention, a method for forming a microelectronic substrate includes disposing a common nonconductor material adjacent to a conductive material of the microelectronic substrate. The method can form a recess extending through the common non-conductive material to the conductive material, the recess defining a corner at least adjacent the interface between the conductive material and the general non-conductive material. The method may further include removing at least a portion of the conductive material from the corners to at least partially blunt the corners by exposing the corners to dislocations.

본 발명은 또한 일반적인 부도체 재료를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 공정과 일반적인 부도체 재료를 통해 도전 재료로 연장되는 리세스를 형성하는 단계를 포함할 수 있는 방법에 의해서 형성된 마이크로전자 기판에 관한 것이다. 상기 리세스는 도전 재료와 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정한다. 본 방법은 적어도 부분적으로 무딘 코너(blunt corner)까지 상기 코너로부터 적어도 일부의 도전 재료를 제거하는 공정을 더 포함할 수 있다.The invention also relates to a microelectronic substrate formed by a method that may include placing a common nonconductive material adjacent to a conductive material of a microelectronic substrate and forming a recess extending through the common nonconductive material to the conductive material. It is about. The recess defines a corner at least adjacent the interface between the conductive material and the general non-conductive material. The method may further comprise removing at least some conductive material from the corner to at least partially blunt corner.

본 발명의 다른 형태에 있어서, 마이크로전자 기판은 전해질 유체를 마이크로전자 기판의 도전 재료에 인접하게 배치하는 단계를 포함하는 방법에 의해서 형성될 수 있으며, 상기 도전 재료는 제 1 플레인의 제 1 표면과 상기 제 1 표면의 리세스를 구비한다. 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 둘러싸일 수 있으며, 상기 도전 재료는 제 1 표면과 제 2 표면 사이의 코너를 구비할 수 있다. 본 방법은 제 1 전극 및 제 2 전극을 전해질 유체와 유체 교통하게 배치함으로써, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정과, 전극들 중 적어도 한 전극을 전위원에 결합시킴으로써, 코너로부터 도전 재료의 적어도 일부를 제거하는 공정을 더 포함할 수 있다.In another aspect of the invention, the microelectronic substrate can be formed by a method comprising disposing an electrolyte fluid adjacent to a conductive material of the microelectronic substrate, the conductive material being in contact with the first surface of the first plane. And a recess in the first surface. The recess may be surrounded by a second surface of the second plane, and the conductive material may have a corner between the first surface and the second surface. The method includes removing at least a portion of the conductive material from the corner by placing the first electrode and the second electrode in fluid communication with the electrolyte fluid, and by coupling at least one of the electrodes to the front panel, thereby conducting the conductive material from the corner. It may further comprise the step of removing at least a portion of the.

도 1A 내지 C는 종래 기술에 따라 반도체 기판에 반도체 형태를 형성하기 위한 샬로우 트렌치 분리 공정을 개략적으로 도시한 도면.1A-C schematically illustrate a shallow trench isolation process for forming a semiconductor form on a semiconductor substrate in accordance with the prior art;

도 2A 내지 B는 종래 기술에 따른 반도체 기판에서 도전 재료를 제거하기 위한 장치를 부분 및 개략적으로 도시한 측입면도.2A-B are side elevation views, partially and schematically, of an apparatus for removing conductive material from a semiconductor substrate in accordance with the prior art;

도 3은 본 발명의 일 실시예에 따라 마이크로전자 기판으로부터 도전 재료를 제거하기 위한 한 쌍의 전극들과 지지 부재를 구비한 장치를 부분 및 개략적으로 도시한 측입면도.3 is a partial and schematic side elevation view of a device having a pair of electrodes and a support member for removing conductive material from a microelectronic substrate, in accordance with an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따라서 도전 재료를 제거하고 이 재료가 제거되는 마이크로전자 기판의 특성을 감지하기 위한 장치를 부분 및 개략적으로 도시한 측입면도.FIG. 4 is a partial and schematic side elevation view of a device for removing a conductive material and sensing characteristics of a microelectronic substrate from which the material is removed in accordance with another embodiment of the present invention. FIG.

도 5는 본 발명의 다른 실시예에 따라 두 전해질을 포함하는 장치를 부분 및 개략적으로 도시한 측입면도.Figure 5 is a side elevational view, partially and schematically, of a device comprising two electrolytes in accordance with another embodiment of the present invention.

도 6은 본 발명의 추가 실시예에 따라 복수의 전극들에 인접한 기판을 부분 및 개략적으로 도시한 평면도.6 is a plan view partially and schematically showing a substrate adjacent a plurality of electrodes in accordance with a further embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 따른 기판 및 전극의 횡단 측입면도.7 is a cross-sectional side view of a substrate and an electrode in accordance with another embodiment of the present invention.

도 8A는 본 발명의 다른 실시예에 따른 전극 쌍들을 수용하기 위한 지지부의 일부를 같은 크기로써 부분 및 개략적으로 도시한 도면.8A is a partial and schematic view of the same size of a portion of a support for receiving electrode pairs according to another embodiment of the present invention;

도 8B 내지 도 8C는 본 발명의 추가 실시예에 따른 전극들을 같은 크기로 도시한 도면.8B-8C show electrodes of the same size in accordance with a further embodiment of the present invention.

도 9A 및 도 9B는 본 발명의 다른 실시예에 따라 마이크로전자 기판을 전해질 처리하기 위한 회로 및 파형을 개략적으로 도시한 도면.9A and 9B schematically illustrate circuits and waveforms for electrolytically treating a microelectronic substrate in accordance with another embodiment of the present invention.

도 10A 내지 10F는 본 발명의 일실시예에 따라 마이크로전자 기판의 도전 재료의 간극의 모서리를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 개략적으로 도시한 도면.10A-10F schematically illustrate a process for rounding or blunting the edges of gaps in a conductive material of a microelectronic substrate in accordance with one embodiment of the present invention.

도 11은 본 발명의 다른 실시예에 따른 마이크로전자 기판의 도전 재료의 간극의 모서리를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 부분 및 개략적으로 도시한 도면.FIG. 11 is a partial and schematic illustration of a process for rounding or blunting the corners of a gap of a conductive material of a microelectronic substrate in accordance with another embodiment of the present invention. FIG.

본원은 마이크로전자 장치의 제조에 사용되는 기판 조립체 및/또는 이 마이크로전자 기판으로부터 도전 재료를 제거하기 위한 방법 및 장치에 대해서 기술한다. 본 발명의 많은 특정 실시예들은 상기 실시예들을 전체적으로 이해할 수 있도록 하기 설명 및 도 3 내지 11에서 기술된다. 그러나 당업자는 본 발명은 추가 실시예를 가지거나 또는 하기의 여러 상세한 설명 없이 실행될 수 있다는 것을 이해할 것이다.The present disclosure describes a substrate assembly used in the manufacture of a microelectronic device and / or a method and apparatus for removing conductive material from the microelectronic substrate. Many specific embodiments of the present invention are described in the following description and in FIGS. 3 to 11 in order to provide a thorough understanding of the above embodiments. However, those skilled in the art will appreciate that the present invention may be practiced with additional embodiments or without the following detailed description.

도 3 내지 9B 및 이와 연관된 설명은 일반적으로 본 발명의 실시예에 따라 마이크로전자 기판에서 도전 재료를 제거하기 위한 장치에 관한 것이다. 도 10A 내지 11 및 이와 연관된 설명은, 예를 들어, 도 3 내지 9B에 대해서 기술한 유형의 장치를 사용함으로써, 도전 재료의 코너들을 둥글게 하거나 또는 무디게 형성하는 기술에 관한 것이다. 본원에서 사용되는 용어 즉, 도전 재료는 구리, 백금 및 알루미늄과 같은 금속 뿐 아니라 도핑된 실리콘 및/또는 폴리실리콘과 같은 반도체 재료들을 포함한다. 용어 마이크로전자 기판은 일반적으로 반도체 장치와 같은, 마이크로전자 부분들을 지지하도록 구성된 기판 조립체들을 지칭하는 것이다.3-9B and related descriptions generally relate to an apparatus for removing a conductive material from a microelectronic substrate in accordance with an embodiment of the present invention. 10A-11 and related descriptions relate to a technique for rounding or blunting corners of the conductive material, for example by using a device of the type described with respect to FIGS. 3-9B. As used herein, the term conductive material includes metals such as copper, platinum, and aluminum, as well as semiconductor materials such as doped silicon and / or polysilicon. The term microelectronic substrate is generally referring to substrate assemblies configured to support microelectronic portions, such as semiconductor devices.

도 3은 본 발명의 실시예에 따라 기판 조립체(110) 또는 마이크로전자 기판에서 도전 재료를 제거하기 위한 장치(160)를 부분 및 개략적으로 도시한 측입면도이다. 본 실시예의 한 형태에서, 장치(160)는 액체 또는 겔 상태일 수 있는 전해질(131)을 수용하는 용기(130)를 포함한다. 본원에서 사용되는 바와 같이, 용어 전해질 및 전해질 유체는 일반적으로 전해질 액체 또는 겔을 언급하는 것이다. 전해질 유체와 유체 교통하는 구조체들은 그에 따라서 전해질 액체 또는 겔과 유체 교통한다.FIG. 3 is a partial and schematic side elevation view of a device 160 for removing conductive material from a substrate assembly 110 or a microelectronic substrate in accordance with an embodiment of the present invention. In one form of this embodiment, the device 160 includes a container 130 containing an electrolyte 131 that may be in a liquid or gel state. As used herein, the terms electrolyte and electrolyte fluid generally refer to an electrolyte liquid or gel. Structures in fluid communication with the electrolyte fluid are thus in fluid communication with the electrolyte liquid or gel.

마이크로전자 기판(110)은 에지 표면(112)과 두 페이스 표면(113)을 가진다. 지지 부재(140)는 기판(110)의 페이스 표면들(113) 중 적어도 한 페이스 표면 위의 도전층(111)이 전해질(131)과 접촉하도록, 용기(130)에 대해서 마이크로전자 기판(110)을 지지한다. 도전층(111)은 백금, 텅스텐, 탄탈, 금, 구리 또는 다른 도전 재료와 같은 금속을 포함할 수 있다. 본 실시예의 다른 형태에서, 지지 부재(140)는 용기(130)에 대해서 마이크로전자 기판(110)과 지지 부재를 이동시키는 기판 구동 유닛(141)에 결합된다. 예를 들어, 기판 구동 유닛(141)은 지지 부재(140)[화살표 "A"에 표시된 바와 같이]를 병진 이동시키거나 및/또는 [화살표 "B"에 표시된 바와 같이] 지지 부재(140)를 회전시킬 수 있다.Microelectronic substrate 110 has an edge surface 112 and two face surfaces 113. The support member 140 is attached to the microelectronic substrate 110 with respect to the container 130 such that the conductive layer 111 on at least one of the face surfaces 113 of the substrate 110 contacts the electrolyte 131. Support. The conductive layer 111 may comprise a metal such as platinum, tungsten, tantalum, gold, copper or other conductive material. In another form of this embodiment, the support member 140 is coupled to the substrate drive unit 141 which moves the microelectronic substrate 110 and the support member relative to the container 130. For example, the substrate drive unit 141 translates the support member 140 (as indicated by arrow "A") and / or moves the support member 140 (as indicated by arrow "B"). Can be rotated.

장치(160)는 제 1 전극(120a) 및 제 2 전극(120b)(총칭하여 전극(120)이라 지칭함)을 더 포함할 수 있고, 이 전극은 지지 부재(124)에 의해 마이크로전자 기판(110)에 대해 지지된다. 본 실시예의 일 양태에서, 지지 아암(124)은 마이크로전자 기판(110)에 대하여 전극(120)을 이동시키기 위해 전극 구동 유닛(123)에 결합된다. 예로서, 전극 구동 유닛(123)은 전극을 마이크로전자 기판(110)의 도전층(111)을 향해, 그리고, 그로부터 멀어지는 방향으로 이동(화살표 "C"로 표시) 및/또는 도전층(111)에 실질적으로 평행한 평면내의 횡단방향("화살표 "D"로 표시)으로 이동시킬 수 있다. 대안적으로, 전극 구동 유닛(123)은 다른 형태로 전극을 이동시킬 수 있거나, 기판 구동 유닛(141)이 기판(110)과 전극(120) 사이의 충분한 상대 운동을 제공하는 경우에, 전극 구동 유닛(123)이 제거될 수 있다.The device 160 may further comprise a first electrode 120a and a second electrode 120b (collectively referred to as electrode 120), which is supported by the support member 124 to form the microelectronic substrate 110. Is supported. In one aspect of this embodiment, the support arm 124 is coupled to the electrode drive unit 123 to move the electrode 120 relative to the microelectronic substrate 110. For example, the electrode drive unit 123 moves the electrode toward and away from the conductive layer 111 of the microelectronic substrate 110 (indicated by arrow “C”) and / or the conductive layer 111. Can be moved in a transverse direction (indicated by an "arrow" D ") in a plane that is substantially parallel to the electrode. Alternatively, the electrode drive unit 123 can move the electrode in a different form or the substrate drive unit 141 ) Provides sufficient relative motion between the substrate 110 and the electrode 120, the electrode drive unit 123 can be removed.

도 3을 참조로 상술된 실시예에서, 전극(120)은 전해질(131)과 도전층(111)에 전류를 공급하기 위한 도선(128)으로 전원(121)에 연결된다. 동작시, 전원(121)은 교류 전류(단상 또는 다상)를 전극(120)에 공급한다. 전류는 전해질(131)을 통과하고, 도전층(111)과 전기화학적으로 반응하여 도전층(111)으로부터 재료(예로서, 원자 또는 원자의 그룹)를 제거한다. 전극(120) 및/또는 기판(110)은 도전층(111)의 선택된 부분으로부터 또는 전체 도전층(111)으로부터 재료를 제거하기 위해 서로에 대해 이동할 수 있다.In the embodiment described above with reference to FIG. 3, the electrode 120 is connected to the power source 121 with a conductive wire 128 for supplying current to the electrolyte 131 and the conductive layer 111. In operation, the power source 121 supplies an alternating current (single phase or polyphase) to the electrode 120. The current passes through the electrolyte 131 and reacts electrochemically with the conductive layer 111 to remove material (eg, atoms or groups of atoms) from the conductive layer 111. Electrode 120 and / or substrate 110 may move relative to each other to remove material from selected portions of conductive layer 111 or from the entire conductive layer 111.

도 3에 도시된 장치(160)의 실시예의 일 양태에서, 전극(120)과 도전층(111) 사이의 거리(D1)는 제 1 전극(120a)과 제 2 전극(120b) 사이의 거리(D2) 보다 작게 설정된다. 또한, 전해질(131)은 실질적으로 도전층(111) 보다 높은 저항을 갖는다. 따라서 교류 전류는, 제 1 전극(120a)으로부터 유전체(131)를 통해 제 2 전극(120b)으로 직접 흐르기보다는, 제 1 전극(120a)으로부터 전해질(131)을 통해 도전층(111)으로, 그리고 다시 전해질(131)을 통해 제 2 전극(120b)으로의 최저 저항 경로를 따르게 된다. 대안적으로, 저 유전성 재료(도시되지 않음)가 제 1 전극(120a)과 제 2 전극(120b) 사이에 위치되어 도전층(111)을 통한 제 1 통로가 아닌 전극(120) 사이의 직접 전기 소통을 단절시킬 수 있다. In one aspect of the embodiment of the device 160 shown in FIG. 3, the distance D 1 between the electrode 120 and the conductive layer 111 is the distance between the first electrode 120a and the second electrode 120b. It is set smaller than (D 2 ). In addition, the electrolyte 131 has a substantially higher resistance than the conductive layer 111. Therefore, the alternating current flows from the first electrode 120a to the conductive layer 111 through the electrolyte 131 rather than directly from the first electrode 120a to the second electrode 120b through the dielectric 131. Again following the lowest resistance path through the electrolyte 131 to the second electrode 120b. Alternatively, a low dielectric material (not shown) is positioned between the first electrode 120a and the second electrode 120b to allow direct electrical communication between the electrode 120 and not the first passage through the conductive layer 111. Can break communication.

도 3에 도시된 장치(160)의 실시예의 일 특징은 전극(120)이 기판(110)의 도전층(111)과 접촉하지 않는다는 것이다. 이 배열의 장점은 도 1 및 도 2를 참고로 상술된 전극(120)과 도전층(111) 사이에 직접 전기 접속으로부터 초래되는 잔류 도전 재료를 제거할 수 있게 하는 것이다. 예로서, 장치(160)는 전극(120)이 도전층(111)과 접촉하지 않기 때문에, 도전층과 전극 사이의 접촉 영역에 인접한 잔류 도전 재료를 제거할 수 있다. One feature of the embodiment of the device 160 shown in FIG. 3 is that the electrode 120 does not contact the conductive layer 111 of the substrate 110. An advantage of this arrangement is that it is possible to remove residual conductive material resulting from the direct electrical connection between the electrode 120 and the conductive layer 111 described above with reference to FIGS. 1 and 2. For example, device 160 may remove residual conductive material adjacent to the contact area between the conductive layer and the electrode because electrode 120 does not contact conductive layer 111.

도 3을 참조로 상술된 장치(160)의 실시예의 다른 특징은 기판(110) 및/또는 전극(120)이 서로에 대해 이동하여 전극(120)을 도전층(111)에 인접한 소정의 지점에 위치시킬 수 있다는 것이다. 이 배열의 장점은 전극(120)이 전체 도전층(111)으로부터 재료를 제거하도록 도전층의 모든 부분에 인접하게 순차적으로 위치될 수 있다는 것이다. 대안적으로, 도전층(111)의 선택된 부분만을 제거하기를 원할 때, 전극(120)은 이들 선택된 부분으로 이동될 수 있고, 도전층(111)의 잔여 부분은 원형대로 남겨둘 수 있다.Another feature of the embodiment of the device 160 described above with reference to FIG. 3 is that the substrate 110 and / or the electrode 120 move relative to each other to move the electrode 120 to a predetermined point adjacent to the conductive layer 111. Can be located. The advantage of this arrangement is that the electrodes 120 can be sequentially positioned adjacent all parts of the conductive layer to remove material from the entire conductive layer 111. Alternatively, when only a selected portion of the conductive layer 111 is desired to be removed, the electrode 120 can be moved to these selected portions and the remaining portion of the conductive layer 111 can be left in a circle.

도 4는 본 발명의 다른 실시예에 따른 기판(110)을 지지하기 위해 위치된 지지 부재(240)를 포함하는 장치(260)의 부분 개략 측면도이다. 이 실시예의 양태에서, 지지 부재(240)는 도전층(111)이 상향한 상태로 기판(110)을 지지한다. 기판 구동 유닛(241)은 도 3을 참조로 상술된 바와 같이 기판(110)과 지지 부재(240)를 이동시킬 수 있다. 제 1 전극 및 제 2 전극(220a 및 220b)은 도전층(111) 위에 위치되고, 전원(221)에 연결된다. 지지 부재(224)는 기판(110)에 대하여 전극(220)을 지지하고, 실질적으로 도 3을 참조로 상술된 바와 동일한 방식으로 지지 도전층(111)의 표면 위로 전극(220)을 이동시키도록 전극 구동 유닛(223)과 연결된다.4 is a partial schematic side view of an apparatus 260 that includes a support member 240 positioned to support a substrate 110 in accordance with another embodiment of the present invention. In an aspect of this embodiment, the support member 240 supports the substrate 110 with the conductive layer 111 raised. The substrate driving unit 241 may move the substrate 110 and the supporting member 240 as described above with reference to FIG. 3. The first and second electrodes 220a and 220b are positioned on the conductive layer 111 and are connected to the power source 221. The support member 224 supports the electrode 220 relative to the substrate 110 and moves the electrode 220 over the surface of the support conductive layer 111 in substantially the same manner as described above with reference to FIG. 3. The electrode driving unit 223 is connected.

도 4에 도시된 실시예의 일 양태에서, 장치(260)는 전극(220)에 인접하게 위치된 개구(238)를 가지는 공급 도관(237)을 구비한 전해질 용기(230)를 더 포함한다. 따라서 전해질(231)은 전체 도전층(111)을 덮을 필요 없이, 도전층(111)과 전극(220) 사이의 인터페이스 영역(239)에 국지적으로 배치될 수 있다. 전해질(231) 및 도전층(111)으로부터 제거된 도전 재료는 기판(110) 위로 흐르고, 전해질 용기(232)에 수집된다. 전해질(231) 및 도전 재료의 혼합물은 전해질(231)로부터 대부분의 도전 재료를 제거하는 리클레이머(233; reclaimer)로 흐를 수 있다. 리클레이머(233)의 하류에 위치된 필터(234)는 전해질(231)의 부가적인 여과를 제공하고, 펌프(235)는 재조절된 전해질(231)을 복귀 도관(236)을 통하여 전해질 용기(230)로 복귀시킨다.In one aspect of the embodiment shown in FIG. 4, the apparatus 260 further includes an electrolyte container 230 having a supply conduit 237 having an opening 238 positioned adjacent to the electrode 220. Accordingly, the electrolyte 231 may be locally disposed in the interface region 239 between the conductive layer 111 and the electrode 220 without covering the entire conductive layer 111. The conductive material removed from the electrolyte 231 and the conductive layer 111 flows over the substrate 110 and is collected in the electrolyte container 232. The mixture of electrolyte 231 and conductive material may flow into a reclaimer 233 that removes most of the conductive material from the electrolyte 231. A filter 234 located downstream of the reclaimer 233 provides additional filtration of the electrolyte 231, and the pump 235 delivers the reconditioned electrolyte 231 through the return conduit 236 to the electrolyte vessel. Return to 230.

도 4에 도시된 실시예의 다른 양태에서, 장치(260)는 도전층(111)에 인접 배치된 센서(251)를 구비한 센서 조립체(250)와, 센서(251)에 의해 생성된 신호를 처리하기 위해 센서(251)에 연결된 센서 제어 유닛(252)을 포함할 수 있다. 또한, 제어 유닛(252)은 기판(110)에 대하여 센서(251)를 이동시킬 수도 있다. 본 실시예의 다른 양태에서, 센서 조립체(250)는 피드백 경로(253)를 통하여 전극 구동 유닛(223) 및/또는 기판 구동 유닛(241)에 연결될 수 있다. 따라서 센서(251)는 도전층(111)의 어떤 영역이 부가적인 재료 제거를 필요로 하는지를 결정할 수 있으며, 전극(220) 및/또는 기판(110)을 서로에 대해 이동시켜 전극(220)을 이들 영역 위에 위치시킬 수 있다. 대안적으로(예로서, 제거 프로세스가 매우 반복적일 때), 전극(220) 및/또는 기판(110)은 사전 결정된 이동 계획에 따라 서로에 대해 이동할 수 있다. In another aspect of the embodiment shown in FIG. 4, the device 260 processes a sensor assembly 250 having a sensor 251 disposed adjacent the conductive layer 111 and a signal generated by the sensor 251. It may include a sensor control unit 252 connected to the sensor 251 to. In addition, the control unit 252 may move the sensor 251 with respect to the substrate 110. In another aspect of this embodiment, the sensor assembly 250 may be connected to the electrode drive unit 223 and / or the substrate drive unit 241 through a feedback path 253. Thus, the sensor 251 can determine which regions of the conductive layer 111 require additional material removal, and move the electrodes 220 and / or substrate 110 relative to each other to move the electrodes 220 to them. It can be located above the area. Alternatively (eg, when the removal process is very repetitive), the electrodes 220 and / or the substrate 110 may move relative to each other according to a predetermined movement plan.

센서(251)와 센서 제어 유닛(252)은 소정의 적절한 수의 구성을 가질 수 있다. 예로서, 일 실시예에서, 센서(251)는 도전 재료가 제거될 때, 기판(110)으로부터 반사된 빛의 강도, 파장 또는 위상 이동의 변화를 검출함으로써 도전층(111)의 제거를 검출하는 광학적 센서일 수 있다. 대안적으로, 센서(251)는 다른 파장을 가지는 방사선, 예로서, x-레이 방사선을 방출 및 그 반사를 검출할 수 있다. 또 다른 실시예에서, 센서(251)는 두 선택된 지점 사이의 도전층(111)의 저항 또는 용량의 변화를 측정할 수 있다. 본 실시예의 또 다른 양태에서, 전극(220) 중 하나 또는 양자 모두는 센서(251)의 기능(상술된 재료 제거 기능과 함께)을 수행할 수 있고, 별도의 센서(251)에 대한 필요성을 제거한다. 또 다른 실시예에서, 센서(251)는 도전층(111)이 제거될 때, 전원(221)으로부터 인출된 전압 및/도는 전류의 변화를 검출할 수 있다.Sensor 251 and sensor control unit 252 may have any suitable number of configurations. For example, in one embodiment, sensor 251 detects removal of conductive layer 111 by detecting changes in intensity, wavelength, or phase shift of light reflected from substrate 110 when the conductive material is removed. It may be an optical sensor. Alternatively, sensor 251 can emit radiation having a different wavelength, such as x-ray radiation and detect its reflection. In another embodiment, the sensor 251 may measure a change in resistance or capacitance of the conductive layer 111 between two selected points. In another aspect of this embodiment, one or both of the electrodes 220 can perform the function of the sensor 251 (along with the material removal function described above), eliminating the need for a separate sensor 251. do. In another embodiment, the sensor 251 may detect a change in voltage and / or current drawn from the power source 221 when the conductive layer 111 is removed.

도 4를 참조로 상술된 소정의 실시예에서, 센서(251)는 전해질(231)로부터 이격 배치될 수 있으며, 그 이유는 전해질(231)이 전극(220)과 도전층()111) 사이의 인터페이스 영역(239)내에 농축되기 때문이다. 따라서 센서(251)의 동작과 전해질(231)이 덜 간섭하게 되기 때문에, 센서가 전해 프로세스의 진행을 결정하는 정확도가 향상될 수 있다. 예로서, 센서(251)가 광학 센서일 때, 센서(251)가 인터페이스 영역(239)으로부터 떨어져 배치되기 때문에, 전해질(231)이 기판(110)의 표면으로부터 반사된 방사선을 덜 열화시킨다. In certain embodiments described above with reference to FIG. 4, the sensor 251 may be spaced apart from the electrolyte 231 because the electrolyte 231 may be disposed between the electrode 220 and the conductive layer 111. This is because it is concentrated in the interface area 239. Therefore, since the operation of the sensor 251 and the electrolyte 231 less interfere, the accuracy with which the sensor determines the progress of the electrolytic process can be improved. For example, when sensor 251 is an optical sensor, since sensor 251 is disposed away from interface area 239, electrolyte 231 degrades radiation reflected from the surface of substrate 110 less.

도 4를 참조로 상술된 장치(260)의 실시예의 다른 특징은 인터페이스 영역(239)에 공급된 전해질이 재조절된 전해질 또는 신선한 전해질 중 어느 한쪽으로 연속적으로 재보급된다는 것이다. 이 특징의 장점은 전극(220)과 도전층(111) 사이의 전자화학적 반응이 높고 일정한 수준으로 유지될 수 있다는 것이다.Another feature of the embodiment of the device 260 described above with reference to FIG. 4 is that the electrolyte supplied to the interface region 239 is continuously replenished with either a reconditioned electrolyte or a fresh electrolyte. An advantage of this feature is that the electrochemical reaction between the electrode 220 and the conductive layer 111 is high and can be maintained at a constant level.

도 5는 제 1 전해질(331a)과 제 2 전해질(331b)을 통하여 기판(110)에 교류를 안내하는 장치(360)의 부분 개략 측면도이다. 본 실시예의 일 양태에서, 제 1 전해질(331a)은 두 개의 제 1 전해질 용기(330a)내에 배치되고, 제 2 전해질(331b)은 제 2 전해질 용기(330b)내에 배치된다. 제 1 전해질 용기(330a)는 제 2 전해질(331b)내에 부분적으로 침지된다. 장치(360)는 제 1 전극(320a) 및 제 2 전극(320b)으로서 도시된 전극(320)을 더 포함할 수 있으며, 이 각각은 전원(321)에 연결되고, 각각 제 1 전해질 용기(330a) 중 하나에 수납된다. 대안적으로, 전극(320) 중 하나는 접지 연결될 수 있다. 전극(320)은 은, 백금, 구리 및/또는 기타 재료 같은 재료를 포함할 수 있으며, 제 1 전해질(331a)은 염화 나트륨, 염화 칼륨, 황산 구리 및/또는 전극(320)을 형성하는 재료와 공존할 수 있는 기타 전해질을 포함할 수 있다.5 is a partial schematic side view of an apparatus 360 for guiding alternating current to the substrate 110 through a first electrolyte 331a and a second electrolyte 331b. In one aspect of this embodiment, the first electrolyte 331a is disposed in two first electrolyte containers 330a, and the second electrolyte 331b is disposed in second electrolyte container 330b. The first electrolyte container 330a is partially immersed in the second electrolyte 331b. Apparatus 360 may further comprise electrodes 320, shown as first electrode 320a and second electrode 320b, each of which is connected to a power source 321, each of which is a first electrolyte container 330a. ) Is housed in one of. Alternatively, one of the electrodes 320 can be grounded. The electrode 320 may include materials such as silver, platinum, copper and / or other materials, and the first electrolyte 331a may be formed of sodium chloride, potassium chloride, copper sulfate, and / or materials forming the electrode 320. And other electrolytes that may coexist.

본 실시예의 일 양태에서, 제 1 전해질 용기(330a)는 TeflonTM, 소결 유리, 석영 또는 사파이어 같은 소결 재료, 또는 제 1 전해질 용기(330a)와 제 2 전해질 용기(330b) 사이에서 전후로 이온이 통과할 수 있게 하지만, 제 2 전해질(330b)은 전극(320) 내부로 통과하지 못하게 하는(예로서, 염(salt) 브리지와 실질적으로 유사한 방식으로) 기타 적절한 다공성 재료로 형성된 투과성 분리막 같은 유동 제한기(322)를 포함한다. 대안적으로, 제 1 전해질(331a)은 유동 제한기(322)를 통해 제 1 전해질(331a) 또는 제 2 전해질(330b)이 복귀할 수 없도록 하는 상태로, 유동 제한기(322)를 통해 외향으로 제 1 전해질(331a)을 안내하기에 충분한 압력 및 속도로 제 1 전해질 소스(339)로부터 전극 용기(330a)로 공급될 수 있다. 소정의 실시예에서, 제 2 전해질(331b)은 제한기(322)를 통한 제 1 전해질(331a)의 유동에 의해 전극(320)에 전기적으로 연결된 상태로 남아 있다.In one aspect of this embodiment, the first electrolyte container 330a is a sintered material such as Teflon , sintered glass, quartz or sapphire, or ions pass back and forth between the first electrolyte container 330a and the second electrolyte container 330b. However, a flow restrictor, such as a permeable separator formed of other suitable porous material, that does not allow the second electrolyte 330b to pass into the electrode 320 (eg, in a manner substantially similar to a salt bridge). 322. Alternatively, the first electrolyte 331a is outwardly through the flow restrictor 322 in such a state that the first electrolyte 331a or the second electrolyte 330b cannot return through the flow restrictor 322. The first electrolyte 331a may be supplied from the first electrolyte source 339 to the electrode container 330a at a pressure and a speed sufficient to guide the first electrolyte 331a. In certain embodiments, the second electrolyte 331b remains electrically connected to the electrode 320 by the flow of the first electrolyte 331a through the restrictor 322.

본 실시예의 일 양태에서, 장치(360)는 또한 도전층(111)이 전극(320)을 향해 대면하는 상태로 기판(110)을 지지하는 지지 부재(340)를 포함할 수도 있다. 예로서, 지지 부재(340)는 제 2 전해질 용기(330b)내에 배치된다. 본 실시예의 다른 양태에서, 지지 부재(340) 및/또는 전극(320)은 하나 이상의 구동 유닛(도시되지 않음)에 의해 서로에 대해 이동할 수 있다.In one aspect of this embodiment, the device 360 may also include a support member 340 that supports the substrate 110 with the conductive layer 111 facing toward the electrode 320. As an example, the support member 340 is disposed in the second electrolyte container 330b. In another aspect of this embodiment, the support member 340 and / or the electrode 320 can be moved relative to each other by one or more drive units (not shown).

도 5를 참조로 상술된 장치(360)의 실시예의 일 특징은 제 1 전해질(331a)이 전극(320)과 공존할 수 있도록 선택될 수 있다는 것이다. 이 특징의 장점은 제 1 전해질(331a)이 종래의 전해질 보다 전극(320)을 덜 열화시킨다는 것이다. 반대로, 제 2 전해질(331b)은 전극(320)에 대한 그 영향을 고려하지 않고 선택될 수 있으며, 그 이유는 유동 제한기(322)에 의해 제 2 전해질이 전극(320)으로부터 화학적으로 분리되어 있기 때문이다. 따라서 제 2 전해질(331b)은 풀루오르화수소산 또는 기판(110)의 도전층(111)과 적극적으로 반응하는 다른 보조제를 포함할 수 있다.One feature of the embodiment of the device 360 described above with reference to FIG. 5 is that the first electrolyte 331a can be selected to coexist with the electrode 320. An advantage of this feature is that the first electrolyte 331a degrades the electrode 320 less than the conventional electrolyte. Conversely, the second electrolyte 331b may be selected without considering its effect on the electrode 320 because the second electrolyte is chemically separated from the electrode 320 by the flow restrictor 322. Because there is. Therefore, the second electrolyte 331b may include hydrofluoric acid or another auxiliary agent that actively reacts with the conductive layer 111 of the substrate 110.

도 6은 본 발명의 몇몇 실시예에 따른 구성 및 형상을 가지는 복수의 전극 아래에 위치된 마이크로전자 기판(110)의 상면도이다. 예시를 위해, 몇몇 서로 다른 전극이 동일 마이크로전자 기판(110)에 근접 배치되어 있지만, 그러나 실제로, 동일 유형의 전극이 단일 마이크로전자 기판에 대하여 위치될 수 있다.6 is a top view of a microelectronic substrate 110 positioned below a plurality of electrodes having a configuration and shape in accordance with some embodiments of the present invention. For illustration purposes, several different electrodes are placed in close proximity to the same microelectronic substrate 110, but in practice, the same type of electrodes can be positioned relative to a single microelectronic substrate.

일 실시예에서, 전극(720a 및 720b)은 각 전극(720a 및 720b)이 전원(121)(도 3)의 대향 단자에 연결되는 상태로, 전극 쌍(770a)을 형성하도록 그룹화될 수 있다. 전극(770a 및 770b)은 가늘게 긴형 또는 스트립형 형상을 가질 수 있으며, 기판(110)의 직경에 걸쳐 서로 평행하게 연장하도록 배열될 수 있다. 전극 쌍(370a)의 인접 전극 사이의 공간은 도 3을 참조로 상술된 바와 같이 전류를 기판(110)으로 안내하도록 선택될 수 있다.In one embodiment, electrodes 720a and 720b may be grouped to form electrode pair 770a, with each electrode 720a and 720b connected to an opposite terminal of power source 121 (FIG. 3). The electrodes 770a and 770b may have an elongate or strip shape and may be arranged to extend parallel to each other over the diameter of the substrate 110. The space between adjacent electrodes of electrode pair 370a may be selected to direct current to substrate 110 as described above with reference to FIG. 3.

대안 실시예에서, 전극(720c 및 720d)은 전극 쌍(770b)을 형성하도록 그룹화될 수 있으며, 각 전극(720c 및 720d)은 마이크로전자 기판(110)의 중앙으로 내향 가늘어진 웨지 또는 "파이(pie)"형상을 가질 수 있다. 또 다른 실시예에서, 좁은 스트립형 전극(720e 및 720f)은 각 전극(720e 및 720f)이 마이크로전자 기판(110)의 중앙(113)으로부터 마이크로전자 기판(110)의 외주(112)를 향해 반경방향 외향으로 연장하는 상태로, 전극 쌍(770c)을 형성하도록 그룹화될 수 있다.In alternative embodiments, electrodes 720c and 720d may be grouped to form electrode pairs 770b, each of which 720c and 720d being tapered inwardly into the center of microelectronic substrate 110 or " pie " pie) "shape. In yet another embodiment, the narrow strip electrode 720e and 720f has a radius from each electrode 720e and 720f toward the outer periphery 112 of the microelectronic substrate 110 from the center 113 of the microelectronic substrate 110. In a state extending outwardly, they may be grouped to form electrode pairs 770c.

또 다른 실시예에서, 단일 전극(720g)은 마이크로전자 기판(110)의 영역의 대략 절반에 걸쳐 연장할 수 있으며, 반원형 평면 형 형상을 가질 수 있다. 전극(720g)은 전극(720g)의 미러(mirror) 이미지에 대응하는 형상을 갖는 다른 전극(도시되지 않음)과 그룹화될 수 있으며, 양 전극은 도 3 내지 도 5를 참조로 상술된 소정의 방식으로 마이크로전자 기판에 교류를 제공하기 위해 전원(121)에 연결될 수 있다.In another embodiment, the single electrode 720g may extend over approximately half of the area of the microelectronic substrate 110 and may have a semi-circular planar shape. The electrodes 720g may be grouped with other electrodes (not shown) having a shape corresponding to the mirror image of the electrodes 720g, both electrodes being in any manner described above with reference to FIGS. It may be connected to the power source 121 to provide an alternating current to the microelectronic substrate.

도 7은 도 6을 참조로 상술된 전극(720c) 아래에 위치된 기판(110)의 일부의 부분 개략 측단면도이다. 본 실시예의 일 양태에서, 전극(720c)은 상부 표면(771)과, 상부 표면(771)에 대향하면서, 기판(110)의 도전층(111)으로 향하는 하부 표면(772)을 갖는다. 전극(720c)에 웨지형 프로파일을 제공하기 위한 본 실시예의 일 양태에서, 하부 표면(772)은 기판(110)의 중앙(113)으로부터 기판(110)의 외주(112)를 향해 하향 테이퍼 형성될 수 있다. 대안적으로, 전극(720c)은 도 7에 도시된 바와 같이 위치된 하부 표면(772)과 하부 표면(772)에 평행한 상부 표면(771)을 갖는 평판형 구조를 가질 수 있다. 소정의 실시예의 특징은 전극(720c)과 기판(110) 사이의 전기 결합이 기판(110)의 중앙(113)을 향해서 보다 기판(110)의 외주(112)를 향해서 보다 강해질 수 있다는 것이다. 이 특징은 기판(110)의 외주(112)가 기판(110)의 중앙(113) 보다 신속한 속도로 전극(720c)에 대하여 이동할 때, 예로서, 기판(110)이 그 중심(113) 둘레로 회전할 때, 유리하다. 따라서 전극(720c)은 기판(110)과 전극 사이의 상대 운동을 고려하여 성형될 수 있다. FIG. 7 is a partial schematic side cross-sectional view of a portion of a substrate 110 positioned below electrode 720c described above with reference to FIG. 6. In one aspect of this embodiment, the electrode 720c has an upper surface 771 and a lower surface 772 facing the conductive surface 111 of the substrate 110 while facing the upper surface 771. In one aspect of this embodiment for providing a wedge-shaped profile for electrode 720c, the bottom surface 772 is tapered downward from the center 113 of the substrate 110 toward the outer periphery 112 of the substrate 110. Can be. Alternatively, electrode 720c may have a planar structure with a lower surface 772 positioned as shown in FIG. 7 and an upper surface 771 parallel to the lower surface 772. A feature of certain embodiments is that electrical coupling between the electrode 720c and the substrate 110 can be stronger towards the outer periphery 112 of the substrate 110 than toward the center 113 of the substrate 110. This feature is such that when the outer periphery 112 of the substrate 110 moves relative to the electrode 720c at a faster speed than the center 113 of the substrate 110, for example, the substrate 110 is moved around its center 113. When rotating, it is advantageous. Therefore, the electrode 720c may be shaped in consideration of the relative motion between the substrate 110 and the electrode.

다른 실시예에서, 전극(720c)은 다른 형상을 가질 수 있다. 예로서, 하부 표면(772)은 평탄한 프로파일 대신 굴곡형상을 가질 수 있다. 대안적으로, 도 6을 참조로 상술된 소정의 전극( 또는 도 6에 도시된 것들 이외의 형상을 가지는 다른 전극)은 경사 또는 굴곡형 하부 표면을 가질 수 있다. 또 다른 실시예에서, 전극은 기판(110)과 전극 사이의 상대 운동을 고려하는 다른 형상을 가질 수 있다.In other embodiments, electrodes 720c may have other shapes. As an example, the bottom surface 772 can have a curved shape instead of a flat profile. Alternatively, certain electrodes (or other electrodes having shapes other than those shown in FIG. 6) described above with reference to FIG. 6 may have a sloped or curved bottom surface. In still other embodiments, the electrodes may have other shapes that take into account relative motion between the substrate 110 and the electrodes.

도 8A는 본 발명의 다른 실시예에 따른 다수의 전극을 지지하기 위한 전극 지지부(473)의 부분 개략도이다. 본 실시예의 일 양태에서, 전극 지지부(473)는 복수의 전극 간극(474)을 포함할 수 있으며, 그 각각은 제 1 전극(420a) 또는 제 2 전극(420b) 중 어느 하나를 수납한다. 제 1 전극(420a)은 간극(474)을 통해 제 1 도선(428a)에 연결되고, 제 2 전극(420b)은 제 2 도선(428b)에 연결된다. 도선(428a 및 428b) 양자 모두는 전원(421)에 연결된다. 따라서 제 1 전극 및 제 2 전극(420a 및 420b)의 각 쌍(470)은 도 3 내지 도 5를 참조로 상술된 전해질(들) 및 기판(110)에 의해 완성되는 회로의 일부를 형성한다. 8A is a partial schematic diagram of an electrode support 473 for supporting a plurality of electrodes in accordance with another embodiment of the present invention. In one aspect of this embodiment, the electrode support 473 may include a plurality of electrode gaps 474, each of which accommodates either the first electrode 420a or the second electrode 420b. The first electrode 420a is connected to the first lead 428a through the gap 474, and the second electrode 420b is connected to the second lead 428b. Both leads 428a and 428b are connected to a power source 421. Thus, each pair 470 of the first and second electrodes 420a and 420b forms part of a circuit completed by the electrolyte (s) and substrate 110 described above with reference to FIGS.

본 실시예의 한 형태에 있어서, 제 1 도선(428a)은 도선들 사이의 용량성 결합 및/또는 단락 회로에 대한 가능성을 감소시키기 위하여, 제 2 도선(428b)으로부터 오프셋될 수 있다. 본 실시예의 추가 형태에 있어서, 전극 지지체(473)는 일반적으로 도 1 내지 도 7에 대해서 상술된 것 중 어느 하나에 유사한 구성을 가질 수 있다. 예를 들어, 도 6을 참고로 상술된 개별 전극들(즉, 320a, 320c, 320e 또는 320g) 중 어떤 전극은 각각 제 1 전극(420a) 또는 제 2 전극(420b) 중 하나를 수용하는 복수의 간극(474)을 포함하고 동일한 전체 형태를 가지는 전극 지지체(473)로 대체될 수 있다.In one form of this embodiment, the first lead 428a may be offset from the second lead 428b to reduce the possibility of capacitive coupling and / or short circuit between the leads. In a further form of this embodiment, electrode support 473 may generally have a configuration similar to any of those described above with respect to FIGS. For example, any of the individual electrodes (i.e., 320a, 320c, 320e, or 320g) described above with reference to FIG. 6 may each include a plurality of electrodes receiving one of the first electrode 420a or the second electrode 420b. It can be replaced with an electrode support 473 that includes a gap 474 and has the same overall shape.

본 실시예의 추가 형태에 있어서, 도 8A에 도시된 전극 쌍들(470)은 전극들(420a,420b)과 마이크로전자 기판(110)(도 7) 사이의 인접부에 대응하는 방식으로 배열될 수 있고, 및/또는 전극 쌍(470)은 전극(420a,420b)과 마이크로전자 기판(110) 사이의 상대 동작의 속도에 대응하도록 배열될 수 있다. 예를 들어, 전극 쌍(470)은 마이크로전자 기판(110)의 주변부(112)에 더욱 집중되거나 또는 전극 쌍(470)과 마이크로전자 기판(110) 사이의 상대 속도가 상대적으로 높은(도 7 참조) 다른 영역에 집중될 수 있다. 따라서 전극 쌍(470)의 증가하는 농도는 상대적으로 높은 속도를 보상하도록 증가한 전해질 흐름을 제공할 수 있다. 또한, 각 전극 쌍(470)의 제 1 전극(420a) 및 제 2 전극(420b)은 도전층(111)에 인접하면 제 1 전극(420a) 및 제 2 전극(420b) 사이의 직접적인 전기 결합의 가능성을 감소시키므로, 전극들이 도전층(111)(도 7 참조)에 인접한 영역[마이크로전자 기판(110)의 주변부(112)와 같은]에서 상대적으로 함께 인접할 수 있다. 본 실시예의 추가 형태에 있어서, 다른 전극 쌍(470)에 공급되는 진폭, 주파수 및/또는 파형은 전극 쌍(470)과 마이크로전자 기판(110) 사이의 공간과, 전극 쌍(470) 및 마이크로전자 기판(110) 사이의 상대 속도와 같은 요소들에 따라서 좌우될 수 있다.In a further form of this embodiment, the electrode pairs 470 shown in FIG. 8A may be arranged in a manner corresponding to the vicinity between the electrodes 420a and 420b and the microelectronic substrate 110 (FIG. 7) and The electrode pairs 470 may be arranged to correspond to the speed of relative operation between the electrodes 420a and 420b and the microelectronic substrate 110. For example, the electrode pair 470 is more concentrated at the periphery 112 of the microelectronic substrate 110 or the relative speed between the electrode pair 470 and the microelectronic substrate 110 is relatively high (see FIG. 7). ) Can be concentrated in other areas. Thus, increasing concentrations of electrode pairs 470 can provide increased electrolyte flow to compensate for relatively high velocities. In addition, when the first electrode 420a and the second electrode 420b of each electrode pair 470 are adjacent to the conductive layer 111, a direct electrical bond between the first electrode 420a and the second electrode 420b may occur. As this reduces the likelihood, the electrodes may be relatively adjacent together in an area (such as the periphery 112 of the microelectronic substrate 110) adjacent to the conductive layer 111 (see FIG. 7). In a further form of this embodiment, the amplitude, frequency, and / or waveform supplied to the other electrode pair 470 may include the space between the electrode pair 470 and the microelectronic substrate 110, and the electrode pair 470 and the microelectronic. It may depend on factors such as the relative speed between the substrates 110.

도 8B와 도 8C는 본 발명의 추가 실시예에 따라서 동심으로 배열된 [제 1 전극(820a) 및 제 2 전극(820b)으로 도시됨] 전극(820)을 도시한다. 도 8B에 도시된 일 실시예에서, 제 1 전극(820a)은 제 2 전극(820b) 주위에서 동심으로 배치될 수 있으며, 유전체 재료(829)는 제 1 전극(820a) 및 제 2 전극(820b) 사이에 배치될 수 있다. 제 1 전극(820a)은 도 8B에 도시된 바와 같이, 제 2 전극(820b) 주위의 완전한 360 도를 한정할 수 있으며, 또는 다른 방안으로 제 1 전극(820a)은 360도 이하의 원호를 한정할 수 있다.8B and 8C show electrodes 820 (shown as first electrode 820a and second electrode 820b) arranged concentrically in accordance with a further embodiment of the present invention. In one embodiment shown in FIG. 8B, the first electrode 820a may be disposed concentrically around the second electrode 820b, and the dielectric material 829 may be the first electrode 820a and the second electrode 820b. ) May be disposed between. The first electrode 820a may define a full 360 degrees around the second electrode 820b, as shown in FIG. 8B, or alternatively the first electrode 820a may define an arc of 360 degrees or less. can do.

다른 실시예에서, 도 8C에 도시된 제 1 전극(820A)은 유전체 재료(829)가 이웃하는 전극들(820) 사이에 배치되는 상태에서, 제 2 전극(820b) 사이에서 동심으로 배치될 수 있다. 본 실시예의 한 형태에서, 전류가 각 제 2 전극들(820b)에 상 변화 없이 공급될 수 있다. 다른 방안으로, 한 제 2 전극(820b)에 공급되는 전류는 다른 제 2 전극(820b)에 공급되는 전류에 대해서 상변화될 수 있다. 본 실시예의 추가 형태에 있어서, 각 제 2 전극(820b)에 공급되는 전류는 위상이 아닌 특성들, 예를 들어, 진폭에서 상이할 수 있다.In another embodiment, the first electrode 820A shown in FIG. 8C may be disposed concentrically between the second electrode 820b, with the dielectric material 829 disposed between the neighboring electrodes 820. have. In one form of this embodiment, a current can be supplied to each of the second electrodes 820b without a phase change. Alternatively, the current supplied to one second electrode 820b may be changed in phase with respect to the current supplied to another second electrode 820b. In a further form of this embodiment, the current supplied to each second electrode 820b may differ in non-phase characteristics, eg amplitude.

도 8B와 8C에 대해서 상술된 전극들(820)의 한 형태는 제 1 전극(820a)이 제 2 전극(들)(820b)을 다른 전원으로부터의 간섭을 차단할 수 있다. 예를 들어, 제 1 전극(820a)은 제 2 전극들(820b)을 차단하도록 접지될 수 있다. 본 구성의 한 장점은 전극(820)을 통하여 마이크로전자 기판(110)(도 7)에 인가되는 전류를 더욱 정확하게 제어할 수 있다는 것이다.One form of the electrodes 820 described above with respect to FIGS. 8B and 8C allows the first electrode 820a to block the second electrode (s) 820b from interference from other power sources. For example, the first electrode 820a may be grounded to block the second electrodes 820b. One advantage of this configuration is that the current applied to the microelectronic substrate 110 (FIG. 7) through the electrode 820 can be more accurately controlled.

도 9A는 도 3 내지 도 8C에 대해서 상술된 일부 요소들의 개략적인 회로도이다. 도 9A에 도시된 바와 같이, 전원(521)은 도선(528a,528b)으로써 제 1 전극(520a) 및 제 2 전극(520b)에 각각 결합된다. 전극들(520a,520b)은 두 세트의 병렬 커패시터 및 레지스터에 의해서 개략적으로 나타난 장치에서 전해질(531)로 마이크로전자 기판(110)에 연결된다. 제 3 커패시터 및 레지스터는 기판(110)이 접지 또는 다른 전위에 대해서 "부동(float)"하는 것을 개략적으로 표시한다.9A is a schematic circuit diagram of some of the elements described above with respect to FIGS. 3-8C. As shown in FIG. 9A, the power source 521 is coupled to the first electrode 520a and the second electrode 520b as conductive wires 528a and 528b, respectively. Electrodes 520a and 520b are connected to microelectronic substrate 110 with electrolyte 531 in a device schematically represented by two sets of parallel capacitors and resistors. The third capacitor and resistor schematically indicate that the substrate 110 "floats" with respect to ground or other potential.

도 9A에 도시된 실시예의 일 형태에 있어서, 전원(521)은 도 9B에 도시된 바와 같이, 전원(521)에 의해서 제조된 신호를 조절하는 진폭 조절기(522)에 연결될 수 있다. 따라서 전원(521)은 고주파(904)를 발생시킬 수 있고, 진폭 조절기(522)는 저주파(902)를 상기 고주파(904)에 중첩시킬 수 있다. 예를 들어, 고주파(904)는 저주파(902)에 의해서 한정된 스퀘어 웨이브 인벨로프(square wave envelope) 내에 수용된 직렬의 양전압 또는 음전압 스파이크를 포함할 수 있다. 고주파(904)의 각 스파이크는 전하를 유전체를 통해서 전해질로 이송하는 상대적으로 가파른 상승 시간 구배와, 더욱 점진적인 하강 시간 구배를 가질 수 있다. 하강 시간 구배는 고주파(904a)에 의해서 표시된 바와 같이, 곡선 또는 고주파(904)에 의해서 표시된 바와 같이 직선을 한정할 수 있다. 다른 실시예에서, 고주파(904)와 저주파(902)는, 예를 들어, 전극들(420)에 인접한 전해질 및 유전체 재료의 특수한 특성, 재료가 기판(110)에서 제거되는 타겟 레이트 및/또는 기판(110)의 특성에 의존하는 다른 형태들을 가질 수 있다.In one form of the embodiment shown in FIG. 9A, the power source 521 may be coupled to an amplitude adjuster 522 that adjusts the signal produced by the power source 521, as shown in FIG. 9B. Accordingly, the power supply 521 may generate the high frequency 904, and the amplitude adjuster 522 may superimpose the low frequency 902 on the high frequency 904. For example, high frequency 904 may include a series of positive or negative voltage spikes received within a square wave envelope defined by low frequency 902. Each spike of the high frequency 904 may have a relatively steep rise time gradient and a more gradual fall time gradient that transfers charge through the dielectric to the electrolyte. The fall time gradient may define a straight line, as indicated by the high frequency 904a, as indicated by the high frequency 904a. In another embodiment, the high frequency 904 and the low frequency 902 can be, for example, the special characteristics of the electrolyte and dielectric material adjacent to the electrodes 420, the target rate at which the material is removed from the substrate 110 and / or the substrate. It may have other forms depending on the characteristics of 110.

이 구성의 장점은 저주파 중첩 신호가 마이크로전자 기판(110)의 도전층(111)과 전해질(531) 사이의 전기 화학반응을 더욱 효과적으로 촉진시킬 수 있으며, 이에 대해서 고주파 신호는 전극들(520a,520b)로부터 필요한 전기 에너지를 마이크로전자 기판(110)으로 전송할 수 있다는 것이다. 따라서 도 3 내지 8C에 대해서 상술된 어떤 실시예들은 전원 이외에 진폭 조절기를 포함할 수 있다.The advantage of this configuration is that the low frequency superimposition signal can more effectively promote the electrochemical reaction between the conductive layer 111 and the electrolyte 531 of the microelectronic substrate 110, with the high frequency signal being the electrodes 520a, 520b. Can transfer necessary electrical energy to the microelectronic substrate 110. Thus, certain embodiments described above with respect to FIGS. 3-8C may include an amplitude regulator in addition to the power source.

도 10A 내지 F는 도 3 내지 8C에 대해서 상술된 어떤 장치를 이용함으로써, 본 발명의 다른 실시예에 따라서 마이크로전자 기판에 부분을 형성하는 공정을 개략적으로 도시한다. 본 실시예의 일 형태에 있어서, 본 방법은 샬로우 트렌치 분리(STI) 부분을 형성하는 단계를 포함하고, 다른 실시예에서는, 다른 유형의 부분들을 형성하는 단계를 포함할 수 있다. 어떤 상기 실시예들에 있어서, 본 방법은 하기에 더욱 상세하게 기술하는 바와 같이, 도전 재료의 코너들을 둥글게 또는 무디게 형성하는 단계를 포함할 수 있다.10A-F schematically illustrate the process of forming a portion in a microelectronic substrate in accordance with another embodiment of the present invention by using any of the devices described above with respect to FIGS. 3-8C. In one form of this embodiment, the method includes forming a shallow trench isolation (STI) portion, and in another embodiment, forming another type of portions. In any of the above embodiments, the method may include rounding or blunting corners of the conductive material, as described in more detail below.

도 10A는 도전 재료, 부분적인 도전 재료 및/또는 반도체 재료(1011)[집합적으로 도전 재료(1011)로 기술됨]를 갖는 페이스 표면(1013)을 구비한 마이크로전자 기판(1010)의 일부를 도시한다. 예를 들어, 일 실시예에서, 도전 재료(1011)는 붕소 또는 인으로 도핑된 실리콘을 포함할 수 있다. 다른 실시예에서, 도전 재료(1011)는 다른 도전 재료 또는 반도체 재료를 포함할 수 있다. 상기 어떤 실시예들에서, 본 방법은 유전체 재료 또는 다른 마이크로전자 형태를 지지하기 위하여, 도전 재료(1011)에 간극을 형성하는 공정을 더 포함할 수 있다. 실시예의 한 형태에 있어서, 본 방법은 산화물층(1014)을 도전 재료(1011) 상에 배치하고 질화물층(1015)을 상기 산화물층(1014) 상에 배치하는 단계를 포함할 수 있다. 마이크로전자 형태의 바람직한 위치에 대응하는 개방부(1017)를 구비한 마스크(1016)는 질화물층(1015)에 인접하게 배치되고, 마이크로전자 기판(1010)은 에천트에 노출된다.10A illustrates a portion of a microelectronic substrate 1010 having a face surface 1013 having a conductive material, a partial conductive material and / or a semiconductor material 1011 (collectively described as conductive material 1011). Illustrated. For example, in one embodiment, the conductive material 1011 may comprise silicon doped with boron or phosphorus. In other embodiments, the conductive material 1011 may include other conductive materials or semiconductor materials. In any of the above embodiments, the method may further comprise forming a gap in the conductive material 1011 to support the dielectric material or other microelectronic morphology. In one form of embodiment, the method may include disposing an oxide layer 1014 on a conductive material 1011 and disposing a nitride layer 1015 on the oxide layer 1014. A mask 1016 having an opening 1017 corresponding to the desired location in the form of microelectronics is disposed adjacent to the nitride layer 1015 and the microelectronic substrate 1010 is exposed to an etchant.

도 10B에 도시된 바와 같이, 에천트는 도전 재료(1011)의 질화물층(1015), 산화물층(1014) 및 상부층(1065)을 통해 연장하는 간극들(1060) 또는 다른 리세스들을 형성하기 위하여, 개방부들(1017) 밑에 배치된 재료를 제거할 수 있다. 따라서 간극들(1060)은 일반적으로 상부층(1065)을 가로지르는 측벽들(1064) 및 이 측벽들(1064)과 상부층(1065) 사이의 접합부의 코너들(1063)을 포함할 수 있다.As shown in FIG. 10B, the etchant may form gaps 1060 or other recesses extending through the nitride layer 1015, the oxide layer 1014, and the upper layer 1065 of the conductive material 1011. The material disposed under the openings 1017 may be removed. Thus, the gaps 1060 may generally include sidewalls 1064 across the top layer 1065 and corners 1063 of the junction between the sidewalls 1064 and the top layer 1065.

도 10C에 있어서, 질화물층(1015) 및 산화물층(1014)은 코너들(1063)이 둥글게 되거나 또는 무디게 형성되기 전에, 코너(1063)에서 에칭될 수 있다. 예를 들어, 본 실시예의 한 형태에서, 코너(1063) 부근의 도전 재료(1011)의 상부층(1065)을 노출하기 위하여, 약 한 부분의 플루오르화 수소산 및 약 한 부분의 염화수소산에 대해서 약 500 부분의 물을 가지는 액체 에천트가 질화물층(1015)과 산화물층(1014)을 거의 동일한 레이트로 에칭 백(etch back)할 수 있다. 본 실시예의 다른 형태에 있어서, 에칭 공정은 약 60℃의 온도에서 완료될 수 있다. 다른 실시예에서, 코너(1063)로부터 질화물층(1015) 및 산화물층(1014)을 에칭하는 단계는 도 11에 대해서 하기에 더욱 상세하게 기술하는 바와 같이, 제거될 수 있다.In FIG. 10C, nitride layer 1015 and oxide layer 1014 may be etched at corner 1063 before corners 1063 are rounded or blunt formed. For example, in one form of this embodiment, about 500 parts for about one part hydrofluoric acid and about one part hydrochloric acid to expose the top layer 1065 of the conductive material 1011 near the corner 1063. A liquid etchant having a portion of water may etch back the nitride layer 1015 and the oxide layer 1014 at approximately the same rate. In another form of this embodiment, the etching process may be completed at a temperature of about 60 ° C. In another embodiment, etching the nitride layer 1015 and the oxide layer 1014 from the corner 1063 may be removed, as described in more detail below with respect to FIG. 11.

도 10D에 도시된 바와 같이, 노출된 코너(1063)는 둥글게 된 코너(1063a)(파선으로 도 10D에서 도시된)를 형성하도록 둥글게 또는 무디게 형성될 수 있다. 예를 들어, 본 실시예의 일 형태에 있어서, 전해질 유체(1031)는 코너(1063)에 인접하게 배치될 수 있고 제 1 전극(1020a) 및 제 2 전극(1020b)[집합적으로 전극(1020)으로 기술됨]과 유체 교통하게 배치될 수 있다. 본 실시예의 다른 형태에 있어서, 전극들(1020)은 약 1 내지 2 밀리미터의 간격만큼 마이크로전자 기판(1010)으로부터 이격될 수 있다. 다른 실시예에서, 상기 간격은 다른 값을 가질 수 있다. 적어도 하나의 전극(1020)은 도 3 내지 9B에 대해서 상술된 것과 일반적으로 유사한 방식으로 교류 전원과 같은 전위원에 연결될 수 있다. 따라서 전류는 코너(1063)의 도전 재료를 산화시키기 위하여, 전극들(1020) 중 하나에서 전해질 유체(1031)를 통하여 코너(1063)로 흐르는 경향이 있다. 전류는 도전 재료(1011)를 통과하여 이동하고 전해질 유체(1031)를 통해서 다른 전극(1020)으로 뒤로 이동하여 전기 회로를 완료한다. 코너(1063)의 산화된 재료는 둥근 코너(1063a)를 형성하기 위하여, 전해질 유체와 화학적으로 상호 반응함으로써 제거될 수 있다.As shown in FIG. 10D, the exposed corners 1063 may be rounded or blunted to form rounded corners 1063a (shown in dashed lines in FIG. 10D). For example, in one embodiment of this embodiment, the electrolyte fluid 1031 may be disposed adjacent to the corner 1063, and the first electrode 1020a and the second electrode 1020b (collectively the electrode 1020). It can be arranged in fluid communication with. In another form of this embodiment, the electrodes 1020 may be spaced apart from the microelectronic substrate 1010 by an interval of about 1 to 2 millimeters. In other embodiments, the interval may have a different value. At least one electrode 1020 may be connected to an electrical power source, such as an alternating current power source, in a manner generally similar to that described above with respect to FIGS. 3-9B. Thus, current tends to flow through the electrolyte fluid 1031 at one of the electrodes 1020 to the corner 1063 to oxidize the conductive material at the corner 1063. Current moves through the conductive material 1011 and back through the electrolyte fluid 1031 to the other electrode 1020 to complete the electrical circuit. The oxidized material of the corner 1063 can be removed by chemically interacting with the electrolyte fluid to form the rounded corner 1063a.

본 실시예의 한 형태에서, 전류는 약 일 내지 약 500mA/cm2의 레이트(특수한 실시예에서, 약 50mA/cm2)와 약 60 Hz의 주파수 및 약 15 Vrms의 전압으로 전해질 유체(1031)로 도입된다. 다른 방안으로, 전류는 다른 특성을 가질 수 있다. 상기 어떤 실시예에서, 전해질 유체(1031)의 조성은 산화물층(1014) 및 질화물층(1015)을 에칭 백하는데 사용되는 에천트의 조성과 동일할 수 있다. 본 실시예의 다른 형태에 있어서, 전해질 유체(1031)의 구성은 간극(1060)의 측벽(1064)에서 에칭을 감소시키거나 또는 제거하도록 선택될 수 있다. 예를 들어, 도전 재료(1011)가 실리콘을 포함할 때, 전해질 유체(1031)의 염화수소산은 유체의 pH를 감소시켜서 적어도 측벽(1064)의 에칭을 감소시킬 수 있다. 따라서 전해질 유체(1031)는 코너(1063)의 도전 재료를 산화시키기 위하여, 코너(1063)에 전류를 도전시키기에 충분한 도전성이 있고(a), 코너(1063)에서 산화된 재료를 제거하기에 충분한 반응성이 있으며(b), 간극(1060)의 측벽(1064)으로부터 산화되지 않은 재료를 제거할 만큼 반응성이 있는 것(c)은 아니다. 다른 방안으로, 실리콘 측벽(1064)의 에칭 레이트를 감소시키기 위하여 에탄 글리콜이 전해질 유체(1031)에 부가될 수 있다. 다른 실시예에서, 상술된 바와 같이, 코너(1063)로부터 재료가 제거되는 것을 허용하면서, 측벽(1064)에서의 재료 제거 레이트를 제어하기 위하여 전해질 유체(1031)에 배치될 수 있다.In one form of this embodiment, the current flows from the electrolyte fluid 1031 at a rate of about one to about 500 mA / cm 2 (in a particular embodiment, about 50 mA / cm 2 ) and a frequency of about 60 Hz and a voltage of about 15 V rms . Is introduced. Alternatively, the current may have other characteristics. In any of the above embodiments, the composition of the electrolyte fluid 1031 may be the same as the composition of the etchant used to etch back the oxide layer 1014 and the nitride layer 1015. In another form of this embodiment, the configuration of the electrolyte fluid 1031 may be selected to reduce or eliminate etching at the sidewalls 1064 of the gap 1060. For example, when the conductive material 1011 comprises silicon, hydrochloric acid of the electrolyte fluid 1031 may reduce the pH of the fluid, thereby reducing at least etching of the sidewall 1064. Thus, the electrolyte fluid 1031 is sufficiently conductive to conduct a current to the corner 1063 to oxidize the conductive material at the corner 1063 (a) and is sufficient to remove the oxidized material at the corner 1063. (B) is not reactive enough to remove non-oxidized material from sidewall 1064 of gap 1060. Alternatively, ethane glycol may be added to the electrolyte fluid 1031 to reduce the etch rate of the silicon sidewall 1064. In another embodiment, as described above, it may be disposed in the electrolyte fluid 1031 to control the material removal rate at the sidewall 1064 while allowing material to be removed from the corners 1063.

도 10E는 코너(1063)(도 10D)가 둥글게 되어서 무딘 코너(1063a)를 형성한 이후에 도 10D에 도시된 마이크로전자 기판(1010)의 일부를 도시한다. 본 실시예의 한 형태에서, 코너(1063a)의 횡단면은 거의 원형 아크를 한정할 수 있다. 다른 실시예에서, 무딘 코너(1063a)는 다른 형태를 가질 수 있다. 상기 일부 실시예에서, 무딘 코너(1063a)는 도 10D에 도시된 예리한 코너(1063) 보다 둥글게 되거나 또는 덜 예리할 수 있다.FIG. 10E shows a portion of the microelectronic substrate 1010 shown in FIG. 10D after the corner 1063 (FIG. 10D) is rounded to form a blunt corner 1063a. In one form of this embodiment, the cross section of the corner 1063a may define an almost circular arc. In other embodiments, the blunt corners 1063a may have other shapes. In some embodiments of the above, the blunt corner 1063a may be rounded or less sharp than the sharp corner 1063 shown in FIG. 10D.

도 10F는 측벽(1064)을 코팅하기 위하여, 간극(1060)에 배치된 게이트 산화물 재료(1066)를 도시한다. 게이트들은 간극(1060) 내에 게이트 산화물(1066)에 종래 게이트 재료(1067)를 배치함으로써 형성될 수 있다.10F shows the gate oxide material 1066 disposed in the gap 1060 to coat the sidewall 1064. Gates may be formed by placing conventional gate material 1067 in gate oxide 1066 within gap 1060.

도 10A 내지 F에 대해서 상술된 공정의 실시예의 한 형태는 도전 재료(1011)의 상부층(1065) 및 측벽(1064) 사이의 접합부에 형성된 초기 예리한 코너(1063)가 마이크로전자 기판(1110)의 온도를 실온 이상으로 크게 상승시키지 않고 무디게 형성되거나 또는 둥글게 될 수 있다. 따라서 무디게 형성된 코너(1063a)는 마이크로전자 기판(1010)의 동작 동안 전자기 신호를 덜 방출하며, 이것은 마이크로전자 기판(1010)의 다른 형태와 간섭된다. 추가로, 마이크로전자 기판은 고온 환경에서의 시간 소모가 적은 결과로 제조 비용이 저렴해지고 신뢰성이 더욱 개선될 수 있다.One form of embodiment of the process described above with respect to FIGS. 10A-F is that the initial sharp corner 1063 formed at the junction between the top layer 1065 and the sidewall 1064 of the conductive material 1011 is the temperature of the microelectronic substrate 1110. Can be dulled or rounded without significantly rising above room temperature. Thus, the bluntly formed corners 1063a emit less electromagnetic signals during operation of the microelectronic substrate 1010, which interferes with other forms of the microelectronic substrate 1010. In addition, the microelectronic substrate can be made cheaper and more reliable as a result of less time spent in high temperature environments.

도 10A 내지 F에 대해서 상술된 방법의 실시예의 다른 형태는 본 방법이 자가 한정될 있다는 것이다. 예를 들어, 코너(1063)의 도전 재료(1011)가 산화되고 에칭되므로, 코너(1063)는 더욱 무디게 형성되고 전극(1020)과 유체 교통하는 다른 도전 표면들 보다 빠르게 전류를 견인할 가능성이 작아진다. 따라서 본 방법은 다른 재료 제거 공정과 접근하여 모니터될 필요는 없다.Another form of embodiment of the method described above with respect to FIGS. 10A-F is that the method is self-defined. For example, since the conductive material 1011 of the corner 1063 is oxidized and etched, the corner 1063 is more blunt and less likely to draw current faster than other conductive surfaces in fluid communication with the electrode 1020. Lose. Thus, the method need not be monitored in close proximity to other material removal processes.

도 11은 본 발명의 다른 실시예에 따라 마이크로전자 기판(1110)의 도전 코너를 둥글게 하거나 또는 무디게 형성하기 위한 공정을 부분 및 개략적으로 도시한다. 본 실시예의 한 형태에서, 마이크로전자 기판(1110)은 일반적으로 도 10B에 대해서 상술된 것과 동일 방식으로 배열된 질화물층(1115), 산화물층(1114) 및 도전 재료(1111)를 포함할 수 있다. 간극들(1160)은 일반적으로 도 10B에 대해서 상술된 것과 유사한 방식으로 질화물층(1115) 및 산화물층(1114)을 통해서 도전 재료(1111) 안으로 에칭된다. 간극들(1160)은 이 간극들(1160)이 도전 재료들(1111)의 상부 표면(1165)을 교차하는 날카로운 코너들(1163)을 형성하는 측벽(1164)을 구비할 수 있다.FIG. 11 shows, in part and in schematic form, a process for rounding or blunting the conductive corners of the microelectronic substrate 1110 according to another embodiment of the present invention. In one form of this embodiment, the microelectronic substrate 1110 may include a nitride layer 1115, an oxide layer 1114 and a conductive material 1111 which are generally arranged in the same manner as described above with respect to FIG. 10B. . The gaps 1160 are generally etched into the conductive material 1111 through the nitride layer 1115 and the oxide layer 1114 in a manner similar to that described above with respect to FIG. 10B. The gaps 1160 may have sidewalls 1164 that form sharp corners 1163 at which the gaps 1160 intersect the top surface 1165 of the conductive materials 1111.

본 실시예의 추가 형태에서, 제 1 전극(1120a) 및 제 2 전극(1120b)은 코너(1163)에서 산화물층(1114) 및 질화물층(1115)을 먼저 에칭 백하지 않고 처음에 날카로운 코너들(1163)을 둥글게 하기 위하여, 마이크로전자 기판(1110) 상에 배치된 전해질(1131)과 유체 교통하도록 배치될 수 있다. 따라서 산화물층(1114) 및 질화물층들(1115)은 적어도 이 산화물층(1114) 및 질화물층들(1115)이 마이크로전자 기판(1110)으로부터 제거될 때까지, 초기에는 둥근 코너(1063a)에 걸쳐 있을 수 있다. 본 방법의 장점은 도 10C에 대해서 상술된 단계를 제거할 수 있다는 것이다.In a further form of this embodiment, the first electrode 1120a and the second electrode 1120b initially have sharp corners 1163 without first etching back the oxide layer 1114 and the nitride layer 1115 at the corner 1163. ) May be placed in fluid communication with the electrolyte 1131 disposed on the microelectronic substrate 1110. Thus, oxide layer 1114 and nitride layers 1115 initially extend over rounded corners 1063a until at least oxide layer 1114 and nitride layers 1115 are removed from microelectronic substrate 1110. There may be. An advantage of the method is that the steps described above with respect to FIG. 10C can be eliminated.

상술된 설명에서, 비록, 본 발명의 특정 실시예는 본원에서 예시적인 목적으로 기술되었지만, 본 발명의 정신 및 범주 내에서 여러 변형 형태가 이루어질 수 있다는 것을 이해할 수 있다. 예를 들어, 상술된 공정들은 STI 부분들 이외에 다른 부분들을 형성하는데 사용될 수 있다. 따라서 본 발명은 첨부된 청구범위에 의해서만 한정된다.In the foregoing description, although specific embodiments of the invention have been described herein for illustrative purposes, it will be understood that various modifications may be made within the spirit and scope of the invention. For example, the processes described above can be used to form other portions in addition to the STI portions. Accordingly, the invention is limited only by the appended claims.

Claims (71)

마이크로전자 기판을 처리하는 방법에 있어서:In a method of processing a microelectronic substrate: 상기 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계로서, 상기 도전 재료는 제 1 플레인(plane)의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어지고(bound), 상기 도전 재료는 상기 제 1 표면과 상기 제 2 표면 사이에 코너를 더 구비하는, 상기 전해질 유체 배치 단계와;Disposing an electrolyte fluid adjacent the conductive material of the microelectronic substrate, the conductive material having a first surface of a first plane and a recess of the first surface, the recess having a second The electrolyte fluid placement step bound by a second surface of the plane, the conductive material further comprising a corner between the first surface and the second surface; 상기 전해질 유체와 제 1 전극 및 제 2 전극을 유체 교통하도록 배치하고 상기 전극들 중 적어도 한 전극을 전위원(source of electric potential)에 결합함으로써, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material from the corner by arranging the electrolyte fluid and the first and second electrodes in fluid communication and coupling at least one of the electrodes to a source of electric potential. A microelectronic substrate processing method comprising a. 제 1 항에 있어서, The method of claim 1, 상기 마이크로전자 기판은 제 1 페이스 표면을 가지고, 상기 리세스는 일반적으로 상기 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.The microelectronic substrate has a first face surface, the recess generally extends across the face surface, and removing at least a portion of the conductive material comprises placing the two electrodes facing the face surface. Making a step; Coupling at least one of the electrodes to the front panel; Disposing an electrolyte fluid between the face surface and the electrodes. 제 1 항에 있어서, The method of claim 1, 상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;Radiating electrical signals from an electrode spaced from the microelectronic substrate; 상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;Receiving the electrical signals at a corner of the conductive material; 상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;Oxidizing at least a portion of the conductive material of the corner by passing the electrical signals through the conductive material; 상기 도전 재료의 산화된 부분을 화학 에천트(etchant)에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Exposing the oxidized portion of the conductive material to a chemical etchant. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료의 제 1 표면은 일반적인 부도체 재료(nonconductor material)에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 제 1 표면과 상기 전극들 중 적어도 한 전극 사이에 배치되고, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.The first surface of the conductive material is disposed adjacent to a general nonconductor material, the general nonconductor material is disposed between the first surface and at least one of the electrodes, and from the corner of the conductive material Removing at least a portion; removing the conductive material in combination with the general non-conductive material. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료 상에 일반적인 부도체층을 배치하는 단계와;Disposing a general insulator layer on the conductive material; 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the insulator layer to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료 상에 산화물층을 배치하는 단계와;Disposing an oxide layer on the conductive material; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 코너로부터 상기 도전 재료를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the nitride layer and at least a portion of the oxide layer to expose a corner of the conductive material prior to removing the conductive material from the corner. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing the conductive material comprises oxidizing at least a portion of the conductive material by passing a current through at least a portion of the conductive material; Exposing the oxidized portion to an etchant. 제 1 항에 있어서, The method of claim 1, 염화수소산 및 플루오르화수소산 중 적어도 하나와 물을 포함하도록 상기 전해질을 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Selecting the electrolyte to include at least one of hydrochloric acid and hydrofluoric acid and water. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료의 적어도 일부를 제거하는 단계는 제곱 센티미터 당 약 1 내지 500 밀리암페어의 레이트로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises passing a current through the conductive material at a rate of about 1 to 500 milliamps per square centimeter. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 도전 재료에 약 15 볼트rms을 제공하도록 전위원를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material includes selecting a substrate to provide about 15 volts rms to the conductive material. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료의 적어도 일부를 제거하는 단계는 약 60Hz로 가변하도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material includes selecting a current through the conductive material to vary at about 60 Hz. 제 1 항에 있어서,The method of claim 1, 상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises selecting a current through the conductive material to be alternating current. 제 1 항에 있어서, The method of claim 1, 약 500 : 1 : 1의 비율로 물, 염화수소산 및 플루오르화수소산을 포함하도록 상기 전해질 유체를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Selecting the electrolyte fluid to include water, hydrochloric acid and hydrofluoric acid in a ratio of about 500: 1: 1. 제 1 항에 있어서, The method of claim 1, 도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Selecting the conductive material to include doped silicon. 제 1 항에 있어서, The method of claim 1, 백금, 탄탈 및 흑연 중 적어도 하나를 포함하도록 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.And selecting at least one of the first electrode and the second electrode to include at least one of platinum, tantalum, and graphite. 제 1 항에 있어서, The method of claim 1, 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 상기 마이크로전자 기판으로부터 약 1 내지 2 밀리미터의 거리만큼 이격되게 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.And disposing at least one of the first electrode and the second electrode at a distance of about 1 to 2 millimeters from the microelectronic substrate. 제 1 항에 있어서, The method of claim 1, 상기 코너로부터 재료를 제거한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.After removing material from the corner, further comprising disposing an insulating layer on the walls of the recess. 제 1 항에 있어서, The method of claim 1, 상기 리세스 내에 유전체 재료를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.And disposing a dielectric material in the recess. 제 1 항에 있어서, The method of claim 1, 상기 도전 재료의 적어도 일부는 상기 도전 재료가 상기 코너를 둥글게 함으로써 상기 코너로부터 제거되는 속도를 감소시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.At least a portion of the conductive material comprises reducing the rate at which the conductive material is removed from the corner by rounding the corner. 마이크로전자 기판을 처리하는 방법에 있어서:In a method of processing a microelectronic substrate: 상기 마이크로전자 기판의 도전 재료에 인접하게 일반적인 부도체 재료를 배치하는 단계와;Disposing a common nonconducting material adjacent the conductive material of the microelectronic substrate; 상기 일반적인 부도체 재료를 통해 상기 도전 재료로 연장하는 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료와 상기 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정하는, 상기 리세스 형성 단계와;Forming a recess extending through the common non-conductive material to the conductive material, the recess defining a corner at least adjacent an interface between the conductive material and the general non-conductive material; 상기 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게(blunt) 하기 위하여, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material from the corners to at least partially blunt the corners by exposing the corners to dislocations. 제 20 항에 있어서, The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판으로부터 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 전극들 중 적어도 한 전극으로부터 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material may include placing the first electrode and the second electrode adjacent to the microelectronic substrate and spaced apart from the microelectronic substrate; Coupling at least one of the electrodes to the front panel; Passing a current from at least one of the electrodes to the corner to oxidize the conductive material at the corner; Exposing the oxidized conductive material of the corner to an etchant. 제 20 항에 있어서, The method of claim 20, 상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;Radiating electrical signals from an electrode spaced from the microelectronic substrate; 상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;Receiving the electrical signals at a corner of the conductive material; 상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;Oxidizing at least a portion of the conductive material of the corner by passing the electrical signals through the conductive material; 상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Exposing the oxidized portion of the conductive material to a chemical etchant. 제 20 항에 있어서, The method of claim 20, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material from the corners includes removing the conductive material in combination with the general non-conductive material. 제 20 항에 있어서, The method of claim 20, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the nonconductive material to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. 제 20 항에 있어서, The method of claim 20, 상기 도전 재료 상에 산화물층을 배치하는 단계와;Disposing an oxide layer on the conductive material; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the nitride layer and at least a portion of the oxide layer to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. . 제 20 항에 있어서, The method of claim 20, 상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing the conductive material comprises oxidizing at least a portion of the conductive material by passing a current through at least a portion of the conductive material; Exposing the oxidized portion to an etchant. 제 20 항에 있어서, The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는 약 100 밀리암페어의 레이트로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises passing a current through the conductive material at a rate of about 100 milliamps. 제 20 항에 있어서, The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는 약 15 볼트rms의 전위에서 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises passing a current through the conductive material at a potential of about 15 volts rms . 제 20 항에 있어서, The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는 약 60Hz의 주파수로 상기 도전 재료로 전류를 통과시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises passing a current through the conductive material at a frequency of about 60 Hz. 제 20 항에 있어서,The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material comprises selecting a current through the conductive material to be alternating current. 제 20 항에 있어서, The method of claim 20, 도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Selecting the conductive material to include doped silicon. 제 20 항에 있어서, The method of claim 20, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 제 1 전극 및 상기 제 2 전극을 상기 코너와 유체 교통하게 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 백금, 탄탈 및 흑연 중 적어도 하나를 포함하도록 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극을 선택하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the conductive material may include placing the first electrode and the second electrode in fluid communication with the corner; Coupling at least one of the electrodes to the front panel; Selecting at least one of the first electrode and the second electrode to include at least one of platinum, tantalum and graphite. 제 20 항에 있어서, The method of claim 20, 상기 코너로부터 재료를 제거한 후에 간극(aperture)의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.And disposing an insulating layer on the walls of the aperture after removing the material from the corner. 제 20 항에 있어서, The method of claim 20, 상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Forming a transistor gate in the recess. 제 20 항에 있어서, The method of claim 20, 상기 마이크로전자 기판은 제 1 페이스 표면을 가지고, 상기 리세스는 일반적으로 상기 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.The microelectronic substrate has a first face surface, the recess generally extends across the face surface, and removing at least a portion of the conductive material comprises placing the two electrodes facing the face surface. Making a step; Coupling at least one of the electrodes to the front panel; Disposing an electrolyte fluid between the face surface and the electrodes. 제 20 항에 있어서, The method of claim 20, 상기 코너를 둥글게 함으로써 상기 코너로부터 재료가 제거되는 레이트를 감소시키는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Reducing the rate at which material is removed from the corner by rounding the corner. 마이크로전자 기판을 처리하는 방법에 있어서:In a method of processing a microelectronic substrate: 상기 마이크로전자 기판의 도핑된 실리콘 재료 상에 산화물층을 형성하는 단계와;Forming an oxide layer on the doped silicon material of the microelectronic substrate; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 질화물층 및 상기 산화물층을 통해 도전 재료로 리세스를 에칭시키는 단계와;Etching a recess with a conductive material through the nitride layer and the oxide layer; 상기 도전 재료의 코너를 노출하기 위하여 상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계와;Removing a portion of the nitride layer and oxide layer adjacent the recess to expose a corner of the conductive material; 상기 도전 재료의 코너에 인접하게 전해질 유체를 배치하는 단계와;Disposing an electrolyte fluid adjacent a corner of the conductive material; 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판에 이격되게 또한 상기 전해질 유체와 유체 교통하도록 제 1 전극 및 제 2 전극을 배치하고, 상기 전극들 중 적어도 한 전극을 전위원에 결합함으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;The corner by placing a first electrode and a second electrode adjacent the microelectronic substrate and spaced apart from the microelectronic substrate and in fluid communication with the electrolyte fluid, and coupling at least one of the electrodes to the front panel; Oxidizing at least a portion of the conductive material of; 상기 산화된 재료를 에천트에 노출함으로써, 상기 산화된 재료의 적어도 일부를 제거하는 단계와;Removing at least a portion of the oxidized material by exposing the oxidized material to an etchant; 상기 적어도 하나의 전극으로부터 상기 코너로의 전류의 흐름을 감소시키기 위해 상기 코너를 둥글게 함으로써, 상기 코너로부터 재료가 제거되는 레이트를 감소시키는 단계를 포함하는, 마이크로전자 기판 처리 방법.Reducing the rate at which material is removed from the corner by rounding the corner to reduce the flow of current from the at least one electrode to the corner. 제 37 항에 있어서, The method of claim 37, 상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계는, 상기 질화물층에서 제 1 레이트로 재료를 제거하는 단계와; 상기 산화물층에서 제 2 레이트로 재료를 제거하는 단계를 포함하고, 상기 제 1 레이트는 상기 제 2 레이트과 거의 동일한, 마이크로전자 기판 처리 방법.Removing a portion of the nitride layer and oxide layer adjacent to the recess may include removing material at the first rate from the nitride layer; Removing material from the oxide layer at a second rate, wherein the first rate is about the same as the second rate. 제 37 항에 있어서, The method of claim 37, 상기 산화된 재료의 적어도 일부를 제거한 후에, 상기 산화물층 및 상기 질화물층을 에천트로 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.After removing at least a portion of the oxidized material, further comprising removing the oxide layer and the nitride layer with an etchant. 제 37 항에 있어서, The method of claim 37, 상기 리세스에 인접한 질화물층 및 산화물층의 일부를 제거하는 단계는 상기 질화물층 및 상기 산화물층에 인접하게 에천트를 배치하는 단계를 포함하고, 상기 에천트는 상기 전해질 유체의 화학 조성과 거의 동일한 화학 조성을 갖는, 마이크로전자 기판 처리 방법.Removing a portion of the nitride layer and oxide layer adjacent to the recess includes disposing an etchant adjacent the nitride layer and the oxide layer, the etchant having a chemical composition that is approximately equal to the chemical composition of the electrolyte fluid. A microelectronic substrate processing method having a composition. 마이크로전자 기판을 처리하는 방법에 있어서:In a method of processing a microelectronic substrate: 상기 마이크로전자 기판의 도전 재료에 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료의 간극과 플레인의 교차부에서 코너를 한정하는, 상기 리세스 형성 단계;Forming a recess in the conductive material of the microelectronic substrate, the recess defining a corner at an intersection of the gap and the plane of the conductive material; 상기 리세스 내에 도전성 마이크로전자 부분(feature)을 형성하는 단계와;Forming a conductive microelectronic feature in the recess; 상기 리세스에 의해서 한정된 코너를 둥글게 함으로써, 상기 도전성 마이크로전자 부분으로부터 전자기 방사량들을 제어하는 단계로서, 상기 코너를 둥글게 하는 것은, 상기 도전 재료를 산화시키기 위하여 상기 코너에 전위원을 전기적으로 결합하는 단계와; 상기 산화된 재료를 에천트에 노출함으로써 상기 코너로부터 상기 산화된 재료를 제거하는 단계를 포함하는, 상기 제어 단계를 포함하는, 마이크로전자 기판 처리 방법.Controlling the electromagnetic radiation from the conductive microelectronic portion by rounding a corner defined by the recess, wherein rounding the corner comprises electrically coupling a front panel to the corner to oxidize the conductive material. Wow; Removing the oxidized material from the corner by exposing the oxidized material to an etchant. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 도전 재료 내에 리세스를 형성하는 단계는 반도체 재료 내에 리세스를 형성하는 단계를 포함하는, 마이크로전자 기판 처리 방법.And forming a recess in the conductive material comprises forming a recess in the semiconductor material. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 코너를 둥글게 하는 것은, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판에 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 제 1 전극 및 제 2 전극 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 제 1 전극 및 상기 제 2 전극 중 적어도 한 전극으로부터 상기 전해질 유체를 통해 상기 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판 처리 방법.Rounding the corners comprises: placing the first electrode and the second electrode adjacent to the microelectronic substrate and spaced apart from the microelectronic substrate; Coupling at least one of the first and second electrodes to a front panel; Passing a current from at least one of the first electrode and the second electrode to the corner through the electrolyte fluid to oxidize the conductive material at the corner; Exposing the oxidized conductive material of the corner to an etchant. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;Radiating electrical signals from an electrode spaced from the microelectronic substrate; 상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;Receiving the electrical signals at a corner of the conductive material; 상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;Oxidizing at least a portion of the conductive material of the corner by passing the electrical signals through the conductive material; 상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Exposing the oxidized portion of the conductive material to a chemical etchant. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 도전 재료는 일반적인 부도체 재료에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 도전 재료의 플레인과 적어도 하나의 전극 사이에 배치되고, 상기 코너로부터 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합된 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판 처리 방법.The conductive material is disposed adjacent to the common non-conductive material, the common non-conducting material is disposed between the plane of the conductive material and the at least one electrode, and removing at least a portion of the conductive material from the corners may comprise: And removing the conductive material associated with the microelectronic substrate. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 도전 재료 상에 부도체층을 배치하는 단계와;Disposing an insulator layer on the conductive material; 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 부도체층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the non-conductive layer to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 도전 재료 상에 산화물층을 배치하는 단계와;Disposing an oxide layer on the conductive material; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Removing at least a portion of the nitride layer and at least a portion of the oxide layer to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. . 제 41 항에 있어서, 42. The method of claim 41 wherein 도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Selecting the conductive material to include doped silicon. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 코너를 둥글게 한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.After the corner is rounded, further comprising disposing an insulating layer on the walls of the recess. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.Forming a transistor gate in the recess. 제 41 항에 있어서, 42. The method of claim 41 wherein 상기 마이크로전자 기판은 페이스 표면을 구비하고, 상기 리세스는 일반적으로 상기 페이스 표면을 가로질러 연장하고, 상기 코너를 둥글게 하는 것은, 상기 페이스 표면을 향하도록 두 전극들을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판 처리 방법.The microelectronic substrate has a face surface, the recess generally extends across the face surface, and rounding the corner comprises: placing two electrodes facing the face surface; Coupling at least one of the electrodes to the front panel; Disposing an electrolyte fluid between the face surface and the electrodes. 마이크로전자 기판의 도전 재료에 인접하게 일반적인 부도체 재료를 배치하는 단계와;Disposing a common nonconducting material adjacent the conductive material of the microelectronic substrate; 상기 일반적인 부도체 재료를 통해 상기 도전 재료로 연장하는 리세스를 형성하는 단계로서, 상기 리세스는 상기 도전 재료와 상기 일반적인 부도체 재료 사이의 인터페이스에 적어도 인접한 코너를 한정하는, 상기 리세스 형성 단계와;Forming a recess extending through the common non-conductive material to the conductive material, the recess defining a corner at least adjacent an interface between the conductive material and the general non-conductive material; 상기 코너를 전위에 노출함으로써 상기 코너를 적어도 부분적으로 무디게 하기 위하여, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는 공정에 의해 형성된 마이크로전자 기판.Removing at least a portion of the conductive material from the corners to at least partially blunt the corners by exposing the corners to dislocations. 제 52 항에 있어서, The method of claim 52, wherein 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 마이크로전자 기판에 인접하게 그리고 상기 마이크로전자 기판으로부터 이격되게 상기 제 1 전극 및 상기 제 2 전극을 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 코너의 도전 재료를 산화시키기 위하여 상기 전극들 중 적어도 한 전극으로부터 코너로 전류를 통과시키는 단계와; 상기 코너의 산화된 도전 재료를 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.Removing at least a portion of the conductive material may include placing the first electrode and the second electrode adjacent to the microelectronic substrate and spaced apart from the microelectronic substrate; Coupling at least one of the electrodes to the front panel; Passing a current from at least one of the electrodes to the corner to oxidize the conductive material at the corner; Exposing the oxidized conductive material of the corner to an etchant. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은, The process, 상기 마이크로전자 기판으로부터 이격된 전극으로부터 전기 신호들을 방사하는 단계와;Radiating electrical signals from an electrode spaced from the microelectronic substrate; 상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;Receiving the electrical signals at a corner of the conductive material; 상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;Oxidizing at least a portion of the conductive material of the corner by passing the electrical signals through the conductive material; 상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판.Exposing the oxidized portion of the conductive material to a chemical etchant. 제 52 항에 있어서, The method of claim 52, wherein 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계는 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판.Removing at least a portion of the conductive material from the corners includes removing the conductive material in combination with the general non-conductive material. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 부도체 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.The process further includes removing at least a portion of the nonconducting material to expose the corner of the conductive material before removing at least a portion of the conductive material from the corner. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은,The process, 상기 도전 재료 상에 산화물층을 배치하는 단계와;Disposing an oxide layer on the conductive material; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하기 전에 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.Removing at least a portion of the nitride layer and at least a portion of the oxide layer to expose a corner of the conductive material prior to removing at least a portion of the conductive material from the corner. 제 52 항에 있어서, The method of claim 52, wherein 상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.Removing the conductive material comprises oxidizing at least a portion of the conductive material by passing a current through at least a portion of the conductive material; Exposing the oxidized portion to an etchant. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은, 도핑된 실리콘을 포함하도록 상기 도전 재료를 선택하는 단계를 더 포함하는, 마이크로전자 기판.The process further includes selecting the conductive material to include doped silicon. 제 52 항에 있어서, The method of claim 52, wherein 상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판.Removing at least a portion of the conductive material includes selecting a current through the conductive material to be an alternating current. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은, 상기 코너로부터 재료를 제거한 후에, 상기 리세스의 벽들 상에 절연층을 배치하는 단계를 더 포함하는, 마이크로전자 기판.The process further comprises disposing an insulating layer on the walls of the recess after removing material from the corner. 제 52 항에 있어서, The method of claim 52, wherein 상기 공정은, 상기 리세스 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판.The process further includes forming a transistor gate in the recess. 제 52 항에 있어서, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 마이크로전자 기판의 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판.53. The method of claim 52, wherein removing at least a portion of the conductive material comprises: placing the two electrodes facing the face surface of the microelectronic substrate; Coupling at least one of the electrodes to the front panel; Further comprising disposing an electrolyte fluid between the face surface and the electrodes. 마이크로전자 기판의 도전 재료에 인접하게 전해질 유체를 배치하는 단계로서, 상기 도전 재료는 제 1 플레인의 제 1 표면과 상기 제 1 표면의 리세스를 구비하며, 상기 리세스는 제 2 플레인의 제 2 표면에 의해서 경계 지어지고, 상기 도전 재료는 상기 제 1 표면과 상기 제 2 표면 사이에 코너를 더 구비하는, 상기 전해질 유체 배치 단계와;Disposing an electrolyte fluid adjacent a conductive material of the microelectronic substrate, the conductive material having a first surface of the first plane and a recess of the first surface, the recess being the second of the second plane; The electrolyte fluid placement step, bounded by a surface, wherein the conductive material further comprises a corner between the first surface and the second surface; 상기 전해질 유체와 제 1 전극 및 제 2 전극을 유체 교통하도록 배치하고 상기 전극들 중 적어도 한 전극을 전위원에 결합함으로써, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계를 포함하는 공정에 의해 형성된 마이크로전자 기판.Removing at least a portion of the conductive material from the corner by arranging the electrolyte fluid and the first electrode and the second electrode in fluid communication and coupling at least one of the electrodes to a front panel. Formed microelectronic substrate. 제 64 항에 있어서, The method of claim 64, wherein 상기 리세스는 일반적으로 상기 마이크로전자 기판의 페이스 표면으로 가로질러 연장하고, 상기 도전 재료의 적어도 일부를 제거하는 단계는, 상기 두 전극들을 상기 페이스 표면을 향하도록 배치하는 단계와; 상기 전극들 중 적어도 한 전극을 전위원에 결합하는 단계와; 상기 페이스 표면과 상기 전극들 사이에 전해질 유체를 배치하는 단계를 더 포함하는, 마이크로전자 기판.The recess generally extends across the face surface of the microelectronic substrate, and removing at least a portion of the conductive material comprises: placing the two electrodes facing the face surface; Coupling at least one of the electrodes to the front panel; Further comprising disposing an electrolyte fluid between the face surface and the electrodes. 제 64 항에 있어서, The method of claim 64, wherein 상기 공정은, The process, 상기 전극들 중 적어도 한 전극으로부터 전기 신호들을 방사하는 단계로서, 상기 전극은 상기 마이크로전자 기판으로부터 이격된, 상기 전기 신호들 방사 단계와;Radiating electrical signals from at least one of the electrodes, the electrode being spaced apart from the microelectronic substrate; 상기 도전 재료의 코너에서 상기 전기 신호들을 수신하는 단계와;Receiving the electrical signals at a corner of the conductive material; 상기 도전 재료로 상기 전기 신호들을 통과시킴으로써, 상기 코너의 도전 재료의 적어도 일부를 산화시키는 단계와;Oxidizing at least a portion of the conductive material of the corner by passing the electrical signals through the conductive material; 상기 도전 재료의 산화된 부분을 화학 에천트에 노출하는 단계를 더 포함하는, 마이크로전자 기판.Exposing the oxidized portion of the conductive material to a chemical etchant. 제 64항에 있어서, The method of claim 64, wherein 상기 도전 재료의 제 1 표면은 일반적인 부도체 재료에 인접하게 배치되고, 상기 일반적인 부도체 재료는 상기 제 1 표면과 상기 전극들 중 적어도 한 전극 사이에 배치되고, 상기 코너로부터 상기 도전 재료의 적어도 일부를 제거하는 단계 상기 일반적인 부도체 재료와 결합한 도전 재료를 제거하는 단계를 포함하는, 마이크로전자 기판.The first surface of the conductive material is disposed adjacent to the common non-conductive material, the general non-conducting material is disposed between the first surface and at least one of the electrodes, and removes at least a portion of the conductive material from the corner. Removing the conductive material in combination with the common non-conductive material. 제 64 항에 있어서, The method of claim 64, wherein 상기 공정은,The process, 상기 도전 재료 상에 산화물층을 배치하는 단계와;Disposing an oxide layer on the conductive material; 상기 산화물층 상에 질화물층을 배치하는 단계와;Disposing a nitride layer on the oxide layer; 상기 도전 재료의 코너를 노출하기 위하여, 상기 질화물층의 적어도 일부와 상기 산화물층의 적어도 일부를 제거하는 단계를 더 포함하는, 마이크로전자 기판.Removing at least a portion of the nitride layer and at least a portion of the oxide layer to expose corners of the conductive material. 제 64 항에 있어서, The method of claim 64, wherein 상기 도전 재료를 제거하는 단계는, 상기 도전 재료의 적어도 일부로 전류를 통과시킴으로써, 상기 도전 재료의 적어도 일부를 산화시키는 단계와; 상기 산화된 부분을 에천트에 노출하는 단계를 포함하는, 마이크로전자 기판.Removing the conductive material comprises oxidizing at least a portion of the conductive material by passing a current through at least a portion of the conductive material; Exposing the oxidized portion to an etchant. 제 64항에 있어서,The method of claim 64, wherein 상기 도전 재료의 적어도 일부를 제거하는 단계는 교류 전류가 되도록 상기 도전 재료를 통과하는 전류를 선택하는 단계를 포함하는, 마이크로전자 기판.Removing at least a portion of the conductive material includes selecting a current through the conductive material to be an alternating current. 제 64 항에 있어서, The method of claim 64, wherein 상기 공정은, 간극 내에 트랜지스터 게이트를 형성하는 단계를 더 포함하는, 마이크로전자 기판.The process further includes forming a transistor gate in the gap.
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