KR100597583B1 - A method for fabricating highly integrated trench gate power device - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 리튬이온 이차전지 보호회로, DC-DC 변환기, 모터 등에 사용되는 저전압 대전류 전력소자에 관한 것이며, 특히 고집적 트렌치 게이트 전력소자의 제조 방법에 관한 것이다. 본 발명은 공정을 단순화하고, 온-저항 특성을 개선할 수 있는 트렌치 게이트 전력소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 웰/소오스 형성을 위해 별도의 마스크를 사용하지 않고 트렌치 게이트 마스크만을 사용하여 먼저 웰 영역과 소오스 영역을 형성한 후 트렌치 게이트를 형성하는 기술이다. 트렌치 게이트를 중심으로 웰 영역과 소오스 영역을 형성함으로서 측면 접합 깊이가 자동으로 정렬되어 종래와 같이 웰 마스크와 소오스 마스크를 사용하여 제조하는 것에 비해 마스크 정렬 오차를 줄일 수 있어 고집적화가 가능하기 때문에 전력소자의 주요 변수인 온-저항을 낮출 수 있으며, 소요되는 마스크의 수를 6장에서 4~5장으로 줄여 공정을 단순화할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a low voltage high current power device used in a lithium ion secondary battery protection circuit, a DC-DC converter, a motor, and the like, and more particularly, to a method for manufacturing a highly integrated trench gate power device. An object of the present invention is to provide a method for manufacturing a trench gate power device that can simplify the process and improve the on-resistance characteristics. The present invention is a technique of forming a trench gate after first forming a well region and a source region using only a trench gate mask without using a separate mask for well / source formation. By forming the well region and the source region around the trench gates, the side junction depths are automatically aligned so that the mask alignment error can be reduced compared to the case of using a well mask and a source mask as in the related art, and thus the integration is possible. The on-resistance, which is the main variable of, can be reduced, and the process can be simplified by reducing the number of masks required from six to four.
트렌치 게이트, 전력소자, 스페이서, 마스크, 온-저항Trench Gates, Power Devices, Spacers, Masks, On-Resistance
Description
도 1은 고집적 트렌치 게이트 전력소자의 레이아웃도.1 is a layout diagram of a highly integrated trench gate power device.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 N-채널 트렌치 게이트 전력소자 제조 공정도.2A to 2G are diagrams illustrating a process of manufacturing an N-channel trench gate power device according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따라 제조된 P-채널 트렌치 게이트 전력소자의 단면도.3 is a cross-sectional view of a P-channel trench gate power device manufactured in accordance with a second embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 N-채널 트렌치 게이트 전력소자 제조 공정도.4A to 4D are process diagrams for manufacturing an N-channel trench gate power device according to a third embodiment of the present invention.
도 5는 본 발명의 제4 실시예에 따라 제조된 IGBT(Insulated Gate Bipolar Transistor)형 전력소자의 단면도.5 is a cross-sectional view of an Insulated Gate Bipolar Transistor (IGBT) type power device manufactured according to a fourth embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : N+ 실리콘 기판 2 : N--에피층1: N + silicon substrate 2: N - - epitaxial layer
3 : 산화막 4 : P-웰 영역3: oxide film 4: P-well region
5 : 스페이서 산화막 6 : 소오스 영역5: spacer oxide film 6: source region
7 : 게이트 산화막 8 : 트렌치 게이트7: gate oxide film 8: trench gate
9 : 필드 산화막 10 : 소오스 전극9: field oxide film 10: source electrode
11 : 스크린 산화막 12 : 게이트 보호 산화막11: screen oxide film 12: gate protection oxide film
13 : 드레인 전극13: drain electrode
본 발명은 반도체 기술에 관한 것으로, 특히 리튬이온 이차전지 보호회로, DC-DC 변환기, 모터 등에 사용되는 저전압 대전류 전력소자에 관한 것이며, 특히 고집적 트렌치 게이트 전력소자의 제조 방법에 관한 것이다.BACKGROUND OF THE
일반적으로 MOS(Metal Oxide Semiconductor) 기술을 이용한 전력소자는 소오스-게이트-드레인이 수직으로 배치된 수직 채널 구조를 갖는 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor)와 소오스-게이트-드레인이 수평으로 배치된 수평 채널 구조를 갖는 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)로 구분된다. In general, a power device using MOS (Metal Oxide Semiconductor) technology has a vertical double-diffused metal oxide semiconductor (VDMOS) having a vertical channel structure in which source-gate-drain is disposed vertically and horizontally in which source-gate-drain is disposed horizontally. LDMOS (Lateral Double-diffused Metal Oxide Semiconductor) having a channel structure is classified.
VDMOS는 LDMOS 보다 전류를 많이 흘릴 수 있어 대전류 전력소자에 많이 활용된다. VDMOS는 또 플라나(Planar) 게이트 형과 트렌치(Trench) 게이트 형으로 나눌 수 있다.VDMOS can flow more current than LDMOS, so it is used in large current power devices. VDMOS can also be divided into planar gate type and trench gate type.
트렌치 게이트 전력소자는 실리콘 기판 트렌치 식각과 양질의 게이트 산화막 성장을 요구하고, 공정이 복잡한 단점이 있지만 플라나 게이트 전력소자 보다 단위 면적 당 많은 소자를 집적함으로써 전력소자의 주요 변수인 온(ON)-저항 값을 낮출 수 있으며 낮은 구동전압으로 대전류를 흘릴 수 있기 때문에 현재 플라나 게이트 전력소자에서 트렌치 게이트 전력소자로 전환되고 있는 추세이다. Trench gate power devices require silicon substrate trench etching and high-quality gate oxide growth, and the process is complicated. However, by integrating more devices per unit area than planar gate power devices, the on-resistance value, which is the main variable of power devices, is increased. The current trend is to switch from a planar gate power device to a trench gate power device because it can lower the voltage and allow a large current to flow at a low driving voltage.
일반적으로 종래의 트렌치 게이트 전력소자를 제조하는데 사용되는 마스크 수는 6장이다. 종래의 트렌치 게이트 전력소자 제조방법을 간략히 살펴보면 다음과 같다.In general, the number of masks used to fabricate a conventional trench gate power device is six. A brief description of a conventional method for manufacturing a trench gate power device is as follows.
먼저, N/N+ 실리콘 기판 또는 P/P+ 실리콘 기판을 사용하여 산화막을 성장시킨 다음 P-웰 또는 N-웰 마스크를 사용하여 P-웰 또는 N-웰을 형성하고, 소오스 마스크를 사용하여 소오스를 형성한다. 그 다음 트렌치 게이트 마스크를 사용하여 트렌치 게이트가 형성 될 부분을 정의한 후 식각하여 트렌치 구조를 형성한다.First, an oxide film is grown using an N / N + silicon substrate or a P / P + silicon substrate, and then a P-well or N-well is formed using a P-well or N-well mask, and a source mask is used. Form a source. A trench gate mask is then used to define the portion where the trench gate is to be formed and then etched to form the trench structure.
이어서, 게이트 산화막을 성장한 후 불순물이 도핑된 다결정 실리콘 박막을 증착하고 게이트 전극 마스크를 사용하여 다결정 실리콘 박막을 이방성으로 식각하여 트렌치 게이트 전극을 형성한다. 그 다음 필드 산화막을 증착한 후 접합 마스크를 사용하여 게이트 소오스 전극 접합 부분을 연다. 금속박막을 증착한 후 전극 마스크를 사용하여 게이트 전극, 소오스 전극, 드레인 전극을 형성한다.Subsequently, after the growth of the gate oxide film, a polycrystalline silicon thin film doped with impurities is deposited, and the polycrystalline silicon thin film is anisotropically etched using a gate electrode mask to form a trench gate electrode. After depositing the field oxide film, the gate source electrode junction is opened using a junction mask. After depositing the metal thin film, a gate electrode, a source electrode, and a drain electrode are formed using an electrode mask.
상기와 같은 공정을 진행하는 경우, 필요한 마스크는 총 6장이다.When the above process is performed, a total of six masks are required.
이와 같이 종래에는 트렌치 게이트 전력소자 제조에 소요되는 마스크의 수가 많기 때문에 공정이 복잡해지고, 마스크 제작 및 구입에 따른 생산 비용이 증가하는 문제점이 있었다.As described above, since the number of masks required for manufacturing the trench gate power device is large, the process becomes complicated, and there is a problem in that the production cost according to the manufacture and purchase of the mask increases.
또한, 트렌치 게이트 전력소자를 제조함에 있어서, 전력소자의 주요 변수인 온-저항을 더 낮출 필요가 있다.In addition, in the manufacture of trench gate power devices, it is necessary to further lower the on-resistance, which is a major variable of the power devices.
본 발명은 공정을 단순화하고, 온-저항 특성을 개선할 수 있는 트렌치 게이트 전력소자 제조방법을 제공하는데 그 목적이 있다.
An object of the present invention is to provide a method for manufacturing a trench gate power device that can simplify the process and improve the on-resistance characteristics.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 저농도의 제1 도전형/고농도의 제1 도전형 반도체 기판 또는 저농도의 제1 도전형/고농도의 제1 도전형/고농도의 제2 도전형 반도체 기판 상에 산화막을 형성하는 제1 단계; 트렌치 게이트 마스크를 사용하여 상기 산화막을 선택 식각하는 제2 단계; 선택 식각된 상기 산화막을 이온주입 마스크로 사용하여 제2 도전형 웰 형성을 위한 이온주입을 실시하는 제3 단계; 열처리를 실시하여 상기 제2 도전형 웰을 형성하는 제4 단계; 상기 산화막을 이온주입 마스크로 사용하여 고농도의 제1 도전형 소오스 형성을 위한 이온주입을 실시하는 제5 단계; 상기 산화막 측벽에 스페이서 산화막을 형성하는 제6 단계; 상기 산화막 및 상기 스페이서 산화막을 식각 마스크로 사용하여 상기 제2 도전형 웰을 식각하여 트렌치를 형성하고 상기 고농도의 제1 도전형 소오스를 디파인하는 제7 단계; 상기 트렌치 내벽에 게이트 절연막을 형성하는 제8 단계; 상기 게이트 절연막이 형성된 상기 트렌치 내에 게이트 전극 물질을 매립하는 제9 단계; 노출된 상기 게이트 전극 물질 표면에 게이트 보호막을 형성하는 제10 단계; 및 상기 고농도의 제1 도전형 소오스에 콘택되는 소오스 전극과 상기 반도체 기판의 배면에 콘택되는 드레인 전극을 형성하는 제11 단계를 포함하여 이루어진다.According to an aspect of the present invention for achieving the above technical problem, the first conductivity type semiconductor substrate of low concentration or the first conductivity type of high concentration or the first conductivity type of high concentration / high concentration second of high concentration Forming a oxide film on the conductive semiconductor substrate; A second step of selectively etching the oxide layer using a trench gate mask; A third step of performing ion implantation to form a second conductivity type well using the selectively etched oxide film as an ion implantation mask; Performing a heat treatment to form the second conductivity type well; A fifth step of performing ion implantation to form a high concentration first conductivity type source using the oxide film as an ion implantation mask; A sixth step of forming a spacer oxide film on the sidewalls of the oxide film; A seventh step of forming a trench by etching the second conductivity type well using the oxide layer and the spacer oxide layer as an etching mask and defining the high concentration first conductivity type source; An eighth step of forming a gate insulating film on the inner wall of the trench; A ninth step of filling a gate electrode material in the trench in which the gate insulating film is formed; Forming a gate passivation layer on the exposed surface of the gate electrode material; And an eleventh step of forming a source electrode contacted with the high concentration first conductivity type source and a drain electrode contacted with a rear surface of the semiconductor substrate.
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또한 본 발명의 다른 측면에 따르면, 저농도의 제1 도전형/고농도의 제1 도전형 반도체 기판 또는 저농도의 제1 도전형/고농도의 제1 도전형/고농도의 제2 도전형 반도체 기판 상에 소자 형성 영역이 오픈된 산화막 패턴을 형성하는 제1 단계; 상기 산화막 패턴을 이온주입 마스크로 사용하여 제2 도전형 웰 형성을 위한 이온주입 및 열처리를 실시하는 제2 단계; 상기 제2 단계를 마친 전체구조 상부에 질화막을 형성하는 제3 단계; 트렌치 게이트 마스크를 사용하여 상기 질화막을 패터닝하는 제4 단계; 패터닝된 상기 질화막을 이온주입 마스크로 사용하여 고농도의 제1 도전형 소오스 형성을 위한 이온주입을 실시하는 제5 단계; 상기 질화막 측벽에 스페이서 산화막을 형성하는 제6 단계; 상기 질화막 및 상기 스페이서 산화막을 식각 마스크로 사용하여 상기 제2 도전형 웰을 식각하여 트렌치를 형성하고 상기 고농도의 제1 도전형 소오스를 디파인하는 제7 단계; 상기 트렌치 내벽에 게이트 절연막을 형성하는 제8 단계; 상기 게이트 절연막이 형성된 상기 트렌치 내에 게이트 전극 물질을 매립하는 제9 단계; 노출된 상기 게이트 전극 물질 표면에 게이트 보호막을 형성하는 제10 단계; 상기 질화막을 선택적으로 제거하는 제11 단계; 상기 산화막, 상기 스페이서 산화막 및 상기 게이트 보호막을 식각 마스크로 하여 노출된 상기 고농도의 제1 도전형 소오스 및 상기 제2 도전형 웰의 일부를 식각하는 제12 단계; 및 상기 고농도의 제1 도전형 소오스에 콘택되는 소오스 전극과 상기 반도체 기판의 배면에 콘택되는 드레인 전극을 형성하는 제13 단계를 포함하여 이루어진다.Further, according to another aspect of the present invention, a device on a low concentration of the first conductivity type / high concentration of the first conductivity type semiconductor substrate or a low concentration of the first conductivity type / high concentration of the first conductivity type / high concentration of the second conductivity type semiconductor substrate A first step of forming an oxide film pattern in which a formation region is opened; A second step of performing ion implantation and heat treatment for forming a second conductivity type well using the oxide film pattern as an ion implantation mask; A third step of forming a nitride film on the entire structure of the second step; A fourth step of patterning the nitride film using a trench gate mask; A fifth step of performing ion implantation to form a high concentration first conductivity type source using the patterned nitride film as an ion implantation mask; A sixth step of forming a spacer oxide film on the nitride film sidewalls; A seventh step of forming a trench by etching the second conductivity type well using the nitride layer and the spacer oxide layer as an etching mask and defining the high concentration first conductivity type source; An eighth step of forming a gate insulating film on the inner wall of the trench; A ninth step of filling a gate electrode material in the trench in which the gate insulating film is formed; Forming a gate passivation layer on the exposed surface of the gate electrode material; An eleventh step of selectively removing the nitride film; Etching a portion of the high concentration first conductive type source and the second conductive type well exposed by using the oxide layer, the spacer oxide layer, and the gate protection layer as an etching mask; And a thirteenth step of forming a source electrode contacted to the high concentration first conductivity type source and a drain electrode contacted to a rear surface of the semiconductor substrate.
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즉, 본 발명은 웰/소오스 형성을 위해 별도의 마스크를 사용하지 않고 트렌치 게이트 마스크만을 사용하여 먼저 웰 영역과 소오스 영역을 형성한 후 트렌치 게이트를 형성하는 기술이다. 즉, 도 1(고집적 트렌치 게이트 전력소자의 레이아웃도임)에 도시된 바와 같이 트렌치 게이트를 중심으로 웰 영역과 소오스 영역을 형성함으로서 측면 접합 깊이가 자동으로 정렬되어 종래와 같이 웰 마스크와 소오스 마스크를 사용하여 제조하는 것에 비해 마스크 정렬 오차를 줄일 수 있어 고집적화가 가능하기 때문에 전력소자의 주요 변수인 온-저항을 낮출 수 있으며, 소요되는 마스크의 수를 6장에서 4장으로 줄여 공정을 단순화할 수 있다.That is, the present invention is a technique of forming a trench gate after first forming a well region and a source region using only a trench gate mask without using a separate mask for forming a well / source. That is, as shown in FIG. 1 (which is a layout diagram of the highly integrated trench gate power device), the side junction depths are automatically aligned by forming the well region and the source region around the trench gate to form a well mask and a source mask as in the related art. Compared with fabrication, the mask alignment error can be reduced, resulting in high integration, which can reduce the on-resistance, which is the main variable of power devices, and simplify the process by reducing the number of masks required from six to four. have.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개할기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.
첨부된 도면 도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 N-채널 트렌치 게이트 전력소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2G illustrate an N-channel trench gate power device manufacturing process according to a first embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 공정은, 우선 첨부된 도면 도 2a에 도시된 바와 같이 비저항 값이 0.004Ωcm 미만인 N+ 실리콘 기판(1) 상에 비저항 값이 0.5~1Ωcm, 두께가 3~8㎛인 N--에피층(2)을 성장시킨다. 그 다음 900~1100℃ 온도의 열전기로에서 4000~5000Å 두께의 산화막(3)을 성장시키고, 그 상부에 감광막을 도포한다. 트렌치 게이트 마스크를 사용하여 트렌치 게이트가 형성될 부분을 정의한 다음, 플라즈마 이온 식각법으로 산화막을 이방성으로 식각하고 감광막을 제거한다. In the process according to the present embodiment, first, as shown in FIG. 2A of the accompanying drawings, N − having a specific resistance of 0.5 to 1 Ωcm and a thickness of 3 to 8 μm on the N + silicon substrate 1 having a specific resistance of less than 0.004 Ωcm. -Grow the epi layer (2). Then, an
다음으로, 도 2b에 도시된 바와 같이 노출된 N--에피층(2) 상에 400Å 두께의 스크린 산화막(11)을 성장시키고, 이온주입 에너지 60keV, 도즈(dose) 1~3E13/cm2 조건으로 BF2를 이온 주입한다.Next, as shown in FIG. 2B, a 400 nm thick
이어서, 도 2c에 도시된 바와 같이 1000~1150℃ 온도로 열처리를 실시하여 깊이 1.2~2㎛의 P-웰(4)을 형성한다. 그 다음 소오스 영역(6)을 형성하기 위하여 이온주입 에너지 60keV, 도즈 3~5E15/cm2 조건으로 P 또는 As로 수직 또는 경사 이온주입을 실시하고 열처리를 실시한다.Subsequently, as shown in FIG. 2C, heat treatment is performed at a temperature of 1000 to 1150 ° C. to form a P-
계속하여, 도 2d에 도시된 바와 같이 2000~5000Å의 TEOS(tetraethylotho silicate) 산화막 또는 LTO(low temperature oxide)막을 증착하고, 플라즈마 이온 식각법으로 이를 전면 식각하여, 스페이서 산화막(5)을 형성한다.Subsequently, as shown in FIG. 2D, a tetraethylotho silicate (TEOS) oxide film or a low temperature oxide (LTO) film having a thickness of 2000 to 5000 kPa is deposited, and the entire surface is etched by plasma ion etching to form a
다음으로, 도 2e에 도시된 바와 같이 산화막(3) 및 스페이서 산화막(5)을 식각 마스크로 하여 플라즈마 이온 식각법으로 노출된 스크린 산화막(11) 및 P-웰(4)을 식각하여 트렌치 구조를 형성한다. 이때, 트렌치를 P-웰(4) 깊이나 또는 N--에피층(2) 보다 깊게 식각한다. 이어서, 트렌치 내벽의 결함을 제거하기 위하여 850~1100℃에서 500~1000Å 두께의 희생 산화막(도시되지 않음)을 성장시킨 후 다시 제거한다.Next, as shown in FIG. 2E, the trench structure is etched by etching the
이어서, 도 2f에 도시된 바와 같이 트렌치 내벽에 300~500Å 두께의 게이트 산화막(7)을 성장시킨 다음. P(인)이 도핑된 다결정 실리콘 박막을 증착하고, 플라즈마 이온 식각법으로 다결정 실리콘 박막을 이방성 식각하여 트렌치 게이트(8)를 형성한다. 이어서, 노출된 트렌치 게이트(8) 표면에 300~1000Å 두께의 게이트 보호 산화막(12)을 성장시킨다.Subsequently, as shown in FIG. 2F, a
다음으로, 도 2g에 도시된 바와 같이 전체구조 상부에 7000~8000Å 두께의 필드 산화막(9)을 증착하고, 사진 식각법을 이용하여 소오스 및 게이트 전극용 콘택홀을 형성한다. 이어서, 전체구조 상부에 금속막을 증착하고 사진 식각법을 이용하여 소오스 전극(10)을 형성하고, 기판 배면에 드레인 전극(13)을 형성한다.Next, as shown in FIG. 2G, a field oxide film 9 having a thickness of 7000 to 8000 Å is deposited on the entire structure, and contact holes for source and gate electrodes are formed using a photolithography method. Subsequently, a metal film is deposited on the entire structure, the
상기와 같은 공정을 통해 트렌치 게이트 전력소자를 제조하는 경우, 웰/소오스 형성을 위해 별도의 마스크를 사용하지 않음으로써 사용되는 마스크의 수를 4장으로 줄일 수 있어 공정을 단순화할 수 있으며, 스페이서 산화막(5)의 채용으로 자 기정렬화된 공정을 수행하기 때문에 공정 마진을 증대시켜 레이아웃 면적을 축소할 수 있다. 이와 같이 단위 소자가 차지하는 면적이 감소하게 되면 온-저항은 자연히 낮아지게 된다.In the case of manufacturing the trench gate power device through the above process, the number of masks used can be reduced to four by not using a separate mask to form the wells / sources, thereby simplifying the process, and the spacer oxide film. Since the self-aligned process is performed by adopting (5), the layout area can be reduced by increasing the process margin. As such, when the area occupied by the unit device decreases, the on-resistance naturally decreases.
첨부된 도면 도 3는 본 발명의 제2 실시예에 따라 제조된 P-채널 트렌치 게이트 전력소자의 단면을 도시한 것으로, 상기 일 실시예에서 설명한 공정 순서로 제조하되, N--에피/N+ 기판 구조 대신에 P--에피/P+ 기판 구조를 사용하며, 이온주입시 도전형을 바꾸어 공정을 진행하면 된다. 도전형 불순물의 변화외에 구조상 상기 일 실시예에 따라 형성된 N-채널 트렌치 게이트 전력소자와 동일하므로 도면 부호는 생략하기로 한다.The accompanying drawings Figure 3 that shows a cross section of the P- channel trench-gate power device made in accordance with the second embodiment of the present invention, prepared by a process sequence described in the above embodiment, N - - epitaxial / N + Instead of the substrate structure, P -- Epi / P + substrate structure is used, and the ion conductivity can be changed by changing the conductivity type. In addition to the change in the conductivity type impurities, since the structure is the same as the N-channel trench gate power device formed according to the above embodiment, reference numerals will be omitted.
첨부된 도면 도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 트렌치 게이트 전력소자 제조 공정을 도시한 것이다.4A through 4D illustrate a process of manufacturing a trench gate power device according to a third embodiment of the present invention.
본 실시예에 따른 공정은 우선, 도 4a에 도시된 바와 같이 비저항 값이 0.004Ωcm 미만인 N+ 실리콘 기판(51) 상에 비저항 값이 0.5~1Ωcm, 두께가 3~8㎛인 N--에피층(52)을 성장시킨다. 그 다음 900~1100℃ 온도의 열전기로에서 4000~5000Å 두께의 산화막(53)을 성장시키고, 그 상부에 감광막을 도포한다. 트렌치 게이트 마스크를 사용하여 트렌치 게이트가 형성될 부분을 정의한 다음, 플라즈마 이온 식각법으로 산화막을 이방성으로 식각하고 감광막을 제거한다. 계속하여, 노출된 N--에피층(2) 상에 400Å 두께의 스크린 산화막(55)을 성장시키고, 이온주입 에너지 60keV, 도즈(dose) 1~3E13/cm2 조건으로 BF2를 이온 주입한 다음, 1000~1150℃ 온도로 열처리를 실시하여 깊이 1.2~2㎛의 P-웰(54)을 형성한다.The first step is, the specific resistance value of the specific resistance value in the 0.004Ωcm less than N + silicon substrate 51 as 0.5 ~ 1Ωcm, a thickness of 3 ~ 8㎛ shown in Figure 4a according to the present embodiment N - - epitaxial layer (52) to grow. Then, an
다음으로, 도 4b에 도시된 바와 같이 전체구조 상부에 실리콘질화막(56)을 증착하고, 트렌치 게이트 마스크를 사용하여 트렌치 게이트가 형성될 부분을 정의한 후 실리콘질화막(56)을 선택 식각한 다음, 소오스 영역을 형성하기 위하여 이온주입 에너지 60keV, 도즈 3~5E15/cm2 조건으로 P 또는 As로 수직 또는 경사 이온주입을 실시한다. 이어서, 2000~5000Å의 TEOS(tetraethylotho silicate) 산화막 또는 LTO(low temperature oxide)막을 증착하고, 플라즈마 이온 식각법으로 이를 전면 식각하여, 스페이서 산화막(57)을 형성한다.Next, as shown in FIG. 4B, the
계속하여, 도 4c에 도시된 바와 같이 실리콘질화막 (56) 및 스페이서 산화막 (57)을 식각 마스크로 하여 플라즈마 이온 식각법으로 노출된 스크린 산화막(55) 및 P-웰(54)을 식각하여 트렌치 구조를 형성한다. 이때, 트렌치를 P-웰(54) 깊이나 또는 N--에피층(52) 보다 깊게 식각하며, 트렌치 내벽의 결함을 제거하기 위하여 850~1100℃에서 500~1000Å 두께의 희생 산화막을 성장시킨 후 다시 제거한다. 이어서, 트렌치 내벽에 300~500Å 두께의 게이트 산화막(59)을 성장시킨 다음. P(인)이 도핑된 다결정 실리콘 박막을 증착하고, 플라즈마 이온 식각법으로 다결정 실리콘 박막을 이방성 식각하여 트렌치 게이트(60)를 형성한다. 이어서, 노출된 트렌치 게이트(60) 표면에 1000~3000Å 두께의 게이트 보호 산화막(61)을 성장시킨다. 미 설명 도면 부호 '58'은 N+ 소오스를 나타낸 것이다.Subsequently, as illustrated in FIG. 4C, the trench structure is etched by etching the
다음으로, 도 4d에 도시된 바와 같이 실리콘질화막 (54)을 제거하고, 스페이서 산화막 (57)과 보호 산화막(61)을 마스크로 하여 플라즈마 이온 식각법으로 N+ 소오스(58) 및 P-웰(54)을 식각하여 소오스 접촉 부분을 형성하고, 소오스 접촉 부분에 P+ 불순물을 이온 주입한 후 열처리를 실시한다. 이어서, 전체구조 상부에 금속막을 증착하고 이를 패터닝하여 소오스 전극 (62) 및 드레인 전극 (63) 을 형성한다.Next, as shown in FIG. 4D, the
상기와 같은 공정을 진행하는 경우, 단위 전력소자가 차지하는 면적을 줄여 고집적화에 유리하고 전력소자의 주요 변수인 온-저항 값을 낮출 수 있으며, 공정에 사용되는 마스크의 수를 5장으로 줄여 공정을 단순화할 수 있다.In the case of the above process, the area occupied by the unit power device is advantageous for high integration, and the on-resistance value, which is the main variable of the power device, can be reduced, and the process is simplified by reducing the number of masks used in the process to five sheets. can do.
첨부된 도면 도 5는 본 발명의 제4 실시예에 따라 제조된 IGBT(Insulated Gate Bipolar Transistor)형 전력소자를 도시한 것으로, 상기 제1 및 제3 실시예에서 N--에피/N+ 기판 구조 대신에 N--에피/N+-에피/P+ 기판 구조를 사용하는 것을 제외하고는 동일한 공정을 진행한다. 물론, 상기 제2 실시예에서 P--에피/P+ 기판 구조 대신에 P--에피/P+-에피/N+ 기판 구조를 사용하여 IGBT형 전력소자를 제조하는 경우에도 동일 공정을 적용할 수 있다. 미설명 도면 부호 '20'은 에미터 전극, '21'은 콜렉터 전극을 각각 나타낸 것이다.- epi / N + substrate structure - N the accompanying drawings, Figure 5 that shows a fourth embodiment of IGBT (Insulated Gate Bipolar Transistor) type power device made according to the present invention, in the first and third embodiments instead, the N - -, and proceeds to the same process but using epitaxial / P + substrate structure-epi / N +. Of course, the first P in the second embodiment - to apply the same process in the case of manufacturing the IGBT-type power device using the epi / N + substrate structure - - - epitaxial / P + - epitaxial / P + substrate structure instead of P in Can be.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 단위 전력소자가 차지하는 면적을 줄여 고집적화에 유리하고 전력소자의 주요 변수인 온-저항 값을 낮출 수 있으며, 또한 공정에 사용되는 마스크의 수를 줄여 공정을 단순화하고 소자 생산 비용을 절감하는 효과가 있다.The present invention described above is advantageous for high integration by reducing the area occupied by the unit power device, and can reduce the on-resistance value, which is the main variable of the power device, and also simplifies the process and reduces the device production cost by reducing the number of masks used in the process. It is effective.
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