KR100595854B1 - Manufacturing method for semiconductor device - Google Patents
Manufacturing method for semiconductor device Download PDFInfo
- Publication number
- KR100595854B1 KR100595854B1 KR1020040115001A KR20040115001A KR100595854B1 KR 100595854 B1 KR100595854 B1 KR 100595854B1 KR 1020040115001 A KR1020040115001 A KR 1020040115001A KR 20040115001 A KR20040115001 A KR 20040115001A KR 100595854 B1 KR100595854 B1 KR 100595854B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- film
- semiconductor device
- oxide
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
Abstract
본 발명은 반도체 소자의 제조 방법 및 그 구조에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device and its structure.
본 발명의 반도체 소자의 제조 방법 및 그 구조는 반도체 소자의 트렌치 격리 제조에 있어서, 반도체 기판상에 차례로 형성된 패드 산화막, 패드 질화막, HTO 산화막을 식각하여 마스크층을 형성하는 단계; 상기 마스크층을 이용하여 트랜치를 형성하는 단계; 상기 트랜치를 산화시켜 트랜치 내부에 산화막을 형성하는 단계; 상기 트랜치에 옥사이드계열의 절연막을 채우는 단계; 상기 절연막에서 디봇이 생기는 깊이까지 건식식각으로 절연막을 제거하는 단계; 상기 절연막까지 평탄화시켜 질화막을 제거하는 단계; 반도체 기판 전면에 제 2산화막을 형성하는 단계; 및 상기 제 2산화막을 습식세정하는 단계를 포함하여 이루어진 반도체 소자 제조 방법 및 그 구조로 이루어짐에 기술적 특징이 있다.A method of fabricating a semiconductor device and a structure thereof according to the present invention may include forming a mask layer by etching a pad oxide film, a pad nitride film, and an HTO oxide film sequentially formed on a semiconductor substrate; Forming a trench using the mask layer; Oxidizing the trench to form an oxide film in the trench; Filling an oxide-based insulating film in the trench; Removing the insulating film by dry etching to a depth at which the dibot is formed in the insulating film; Planarizing the insulating film to remove the nitride film; Forming a second oxide film on the entire surface of the semiconductor substrate; And a method of fabricating a semiconductor device and a structure including the wet cleaning of the second oxide film.
따라서, 본 발명의 반도체 소자 제조 방법은 트랜치 상단부위를 디봇이 생기는 깊이만큼 건식식각공정 처리하고, 트랜치 표면에 산화막을 형성하여 디봇을 제거함으로써 디봇에 의한 소자의 특성 및 수율저하를 방지하는 효과가 있고, 게이트 형성에 잔존하는 폴리 잔유물을 없게 하는 효과가 있다.Accordingly, the method of manufacturing a semiconductor device of the present invention has an effect of preventing dryness of the device and yield reduction by removing the bot by dry etching the upper end of the trench as deep as the divot and forming an oxide film on the trench surface. There is an effect of eliminating the poly residues remaining in the gate formation.
반도체 소자, 트렌치 격리, 디봇방지Semiconductor devices, trench isolation, anti-divot
Description
도 1a는 종래 기술의 마스크층 형성 단계.Figure 1a is a mask layer forming step of the prior art.
도 1b는 종래 기술의 트렌치 형성 단계.1B illustrates a prior art trench formation step.
도 1c는 종래 기술의 절연막 형성 단계.Figure 1c is a step of forming an insulating film of the prior art.
도 1d는 종래 기술의 절연막 식각 단계.Figure 1d is an insulating film etching step of the prior art.
도 1e는 종래 기술의 질화막 제거 단계.1E is a nitride film removal step of the prior art.
도 2a는 본 발명에 의한 포토레지스트 패턴 형성 단계.Figure 2a is a photoresist pattern forming step according to the present invention.
도 2b는 본 발명에 의한 마스크층 형성 단계.Figure 2b is a mask layer forming step according to the present invention.
도 2c는 본 발명에 의한 트렌치 및 산화막 형성 단계.Figure 2c is a trench and oxide film forming step according to the present invention.
도 2d는 본 발명에 의한 절연물질을 채우는 단계.Figure 2d is a step of filling the insulating material according to the present invention.
도 2e는 본 발명에 의한 절연물질 식각 단계.Figure 2e is an insulating material etching step according to the present invention.
도 2f는 본 발명에 의한 제 2산화막 형성 단계.Figure 2f is a second oxide film forming step according to the present invention.
도 2g는 본 발명에 의한 습식 세정 단계.Figure 2g is a wet cleaning step according to the present invention.
<도면의 주요부분에 대한 부호의 설명> <Description of the symbols for the main parts of the drawings>
10. 반도체 기판 11. 패드산화막 10.
12. 패드 질화막 13. HTO산화막 12. Pad
14. 반사 방지막 15. 포토레지스트 패턴 14.
17. 트렌치 18. 제 1 산화막 17.
19. 절연물질 20. 제 2 산화막 19.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 트랜치 격리 제조시 디봇방지 방법 및 구조에 관한 것으로, 반도체 기판상에 트랜치 격리 형성후, 절연물질을 채운뒤, 트랜치 상단부위의 디봇이 생기는 깊이만큼 건식식각하고, 트랜치 표면에 산화막을 형성하는 것이다.The present invention relates to a method for fabricating a semiconductor device, and more particularly, to a method and a structure for preventing a divot during trench isolation manufacturing. After forming trench isolation on a semiconductor substrate, an insulating material is filled, and a depth at which the bot is formed at the top of the trench is formed. As long as it is dry etched, an oxide film is formed on the trench surface.
반도체가 고집적화 됨에 따라 단위소자 분리 방법은 작은 면적에서 우수한 전기적 특성을 요구하게 되고 따라서 다양한 소자 격리 기술의 개발을 요구하고 있다.As semiconductors are highly integrated, unit device isolation methods require excellent electrical characteristics in a small area, and thus require development of various device isolation technologies.
종래의 트랜치 격리에 있어서, 상기 트랜치에 채워지는 트랜치 격리막과 실리콘 사이의 디봇 현상(Divot)은 질화막 세정공정과 게이트 산화막 형성전 세정공정에 의해 발생하게 된다.In the conventional trench isolation, the divergence between the trench isolation layer and the silicon filled in the trench is generated by a nitride film cleaning process and a cleaning process before forming the gate oxide film.
도 1a 내지 도 1e는 종래 반도체 장치의 트랜치 격리 형성 과정을 나타낸 공정도로서, 반도체 기판(1)상에 산화막(2), 패트 질화막(3), HTO(High Temperature Oxidation) 산화막(4) 및 반사 방지막(5)을 차례로 형성하고, 상기 반사 방지막(5) 상에 트랜치 형성 영역을 정의하기 위한 포토레지스트 패턴(6)이 형성된 후, 상기 포토레지스트 패턴(6)을 마스크로 사용하여 웨이퍼의 상부가 노출될 때까지 상기 반사 방지막(5), HTO 산화막(4), 패드 질화막(3), 그리고 패드 산화막(2)이 차례로 식각되어 트랜치 마스크층이 형성된다.1A to 1E illustrate a process of forming trench isolation in a conventional semiconductor device, in which an
상기 포토레지스트 패턴(6)을 제거하고, 상기 트랜치 마스크층을 사용하여, 반도체 기판(1)을 식각함으로서 트랜치(7)를 형성하고, 습식 세정공정을 거친후, 상기 트랜치(7) 내벽의 손상부위를 제거하기 위하여 열산화막을 형성한다. 이후, 상기 트랜치(7)에 절연물질(9)이 완전히 채워지게 된다.The
다음 공정은 CMP(Chemical mechanical polishing)를 이용하여, 질화막(3) 제거를 위하여 습식 세정공정을 한후, 절연물(9)의 강화를 위해 열공정을 하고, 이온 주입공정을 거치게 된다.The next process is a chemical mechanical polishing (CMP), after the wet cleaning process to remove the nitride film (3), the thermal process for the strengthening of the insulating material (9) is subjected to the ion implantation process.
상기 이온주입공정시에는 여러 차례에 걸쳐 포토레지스트 공정이 진행되고, 이를 제거하기 위한 세정공정이 행하여 지며, 최종적으로 게이트 산화막의 공정전에 습식 세정을 완료하면, 상기 트랜치 에지부위에 손상이 발생하여 디봇(10)이 발생하게 되는 것이다.During the ion implantation process, a photoresist process is performed several times, and a cleaning process is performed to remove it. Finally, when the wet cleaning is completed before the gate oxide film is processed, damage to the trench edges occurs and the divot (10) will occur.
이러한 디봇은 트랜치 절연물과 실리콘의 팽창계수의 차이로 인해 발생된 강한 스트레스에 의하여 더욱 취약하게 된다.These dibots are more vulnerable due to the strong stresses created by the difference in the trench insulator and silicon expansion coefficients.
특히, 트랜치 격리막으로 많이 사용되는 USG(Undoped silica glass)막은 실리콘 기판보다 3배 이상의 작은 팽창률을 갖기 때문에 장력 스트레스를 발생시키게 되고, 이런 디봇의 발생은 접합 누설 및 트랜지스트의 소오스, 드래인의 턴온 항상 유지 등 트랜치 격리의 절연 특성의 열화를 초래하게 되고, 제품의 동작특성, 수율, 신뢰성에 악영향을 주는 문제점이 있었다.In particular, USG (Undoped silica glass) film, which is widely used as a trench isolation film, has an expansion rate that is three times smaller than that of a silicon substrate, which causes tensile stress. There is a problem in that the insulation of the trench isolation, such as always maintained, deteriorate, and adversely affect the operation characteristics, yield, and reliability of the product.
상기와 같은 종래의 소자분리막 형성방법에 따르면, 트랜치 에지에서의 라운딩(rounding) 부족으로 인해, 트랜치 에지에서 디봇이 발생하게 되는데, 이런한 상태로 후속에서 웰 및 트랜지스터 형성을 위한 이온주입 공정과 게이트 산화막 및 폴리실리콘막의 증착과 이들에 대한 패터닝 공정을 통해 트랜지스터가 형성될 경우, 게이트 산화막 두께 불균일로 인해 트랜지스터의 험프(Hump)및 문턱전압의 롤오프(Roll off) 취약, 누설전류 증가 등이 유발되며, 이로 인해, 소자의 특성 저하 및 수율 저하가 초래된다.According to the conventional method of forming a device isolation film as described above, due to the lack of rounding at the trench edge, a dibot is generated at the trench edge. In this state, an ion implantation process and a gate for forming a well and a transistor are subsequently performed. When the transistor is formed through the deposition of the oxide film and the polysilicon film and the patterning process on the oxide film and the polysilicon film, the gate oxide film thickness nonuniformity causes the transistor's hump and threshold voltage to roll off, and leakage current increases. For this reason, the characteristic fall of a device and the yield fall are caused.
본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 트랜치 상단부위를 디봇이 생기는 깊이만큼 건식식각공정 처리하고, 트랜치 표면에 산화막을 형성하여 디봇에 의한 소자의 특성 및 수율저하를 방지할 수 있는 반도체 소자 제조 방법을 제공함에 본 발명의 목적이 있다.
The present invention is to solve the above-mentioned disadvantages and problems of the prior art, the dry etching process to the depth of the trench to the depth of the divot, the oxide film formed on the trench surface to reduce the characteristics and yield of the device by the divot An object of the present invention to provide a method for manufacturing a semiconductor device that can be prevented.
본 발명의 상기 목적은 반도체 소자의 트렌치 격리 제조 방법에 있어서, 반도체 기판상에 차례로 형성된 패드 산화막, 패드 질화막, HTO 산화막을 식각하여 마스크층을 형성하는 단계; 상기 마스크층을 이용하여 트랜치를 형성하는 단계; 상기 트랜치를 산화시켜 트랜치 내부에 산화막을 형성하는 단계; 상기 트랜치에 옥사이드계열의 절연막을 채우는 단계; 상기 절연막에서 디봇이 생기는 깊이까지 건식식각으로 절연막을 제거하는 단계; 상기 절연막까지 평탄화시켜 질화막을 제거하는 단계; 반도체 기판 전면에 제 2산화막을 형성하는 단계; 및 상기 제 2산화막을 습식세정하는 단계를 포함하여 이루어진 반도체 소자 제조 방법 및 그 구조에 의해 달성된다.According to another aspect of the present invention, there is provided a method of manufacturing a trench isolation of a semiconductor device, the method comprising: forming a mask layer by etching a pad oxide film, a pad nitride film, and an HTO oxide film sequentially formed on a semiconductor substrate; Forming a trench using the mask layer; Oxidizing the trench to form an oxide film in the trench; Filling an oxide-based insulating film in the trench; Removing the insulating film by dry etching to a depth at which the dibot is formed in the insulating film; Planarizing the insulating film to remove the nitride film; Forming a second oxide film on the entire surface of the semiconductor substrate; And wet-cleaning the second oxide film.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 제조 방법을 나타낸 공정도이다. 본 발명에 의한 반도체 소자 제조 방법의 공정 단계는 반도체 기판(10)상에 차례로 형성된 패드 산화막(11), 패드 질화막(12), HTO 산화막(13), 반사 방지막(14), 포토레지스트 패턴(15)이 형성된 도 2a 단계에서 상기 패드 산화막(11), 패드 질화막(12), HTO 산화막(13) 및 반사 방지막(14)을 식각하여 마스크층을 형성하는 단계(도 2b), 상기 마스크층을 이용하여, 트랜치(17)을 형성하는 단계(도 2c), 상기 트랜치를 산화시켜 트랜치 내부에 제1산화막(18)을 형성하는 단계(도 2c), 상기 트랜치에 옥사이드계열의 절연막(19)을 채우는 단계(도 2d), 상기 트랜치 가장자리의 디봇을 제거하기 위하여 건식식각으로 디봇이 생기는 깊이만큼 절연물질을 제거하는 단계(도 2e), 상기 절연막까지 평탄화시켜 세정공정하여 질화막을 제거하 는 단계(도 2f), 웨이퍼 전면에 제 2산화막을 형성하는 단계(도 2f) 및 상기 제 2산화막(20)을 습식세정하는 단계(도 2g)를 포함하여 이루어짐을 특징으로 한다.2A to 2G are process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention. The process steps of the method for manufacturing a semiconductor device according to the present invention include a
이와 같이 구성된 본 발명의 작용을 더욱 상세하게 설명하면 다음과 같다.Referring to the operation of the present invention configured in this way in more detail as follows.
우선 반도체 웨이퍼의 기판(10)상에 패드 산화막(11), 패드 질화막(12), HTO 산화막(13) 및 반사 방지막(14)을 차례로 형성하고, 상기 반사 방지막(14)상에 트랜치 형성 영역을 정의하기 위한 포토레지스트 패턴(15)을 형성한다. 상기 포토레지스트 패턴(15)을 마스크로 사용하여 웨이퍼의 상부가 노출될 때까지 상기 반사 방지막(14), HTO 산화막(13), 패드 질화막(12) 및 패드 산화막(11)을 차례로 식각하여 마스크층을 형성한다.First, a
그 다음으로, 상기 마스크층을 사용하여 반도체기판을 식각하여 트랜치를 형성하고 산화시켜, 상기 트랜치(17) 내부에 제 1산화막(18)을 형성한다.Subsequently, the semiconductor substrate is etched using the mask layer to form a trench and oxidize to form a
계속해서 상기 제1산화막(18)이 형성된 트랜치(17) 내부에 옥사이드계열의 절연막(19)을 채워넣고, 건식식각을 이용하여, 디봇이 생기는 깊이 만큼 절연물질을 제거한 후, CMP(Chemical mechanical polishing)를 이용하여 평탄화 공정을 패드 질화막(12)까지 시킨후, 상기 패드 질화막(12) 제거를 위하여 습식 세정공정을 수행하고, 절연물의 강화를 위해 열공정을 수행하며, 이온주입공정을 거친후, 세정공정을 행하게 된다. 상기 옥사이드계열의 절연막(19)은 SiO2 계열인 것이 바람직하다.Subsequently, an oxide-based insulating
이때 이온 주입공정시에는 여러 차례에 걸쳐 포토레지스트 공정이 진행된다.At this time, during the ion implantation process, the photoresist process is performed several times.
계속해서, 상기 세정공정이 끝난 상태는 웨이퍼 상부에 있는 모든 막질이 제거되어 있는 상태이며, 이 상태에서 상기 웨이퍼 전면에 제 2산화막(20)을 두껍게 형성하고, 상기 제 2산화막(20)은 습식 세정공정을 통하여, 건식식각으로 옥사이드 계열의 절연물질(19)을 제거한 부분을 포함하여, 디봇이 발생할 부분을 상기 제 2산화막(20)이 채우기 때문에 디봇이 제거되는 것이다. 상기 제 2산화막의 두께는 1000~2000Å인 것이 바람직하다.Subsequently, in the state where the cleaning process is finished, all the film quality on the upper portion of the wafer is removed. In this state, the
이에 따라, 반도체 제품의 동작특성, 수율 및 신뢰성 등이 향상되는 효과가 있는 것이다.Accordingly, there is an effect of improving the operating characteristics, yield and reliability of the semiconductor product.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
본 발명의 반도체 소자 제조 방법은 트랜치 상단부위를 디봇이 생기는 깊이만큼 건식식각공정 처리하고, 트랜치 표면에 산화막을 형성하여 디봇을 제거함으로써 디봇에 의한 소자의 특성 및 수율저하를 방지하는 효과가 있고, 게이트 형성에 잔존하는 폴리 잔유물을 없게 하는 효과가 있다.
The semiconductor device manufacturing method of the present invention has the effect of preventing the degradation of the characteristics and yield of the device due to the divot by removing the divot by dry etching process the upper end of the trench as deep as the divot, and forming an oxide film on the trench surface, There is an effect of eliminating poly residues remaining in the gate formation.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115001A KR100595854B1 (en) | 2004-12-29 | 2004-12-29 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115001A KR100595854B1 (en) | 2004-12-29 | 2004-12-29 | Manufacturing method for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100595854B1 true KR100595854B1 (en) | 2006-06-30 |
Family
ID=37183532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040115001A KR100595854B1 (en) | 2004-12-29 | 2004-12-29 | Manufacturing method for semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100595854B1 (en) |
-
2004
- 2004-12-29 KR KR1020040115001A patent/KR100595854B1/en not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20060141731A1 (en) | Method for forming shallow trench isolation in semiconductor device | |
US7611964B2 (en) | Method of forming isolation layer of semiconductor memory device | |
US6525393B1 (en) | Semiconductor substrate having an isolation region | |
KR100595854B1 (en) | Manufacturing method for semiconductor device | |
KR100934050B1 (en) | Manufacturing Method and Structure of Semiconductor Device | |
KR100464388B1 (en) | The manufacturing method of trench isolation layer for semiconductor device | |
KR100566305B1 (en) | A method for forming trench type isolation layer in semiconductor device | |
KR100979233B1 (en) | Method for forming element isolation layer of semiconductor device | |
US20060252203A1 (en) | Method of fabricating semiconductor device | |
KR19980060506A (en) | Device Separator Formation Method of Semiconductor Device | |
KR101127033B1 (en) | Semiconductor Device and Method for Forming STI Type Device Isolation Film of Semiconductor Device | |
KR100552852B1 (en) | Method for fabricating shallow trench isolation | |
KR100779398B1 (en) | Method of forming a device isolation film in a semiconductor device | |
KR20060101947A (en) | Method for forming semiconductor device | |
KR100474863B1 (en) | Method of forming an isolation layer in a semiconductor device | |
KR100524916B1 (en) | Trench isolation method of semiconductor integrated circuit | |
KR100674904B1 (en) | Isolating method of semiconductor device using selective epitaxial growth | |
KR100871373B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100984854B1 (en) | Method for forming element isolation layer of semiconductor device | |
KR100800106B1 (en) | Method for forming trench isolation layer in semiconductor device | |
KR100632053B1 (en) | Method for fabricating a shallow trench isolation of a semiconductor device | |
KR100575080B1 (en) | Method for fabricating shallow trench isolation | |
KR100565749B1 (en) | Isolation structure for semiconductor device and fabricating method thereof | |
KR100588898B1 (en) | Method for manufacturing the semiconductor device | |
KR20040060558A (en) | Divot prevention method and structure for manufacturing a trench isolation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100518 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |