KR100592220B1

KR100592220B1 - Digital/Analog converter and source drive circuit of an LCD using the same

Info

Publication number: KR100592220B1
Application number: KR1019990014584A
Authority: KR
Inventors: 권오경; 전진
Original assignee: 삼성전자주식회사
Priority date: 1999-04-23
Filing date: 1999-04-23
Publication date: 2006-06-23
Also published as: KR20000067080A

Abstract

피드백 루프를 형성하여 보조 전류원으로 구성함으로써 셀프 캘리브레이션 기능을 구현하면서 2ⁿ으로 출력의 스케일링(Scaling)이 가능한 단위 전류 셀을 구성하며, 상기 단위 전류셀로써 디코더가 구성되지 않는 고속 8비트 디지털 아날로그 컨버터를 구성하고, 상술한 디지털/아날로그 컨버터를 소스 구동부에 이용하여 고 해상도에 대한 고속 처리 능력을 갖는 액정표시장치의 소스 구동 회로에 관한 것으로서, 디지털/아날로그 컨버터는 복수의 전압을 출력하는 전압 공급부가 구성되고, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 입력 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖도록 구성되며, 상기 디지털/아날로그 컨버터는 액정표시장치에 적용되어 구성될 수 있다.A high-speed 8-bit digital-to-analog converter that forms a feedback loop and configures a unit current cell capable of scaling the output to 2 ⁿ while implementing a self-calibration function by forming an auxiliary current source, and having no decoder configured as the unit current cell. The present invention relates to a source driving circuit of a liquid crystal display device having a high-speed processing capability for high resolution by using the above-described digital / analog converter as a source driver. The digital / analog converter includes a voltage supply unit configured to output a plurality of voltages. The main current source is configured to output a current by the voltage applied from the voltage supply unit and the output direction is determined according to a mode, and the output of the main current source is fed back when the calibration mode is set to a calibration mode. The data for the output level When the current mode is recorded and switched to the normal mode, the current cells having an auxiliary current source for regulating the output of the main current source are configured to have a common output line while being configured in parallel in a one-to-one correspondence to bits of data, and the digital / analog converter It can be applied to the display device and configured.

디지털/아날로그 컨버터, 캘리브레이션, 전류구동Digital / Analog Converters, Calibration, Current Driven

Description

Digital / Analog converter and source drive circuit of an LCD using the same}

도 1은 본 발명에 따른 디지털/아날로그 컨버터의 바람직한 실시예를 나타내는 회로도1 is a circuit diagram showing a preferred embodiment of a digital / analog converter according to the present invention.

도 2는 실시예를 이루는 단위 전류 셀의 캘리브레이션 모드를 나타내는 회로도2 is a circuit diagram illustrating a calibration mode of a unit current cell according to an embodiment.

도 3은 실시예를 이루는 단위 전류 셀의 일반 모드를 나타내는 회로도3 is a circuit diagram showing a general mode of a unit current cell constituting an embodiment

도 4a는 종래 전류 구동 방식의 디지털/아날로그 컨버터의 BCD 입력에 따른 출력 파형을 나타내는 그래프Figure 4a is a graph showing the output waveform according to the BCD input of the conventional current-driven digital / analog converter

도 4b는 실시예에 따른 BCD 입력에 따른 출력 파형을 나타내는 그래프4B is a graph showing an output waveform according to a BCD input according to an embodiment

도 5a는 도 4a의 출력 결과를 분석하여 DNL 특성을 나타낸 그래프5A is a graph illustrating the DNL characteristics by analyzing the output result of FIG. 4A.

도 5b는 도 4a의 출력 결과를 분석하여 INL 특성을 나타낸 그래프5B is a graph showing INL characteristics by analyzing the output result of FIG. 4A.

도 6a는 도 4b의 출력 결과를 분석하여 DNL 특성을 나타낸 그래프6A is a graph illustrating the DNL characteristics by analyzing the output result of FIG. 4B.

도 6b는 도 4b의 출력 결과를 분석하여 INL 특성을 나타낸 그래프6B is a graph illustrating INL characteristics by analyzing the output result of FIG. 4B.

도 7은 본 발명에 따른 디지털/아날로그 컨버터를 이용한 액정표시장치의 소스 구동 회로를 나타내는 회로도7 is a circuit diagram illustrating a source driving circuit of a liquid crystal display using a digital / analog converter according to the present invention.

도 8은 도 7의 동작에 따른 파형도8 is a waveform diagram according to the operation of FIG.

본 발명은 디지털/아날로그 컨버터 및 그를 이용한 액정표시장치에 관한 것으로서, 보다 상세하게는 피드백 루프를 형성하여 보조 전류원으로 구성함으로써 셀프 캘리브레이션 기능을 구현하면서 2ⁿ으로 출력의 스케일링(Scaling)이 가능한 단위 전류 셀을 구성하며, 상기 단위 전류셀로써 디코더가 구성되지 않는 고속 8비트 디지털 아날로그 컨버터를 구성하고, 상술한 디지털/아날로그 컨버터를 소스 구동부에 이용하여 고 해상도에 대한 고속 처리 능력을 갖는 액정표시장치의 소스 구동 회로에 관한 것이다.The present invention relates to a digital-to-analog converter and a liquid crystal display device using the same. More particularly, a unit current capable of scaling an output to 2 ⁿ while implementing a self-calibration function by forming a feedback loop and configuring an auxiliary current source is provided. A high-speed 8-bit digital analog converter, comprising a cell and having no decoder as the unit current cell, and using the above-described digital / analog converter as a source driver, have a high-speed processing capability for high resolution. It relates to a source driving circuit.

반도체 회로 기술의 급속한 발전으로 종래의 시스템 보드 상에 분할 실장되던 부품들이 하나의 칩에 집적되며, 이에 따라서 집적회된 칩에 디지털/아날로그 컨버터도 포함됨으로써 칩 내부에서 디지털 신호가 아날로그 신호로 변환되고, 그 만큼 신호 간의 변환 속도도 고속화되고 있다.With the rapid development of semiconductor circuit technology, components that have been separately mounted on a conventional system board are integrated on a single chip, so that the integrated chip also includes a digital / analog converter, thereby converting a digital signal into an analog signal inside the chip. As a result, the speed of conversion between signals is also increasing.

특히, 컴퓨터 시스템, 고품위 텔레비젼, 고 해상도 화상처리분야에서는 8비트 이상의 데이터로 구현되는 컬러를 만족하는 해상도와 65MHz 이상의 빠른 변환 속도를 갖는 디지털/아날로그 컨버터가 요구된다.In particular, in the field of computer systems, high-definition television, and high resolution image processing, digital / analog converters having a resolution satisfying color implemented with data of 8 bits or more and a fast conversion speed of 65 MHz or more are required.

고해상도 화상처리분야에서 이용되는 디지털/아날로그 컨버터는 전압 구동 방식과 전류 구동 방식으로 구분된다.Digital / analog converters used in high resolution image processing are classified into a voltage driving method and a current driving method.

이 중 전류 구동 방식은 단일 매트릭스 구조의 전류 셀을 이용한 구조를 가지며, 이러한 구조의 디지털/아날로그 컨버터는 각각의 차동 전류셀(Differential Current Cell)의 동작에 따라 결정되는 전체 전류를 출력으로 사용하기 때문에 변환 속도가 빠르고 각각의 전류셀이 최소 비트를 나타내므로 단조 증가성이 우수하다. Among them, the current driving method has a structure using a single matrix current cell, and since the digital / analog converter of this structure uses the total current determined according to the operation of each differential current cell as an output, The fast conversion speed and each current cell represent the least bit, so the monotonic increase is excellent.

이에 대한 기술은 1995년 6월에 T.Wu, C. Jin, J. Chen 및 C. Wu에 의하여 발표된 IEEE J. Solid-State Circuits, vol. 30의 "A Low Glitch 10-bit 75-MHz CMOS Video D/A Converter"에 개시된 바 있다.The technique is described in IEEE J. Solid-State Circuits, vol. 1, published by T.Wu, C. Jin, J. Chen and C. Wu in June 1995. 30, "A Low Glitch 10-bit 75-MHz CMOS Video D / A Converter."

그러나, 전술한 전류 셀 방식의 디지털/아날로그 컨버터는 CMOS 공정으로 여러 개의 같은 크기의 전류원을 구현할 경우 공정 변화로 인해 각각의 전류원들이 서로 다르게 구성될 수 있다. 이는 전류원을 이용한 고 해상도의 디지털/아날로그 컨버터의 구현에 장애가 될 수 있으며, 이를 위하여 전류원 간의 출력 차를 보상하기 위하여 MOSFET의 게이트와 소스 간에 형성되는 캐패시턴스를 아날로그 기억 소자로 이용하는 방식이 1989년 12월에 D. Groeneveld, H. Schouwenaars, H. Termeer과 C. Bastiaansen에 의하여 IEEE J. vol 24, "Self-Calibration Technique for Monolithic High-Resolution D/A Converters"에 개시된 바 있다.However, when the current-cell digital-to-analog converter implements a plurality of current sources of the same size in a CMOS process, each current source may be configured differently due to process changes. This may impede the implementation of a high resolution digital / analog converter using a current source.In order to compensate for the output difference between the current sources, a capacitance formed between the gate and the source of the MOSFET is used as an analog memory device in December 1989. In D. Groeneveld, H. Schouwenaars, H. Termeer and C. Bastiaansen in IEEE J. vol 24, "Self-Calibration Technique for Monolithic High-Resolution D / A Converters."

그러나, 이러한 방법은 8비트 디지털/아날로그 컨버터를 구현하기 위해서는 256개의 전류셀이 필요하며 8-비트 디코더가 필요하다. 그러므로 더 높은 해상도에 이용가능한 디지털/아날로그 컨버터를 구현하기 위해서는 회로의 복잡도가 증가할 수 밖에 없는 문제점이 있었다.However, this method requires 256 current cells and an 8-bit decoder to implement an 8-bit digital-to-analog converter. Therefore, there is a problem that the complexity of the circuit must be increased to implement a digital-to-analog converter that can be used at a higher resolution.

그리고, 후자의 방법으로 구현되는 디지털/아날로그 컨버터는 디코딩에 필요한 시간만큼의 신호처리 지연이 발생되어서 고속 동작에 한계를 갖는 문제점이 있었다.In addition, the digital-to-analog converter implemented by the latter method has a problem in that high-speed operation is limited because signal processing delays are generated for the time required for decoding.

본 발명의 목적은 전류 구동 방식의 디지털/아날로그 컨버터의 출력 전류를 2ⁿ으로 스케일링 가능하게 함에 있다.An object of the present invention is to enable the output current of a current-driven digital / analog converter to be scaled to 2 ⁿ .

본 발명의 다른 목적은 2⁰∼2⁷의 스케일링 범위를 갖는 8개의 셀프 캘리브레이션 기능을 갖는 전류셀을 병렬로 연결하여 8비트의 디지털/아날로그 컨버터를 구현함에 있다.It is another object of the present invention to ^20-2 connected to the current cell with eight self-calibration function having a scaling range of ⁷ in parallel to implement the D / A converter of 8 bits.

본 발명의 또다른 목적은 디코더가 필요없고 회로 구성이 간단하면서 고 해상도의 확장성이 용이하며 100MHz 이상의 고속에도 동작 가능한 디지털/아날로그 컨버터를 구현함에 있다.Another object of the present invention is to implement a digital / analog converter that does not require a decoder, has a simple circuit configuration, easily expands high resolution, and operates at a high speed of 100 MHz or more.

본 발명의 또다른 목적은 2⁰∼2⁷의 스케일링 범위를 갖는 8개의 캘리브레이션 기능을 갖는 전류셀을 병렬로 연결한 디지털/아날로그 컨버터를 채용하여 소스 신호를 출력하는 액정표시장치의 소스 구동 회로를 구현함에 있다.A further object of the present invention is ^{^20-27} employ a D / A converter connected to the current cell with the eight calibration function having a scaling range in parallel to the source driving circuit of a liquid crystal display device for outputting the source signal in the In the implementation.

본 발명에 따른 디지털/아날로그 컨버터는 복수의 전압을 출력하는 전압 공급부가 구성되고, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하 며 모드에 따라서 출력 방향이 결정되고 입력 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는다.The digital-to-analog converter according to the present invention comprises a voltage supply unit for outputting a plurality of voltages, outputs a current by a voltage applied from the voltage supply unit, the output direction is determined according to a mode, and an output of the current by an input data. When the main current source and the calibration mode are determined, the output of the main current source is fed back so that data on the output level is recorded. It has a common output line while being configured in parallel with one-to-one correspondence to bits.

여기에서 상기 주 전류원은 상기 전압공급부로부터 인가되는 게이트 전압에 의한 전류를 출력하는 직렬 연결된 NMOS 트랜지스터들 및 상기 NMOS 트랜지스터들에 병렬로 제 1, 2 PMOS 트랜지스터가 구성되고, 상기 제 1 PMOS 트랜지스터의 게이트로 데이터가 입력되어서 출력이 결정되며, 제 2 PMOS 트랜지스터의 게이트로 캘리브레이션 제어신호가 입력되어서 피드백이 결정되는 제 1 스위치를 구비한다.Here, the main current source includes first and second PMOS transistors connected in series with the NMOS transistors and the NMOS transistors connected in series to output a current by a gate voltage applied from the voltage supply unit, and the gate of the first PMOS transistor. The first switch includes a first switch in which raw data is input, an output is determined, and a calibration control signal is input into a gate of the second PMOS transistor.

그리고, 상기 보조 전류원은 상기 제 1 스위치를 통하여 상기 제 NMOS 트랜지스터들의 출력이 정전압이 인가되는 저항으로 흐르는 상태에서 상기 저항에 인가되는 전압과 소정 기준 전압을 비교하는 비교기, 상기 비교기의 출력을 상기 캘리브레이션 제어신호에 의하여 스위칭하는 제 2 스위치 및 상기 제 2 스위치를 통하여 입력되는 신호를 데이터로 기록하며 상기 NMOS 트랜지스터들의 출력 쪽에 출력이 연결된 CMOS 트랜지스터를 구비하며, 상기 캘리브레이션 모드에서 상기 CMOS 트랜지스터에 피드백된 데이터가 기록되고 일반 모드로 전환되면 상기 CMOS 트랜지스터에 의하여 상기 NMOS 트랜지스터들의 출력이 흡수 또는 증가된다.The auxiliary current source includes a comparator comparing the voltage applied to the resistor with a predetermined reference voltage while the output of the NMOS transistors flow through the first switch to a resistor to which a constant voltage is applied, and the output of the comparator is calibrated. A second switch which switches by a control signal and a signal input through the second switch as a data, and a CMOS transistor having an output connected to an output side of the NMOS transistors, the data fed back to the CMOS transistor in the calibration mode Is written and switched to normal mode, the output of the NMOS transistors is absorbed or increased by the CMOS transistor.

본 발명에 따른 액정표시장치의 소스 구동 회로는 클럭 신호와 시프트 신호에 의하여 복수 개의 출력 라인에 대하여 출력이 순차적으로 시프트되는 시프트 레 지스트, 상기 시프트 레지스트의 출력이 공통으로 입력되고 복수 비트에 대한 데이터가 일대일로 입력되어서 상기 시프트 레지스트의 출력으로 데이터를 래치하고 래치된 데이터를 래치 제어신호에 의하여 출력하는 복수 개의 래치들, 복수의 전압을 출력하는 전압 공급부, 상기 전압 공급부로부터 인가되는 전압에 의하여 전류를 출력하며 모드에 따라서 출력 방향이 결정되고 상기 래치로부터 입력되는 데이터에 의하여 전류의 출력이 결정되는 주 전류원과 캘리브레이션 모드로 설정되면 상기 주 전류원의 출력이 피드백되어서 출력 레벨에 대한 데이터가 기록되며 일반 모드로 전환되면 상기 주 전류원의 출력을 조절하는 보조 전류원을 구비하는 전류 셀들이 데이터의 비트에 일대일 대응한 수로 병렬로 구성되면서 공통출력라인을 갖는 디지털/아날로그 컨버터 및 상기 공통출력라인으로 출력되는 상기 디지털/아날로그 컨버터의 출력을 버핑하여 소스 신호로 출력하는 버퍼를 구비하여 이루어진다.The source driving circuit of the liquid crystal display according to the present invention includes a shift register in which an output is sequentially shifted with respect to a plurality of output lines by a clock signal and a shift signal, and the output of the shift resist is input in common and data for a plurality of bits. Is input one-to-one to latch data at the output of the shift register and output the latched data by a latch control signal, a voltage supply unit outputting a plurality of voltages, and a current applied by a voltage applied from the voltage supply unit. When the output direction is determined according to the mode and the output current is determined by the data inputted from the latch and the calibration mode is set to the calibration mode, the output of the main current source is fed back so that data on the output level is recorded. Mode switches to Digital / analog converters having a common output line and the digital / analog converters having a common output line while the current cells having an auxiliary current source for regulating the output of the main current source are configured in parallel in a one-to-one correspondence to bits of data. And a buffer for buffering the output of the output signal as a source signal.

이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 디지털/아날로그 컨버터의 바람직한 실시예이며, 본 발명에 따른 실시예는 8비트의 디지털 데이터 D₀∼D₇로 아날로그 출력을 갖는 것으로써 각 데이터 D₀∼D₇에 대한 각각의 아날로그 출력을 갖는 전류 셀들(10∼17)이 병렬로 구성되고, 각 전류 셀들(10∼17)의 아날로그 출력이 합하여져서 Vout이 된다. 그리고, 전압공급원(20)은 각 전류 셀들(10∼17)의 주 전류원인 NMOS 트랜지스터들의 게이트로 인가되는 전압 V_G1, V_G2을 출력하며, 캘리브레이트 제어신호 Scal과 기준전압 Vref이 각 전류 셀들(10∼17)로 공급된다. 여기에서 각 전류 셀들(10∼17)의 구성은 동일하다.1 is a preferred embodiment of the D / A converter according to the present invention, embodiments according to the present invention is written as having an analog output into digital data of 8-bit D ₀ ~D ₇ for each data D ₀ ~D ₇ Current cells 10 to 17 having respective analog outputs are configured in parallel, and the analog outputs of the respective current cells 10 to 17 are summed to become Vout. The voltage supply source 20 outputs voltages V _G1 and V _G2 applied to the gates of the NMOS transistors, which are the main current sources of the current cells 10 to 17, and the calibration control signal Scal and the reference voltage Vref are applied to the current cells. It is supplied to (10-17). The configuration of each of the current cells 10 to 17 is the same here.

본 발명의 실시예에 구성되는 전류 셀은 도 2 및 도 3에 모드 별로 구분되어서 도시되어 있으며, 도 2는 캘리브레이션 모드 상태이고, 도 3은 일반 모드 상태이다.The current cells configured in the embodiment of the present invention are shown in FIG. 2 and FIG. 3 by mode, FIG. 2 is a calibration mode state, and FIG. 3 is a normal mode state.

도 2를 참조하면, 본 발명에 따른 실시예는 주전류원과 보조전류원 및 비교기를 포함한다.2, an embodiment according to the present invention includes a main current source, an auxiliary current source, and a comparator.

여기에서 주 전류원은 스위치 S1과 직렬 연결된 NMOS 트랜지스터 M1, M2로 구성되며, NMOS 트랜지스터 M1에 스위치 S1의 공통단자가 연결되고, 스위치 S1의 두 선택단은 각각 출력 Vout과 저항 R11에 인가되는 전압 V_D1이 바이어스된다.Here, the main current source is composed of NMOS transistors M1 and M2 connected in series with the switch S1, the common terminal of the switch S1 is connected to the NMOS transistor M1, and the two selection terminals of the switch S1 are voltage V applied to the output Vout and the resistor R11, respectively. _D1 is biased.

그리고, 보조 전류원은 CMOS 트랜지스터와 스위치 S2로 구성되며, CMOS 트랜지스터는 PMOS 트랜지스터 M3과 NMOS 트랜지스터 M4로 구성되고, PMOS 트랜지스터 M3의 정전압 V_D2가 인가되는 드레인과 게이트 사이에 캐패시터 C1이 구성되고, NMOS 트랜지스터 M4의 소스와 게이트 사이에 캐패시터 C2가 구성된다. 스위치 S2의 일단은 CMOS 트랜지스터의 입력쪽에 연결되며 다른 일단은 비교기 OP1의 출력단에 연결된다.The auxiliary current source is composed of a CMOS transistor and a switch S2, the CMOS transistor is composed of a PMOS transistor M3 and an NMOS transistor M4, and a capacitor C1 is formed between a drain and a gate to which the constant voltage V _D2 of the PMOS transistor M3 is applied. Capacitor C2 is configured between the source and gate of transistor M4. One end of the switch S2 is connected to the input of the CMOS transistor and the other end is connected to the output of the comparator OP1.

비교기 OP1는 저항 R1에 인가되는 전압이 비반전단(+)에 인가되고 기준전압 Vref가 반전단(-)에 인가되도록 구성된다.The comparator OP1 is configured such that the voltage applied to the resistor R1 is applied to the non-inverting terminal (+) and the reference voltage Vref is applied to the inverting terminal (-).

전술한 바와 같이 구성된 본 발명에 따른 실시예는 스위치 S1, S2의 스위칭 상태에 따라서 캘리브레이션 모드와 일반 모드로 구분되며, 스위치 S1은 도 1의 PMOS 트랜지스터 M5, M6로 구성되며, 스위치 S2는 NMOS로 구성된다. The embodiment according to the present invention configured as described above is classified into a calibration mode and a normal mode according to the switching states of the switches S1 and S2, and the switch S1 is composed of the PMOS transistors M5 and M6 of FIG. 1, and the switch S2 is an NMOS. It is composed.

그리고 이들 스위치 S1, S2의 스위칭은 캘리브레이션 제어신호 Scal에 의하여 결정되고, 도 2 및 도 3에서는 캘리브레이션 제어신호 Scal이 인가되는 배선과 데이터 입력 배선의 도시는 생략되었다.The switching of these switches S1 and S2 is determined by the calibration control signal Scal, and the wirings to which the calibration control signal Scal is applied and the data input wiring are omitted in FIGS. 2 and 3.

먼저, 셀프 캘리브레이션 모드가 설정되기 위해서는 캘리브레이션 제어신호 Scal이 하이 레벨로 스위치 S1을 이루는 PMOS 트랜지스터 M6와 스위치 S2를 이루는 NMOS 트랜지스터의 게이트에 인가되며, 그에 따라서 주 전류원인 NMOS 트랜지스터 M1, M2로부터 공급되는 전류가 턴온된 PMOS 트랜지스터 M6를 통하여 저항 R1으로 공급되며, 저항 R1에 인가되는 전압이 비교기 OP1의 비반전단(+)에 바이어스된다. 그리고, 이때 스위치 S2는 턴온 상태이다.First, in order to set the self-calibration mode, the calibration control signal Scal is applied to the gates of the PMOS transistor M6 constituting the switch S1 and the NMOS transistor constituting the switch S2 at a high level, and thus supplied from the main current sources NMOS transistors M1 and M2. Current is supplied to the resistor R1 through the turned-on PMOS transistor M6, and the voltage applied to the resistor R1 is biased to the non-inverting terminal (+) of the comparator OP1. At this time, the switch S2 is turned on.

셀프 캘리브레이션 모드에서 주 전류원에서 공급되는 전류의 양이 체크되어서 남거나 모자라는 양에 대한 데이터가 보조 전류원의 캐패시터에 저장되고, 일반 모드에서 보조 전류원에 저장된 데이터에 따라서 주 전류원으로부터 공급되는 전류는 보조 전류원에서 공급되는 전류에 의하여 그 양이 가감된다.In the self-calibration mode, the amount of current supplied from the main current source is checked and the amount of remaining or insufficient data is stored in the capacitor of the auxiliary current source, and in normal mode, the current supplied from the main current source depends on the data stored in the auxiliary current source. The amount is added and subtracted by the current supplied from the.

따라서, 비교기 OP1는 주 전류원의 공급 전류에 의하여 인가되는 전압을 기준 전압 Vref과 비교하고, 주 전류원의 전류의 양이 설계된 값보다 적은 경우 비교기 OP1는 입력 단자의 전위가 기준 전압의 전위보다 높아서 포지티브 출력을 갖고, 주 전류원의 전류의 양이 설계된 값보다 많은 경우 비교기 OP1는 입력 단자의 전위가 기준 전압의 전위보다 낮아서 네가티브 출력을 갖는다.Therefore, the comparator OP1 compares the voltage applied by the supply current of the main current source with the reference voltage Vref, and when the amount of current in the main current source is less than the designed value, the comparator OP1 is positive because the potential of the input terminal is higher than the potential of the reference voltage. With an output and the amount of current in the main current source is greater than the designed value, the comparator OP1 has a negative output because the potential at the input terminal is lower than the potential at the reference voltage.

비교기 OP1이 포지티브 출력인 경우 M4에 연결된 캐패시터 C2가 충전되며, 네가티브 출력인 경우 M3에 연결된 캐패시터 C1이 충전된다. 즉 캐패시터 C1과 C2에 의하여 주 전류원에서 공급되는 전류 양에 대한 데이터가 소정 시간 동안 저장된다.Capacitor C2 connected to M4 is charged when comparator OP1 is a positive output, and capacitor C1 connected to M3 is charged when negative output. That is, data on the amount of current supplied from the main current source by the capacitors C1 and C2 is stored for a predetermined time.

셀프 캘리브레이션 제어신호 Scal의 레벨이 로우로 떨어지면, 셀프 캘리브레이션 모드가 종료되고 일반 모드로 동작된다. 이때 스위치 S1은 Vout을 출력하기 위한 단자간 접속 상태가 설정되고 스위치 S2는 오프된 상태이며, 실제 입력되는 디지털 신호에 대한 아날로그 전류를 공급한다.When the level of the self-calibration control signal Scal falls to low, the self-calibration mode is terminated and the normal mode is operated. At this time, the switch S1 is connected between terminals for outputting Vout, and the switch S2 is in an off state, and supplies an analog current for the digital signal actually input.

이때 스위치 S1의 PMOS 트랜지스터 M6는 턴오프된 상태이며 주 전류원의 출력과 보조 전류원으로 구성되는 CMOS의 출력이 합해져서 스위치를 통하여 Vout으로 출력된다.At this time, the PMOS transistor M6 of the switch S1 is turned off, and the output of the CMOS including the output of the main current source and the auxiliary current source is combined and output to Vout through the switch.

여기에서 스위치 S1으로 출력되는 전압 Vout은 캘리브레이션이 이루어진 값을 갖는다. 즉 출력은 캘리브레이션 모드에서 CMOS 트랜지스터와 그에 연결된 캐패시터 C1, C2에 저장된 데이터에 의하여 조절된다. 구체적으로 주 전류원의 전류가 설계된 값보다 클 경우는 NMOS 트랜지스터 M3쪽으로 남는 만큼의 전류가 흡수되고, 주 전류원의 전류가 설계된 값보다 작은 경우는 PMOS 트랜지스터 M4쪽에서 모자라는 만큼의 전류가 공급된다.Here, the voltage Vout output to the switch S1 has a calibrated value. That is, the output is controlled by the data stored in the CMOS transistor and the capacitors C1 and C2 connected thereto in the calibration mode. Specifically, when the current of the main current source is larger than the designed value, the current as much as is left toward the NMOS transistor M3 is absorbed, and when the current of the main current source is smaller than the designed value, the current that is insufficient from the PMOS transistor M4 is supplied.

전술한 바와 같이 출력의 셀프 캘리브레이팅이 이루어지며, 출력 전류는 M1, M2의 폭(Width)을 2^N으로 스캐일링하거나 저항 R의 저항값을 1/2^N로 스캐일링하여 조절 가능하다.As described above, the output is self-calibrated, and the output current is adjustable by scaling the widths of M1 and M2 to 2 ^N or scaling the resistance value of the resistor R to 1/2 ^N.

즉, 본 발명에 따른 디지털/아날로그 컨버터는 8비트로 구동되는 것으로서 도 1과 같이 2^N 비율을 갖는 8개의 전류 셀과 바이어스 회로로 구성되며, 실시예는 디코더의 필요성 없이 회로가 구성된다. 그러므로 고 해상도로 구현되더라도 회로는 간단히 구성되며, 디코딩에 필요한 신호의 지연이 발생되지 않아서 100MHz 이상의 고속 동작이 가능하다.That is, the digital-to-analog converter according to the present invention is driven with 8 bits and is composed of eight current cells and bias circuits having a 2 ^N ratio as shown in FIG. 1, and the embodiment is configured without the need for a decoder. Therefore, even when implemented at high resolution, the circuit is simple to configure and high-speed operation of 100MHz or more is possible because there is no delay of the signal necessary for decoding.

전술한 바와 같은 본 발명에 따른 셀프 캘리브레이션 모드를 갖는 실시예와 종래의 일반 디지털/아날로그가 3.3V 전원에서 동작하고 외부 저항을 75Ω으로 구성되며 2.5V∼3.3V의 출력 범위를 갖는 상태에서 BCD(Banary Coded Decimal) 입력이 '255'에서 '0'까지 8를 순서대로 인가하였을 때 출력파형을 비교하면, 도 4a와 도 4b와 같다.An embodiment having a self-calibration mode according to the present invention as described above and a conventional general digital / analog are operated in a 3.3V power supply and configured with 75 kW of external resistance and have an output range of 2.5V to 3.3V. Banary Coded Decimal) Comparing the output waveforms when 8 is applied in sequence from '255' to '0', the output waveforms are the same as in FIGS. 4A and 4B.

셀프 캘리브레이션을 하지 않은 종래의 경우 도 4a와 같이 선형성이 보장되지 않으나, 셀프 캘리브레이션을 한 본 발명에 따른 실시예의 경우 도 4b와 같이 선형성이 개선된다.In the conventional case without self calibration, linearity is not guaranteed as shown in FIG. 4A. However, in the case of the embodiment according to the present invention, the linearity is improved as shown in FIG. 4B.

도 4a와 도 4b의 결과를 분석하여 DNL(Differential Non-Linearity)과 INL(Integral Non-Linearity) 특성을 분석하면, 종래의 경우는 도 5a와 같이 DNL 특성이 나타나고 도 5b와 같이 INL 특성이 나타나며, 실시예의 경우 도 6a와 같이 DNL 특성이 나타나고 도 6b와 같이 INL 특성이 나타난다.When analyzing the results of DNL (Differential Non-Linearity) and INL (Integral Non-Linearity) by analyzing the results of FIGS. 4A and 4B, in the conventional case, the DNL characteristics appear as shown in FIG. 5A and the INL characteristics as shown in FIG. 5B. In the case of the embodiment, the DNL characteristic appears as shown in FIG. 6A, and the INL characteristic appears as shown in FIG. 6B.

도 5a 및 도 5b의 결과로써 캘리브레이션 기능이없는 전류 셀의 경우 DNL 특 성에 있어서 수 LSB(Least Significant Bit) 단위 만큼 편차가 발생되고, INL 특성에 있어서도 수 LSB 단위 만큼의 편차가 발생된다.As a result of FIGS. 5A and 5B, in the case of a current cell without a calibration function, a deviation occurs by several LSB (Least Significant Bit) units in the DNL characteristics, and a variation by several LSB units also occurs in the INL characteristics.

그러나, 도 6a 및 도 6b의 결과를 참조하면 캘리브레이션 기능이 있는 실시예의 경우 DNL 특성은 0.6LSB 이내로 나타나고 INL 특성은 1.7LSB 이내로 나타나서 모두 상당히 개선된 결과를 얻을 수 있다.However, referring to the results of FIGS. 6A and 6B, in the case of the embodiment having the calibration function, the DNL characteristic is displayed within 0.6LSB and the INL characteristic appears within 1.7LSB.

결국 도 6a 및 도 6b와 같이 본 발명에 따른 실시예는 출력의 선형성이 보장되고, 디코딩 시간이 불필요함에 따라서 스위칭 특성이 고속에서 만족된다.As a result, in the embodiment of the present invention as shown in Figs. 6A and 6B, the linearity of the output is ensured and the switching characteristic is satisfied at high speed as the decoding time is unnecessary.

본 발명에 따른 실시예인 디지털/아날로그 컨버터는 액정표시장치에 구성될 수 있으며, 일실시예로써 도 7과 같이 액정표시장치의 데이터 신호를 처리하여 소스 전압을 출력하는 소스 구동 회로 즉 소스 드라이브 집적회로에 구성된다.A digital / analog converter according to an embodiment of the present invention may be configured in a liquid crystal display, and as an example, a source driving circuit that processes a data signal of the liquid crystal display and outputs a source voltage as shown in FIG. Is configured on.

일반적인 액정표시장치는 액정 패널의 각 화소들 별로 소스 전압과 게이트 전압을 미리 설정된 타이밍으로 공급함으로써 원하는 소정 화면을 디스플레이하는 것으로서, 타이밍 컨트롤러(도시되지 않음), 게이트 온/오프 전압을 발생하는 게이트 전압 발생부(도시되지 않음), 소스 드라이브 집적회로(도시되지 않음), 게이트 드라이브 집적회로(도시되지 않음), 액정 패널(도시되지 않음) 및 전압공급원(도시되지 않음) 등이 구성되며, 타이밍 컨트롤러는 시스템에서 전송되는 데이터와 컨트롤 신호들의 타이밍을 조절하여 출력하고, 소스 드라이브 집적회로는 타이밍 컨트롤러로부터 공급되는 데이터와 컨트롤 신호로써 데이터 신호인 소스 신호를 출력하며, 게이트 드라이브 집적회로는 컨트롤 신호와 게이트 온./오프 전압으로써 게이트 신호를 출력하고, 액정 패널은 화소를 형성하기 위한 소스 라인과 게이트 라인 에 인가되는 소스 신호와 게이트 신호로써 소정 화면을 디스플레이하며, 전압 공급원은 각 부에서 필요한 직류 전압을 공급한다.In general, a liquid crystal display device displays a desired screen by supplying a source voltage and a gate voltage at a predetermined timing for each pixel of the liquid crystal panel, and includes a timing controller (not shown) and a gate voltage for generating a gate on / off voltage. A generator (not shown), a source drive integrated circuit (not shown), a gate drive integrated circuit (not shown), a liquid crystal panel (not shown), a voltage supply source (not shown), and the like, and a timing controller The controller adjusts the timing of data and control signals transmitted from the system, and the source drive integrated circuit outputs a source signal, which is a data signal, as the data and control signal supplied from the timing controller. The gate drive integrated circuit outputs a control signal and a gate. Output the gate signal with on / off voltage A liquid crystal panel, and displays a predetermined screen as a source signal and a gate signal applied to the source lines and gate lines to form a pixel, the voltage supply source supplies the DC voltage required on each unit.

여기에서 소스 드라이브 집적회로는 본 발명에 따른 실시예인 디지털/아날로그 컨버터가 채용되어서 도 7과 같이 구성될 수 있으며, 도 8과 같은 파형을 갖는 신호가 각 부에 출력 또는 입력된다.Here, the source drive integrated circuit may be configured as shown in FIG. 7 by employing a digital / analog converter according to an embodiment of the present invention, and a signal having a waveform as shown in FIG. 8 is output or input to each unit.

도 7을 참조하면, 시프트 레지스트(40)는 클럭 신호 CLK와 시프트 신호 STH를 인가받도록 구성되며, 시프트 레지스트(40)는 출력신호를 8비트 데이터를 처리하기 위하여 구성되는 8개의 래치들(50∼57)들로 공통으로 인가하도록 구성된다. 즉, 시프트 레지스터(40)의 출력 라인 별로 8비트에 대한 데이터를 처리하기 위한 8개의 래치들이 구성된다.Referring to FIG. 7, the shift resist 40 is configured to receive the clock signal CLK and the shift signal STH, and the shift resist 40 has eight latches 50 to 50 configured to process 8-bit data in the output signal. 57) in common. That is, eight latches are configured to process data for 8 bits for each output line of the shift register 40.

그리고, 각 래치들(50∼57)은 각각 8비트 데이터 즉 D0∼D7의 각 데이터가 하나씩 할당되어 인가되며 래치 구동신호 SL가 인가되도록 구성된다. 전술한 래치들(50∼57)의 각 출력은 해당되는 전류 셀들(60∼67)에 인가되며, 전류 셀들(60∼67)은 전류 공급원(70)으로부터 인가되는 전압 V_G1, V_G2와 캘리브레이션 제어신호 Scal 및 기준 전압 Vref가 인가됨으로써 발생되는 출력을 공통 출력 라인을 통하여 버퍼(80)로 출력하며, 버퍼(80)는 공통 출력 라인을 통하여 인가되는 각 전류 셀들(60∼67)의 출력 전압의 합을 버핑한 후 소스 신호로써 전압 Vs를 액정 패널의 해당 소스 라인(도시되지 않음)으로 출력한다.Each of the latches 50 to 57 is configured such that 8-bit data, that is, each data of D0 to D7 is allocated and applied one by one, and the latch driving signal SL is applied. Each output of the latches 50-57 described above is applied to the corresponding current cells 60-67, and the current cells 60-67 are calibrated with the voltages V _G1 , V _G2 applied from the current source 70. The output generated by applying the control signal Scal and the reference voltage Vref is output to the buffer 80 through the common output line, and the buffer 80 outputs the voltages of the respective current cells 60 to 67 applied through the common output line. After buffing the sum, the voltage Vs is output as a source signal to a corresponding source line (not shown) of the liquid crystal panel.

전술한 바와 같이 구성됨으로써 클럭 신호 CLK와 시프트 신호가 시프트 레지 스트(40)에 입력되면, 시프트 레지스트(40)는 출력 라인 별로 출력 펄스를 순차적으로 시프트 시키고, 특정 출력 라인에 연결된 래치들(50∼57)에 시프트 레지스트(40)의 출력이 같이 입력된다.When the clock signal CLK and the shift signal are input to the shift register 40 by the above-described configuration, the shift register 40 sequentially shifts the output pulse for each output line, and latches 50 to ˜ connected to a specific output line. 57, the output of the shift resist 40 is input together.

래치들(50∼57)은 시프트 레지스트(40)의 출력 펄스로써 해당되는 데이터 라인으로부터 한 비트의 데이터를 래치시키며, 래치 구동신호 SL이 하이 레벨로 입력되면 해당되는 전류 셀(60∼67)에 래치된 데이터를 출력한다.The latches 50 to 57 latch the one bit of data from the corresponding data line as an output pulse of the shift resist 40. When the latch driving signal SL is input at a high level, the latches 50 to 57 enter the corresponding current cells 60 to 67. FIG. Output the latched data.

래치 구동신호 SL이 하이 레벨로 입력되기 전 전류 셀들(60∼67)에 캘리브레애션 제어신호 Scal가 소정 시간 동안 하이 레벨로 출력되며, 이때 각 전류 셀들(60∼67)은 전술한 도 2와 같은 캘리브레이션 상태로 설정되어서 출력이 조정된다.Before the latch drive signal SL is input to the high level, the calibration control signal Scal is output to the high level for a predetermined time, and each of the current cells 60 to 67 is described with reference to FIG. The output is adjusted by setting it to the same calibration state.

캘리브레이션 제어 신호 Scal의 출력이 끝나면 각 전류 셀들(60∼67)은 일반 모드 상태에서 전압 Vout을 출력하고, 각 전류 셀들(60∼67)의 출력이 합해져서 버퍼(80)에 인가되며, 버퍼(80)는 소스 신호를 출력한다.When the output of the calibration control signal Scal is finished, each of the current cells 60 to 67 outputs a voltage Vout in the normal mode, and the outputs of the respective current cells 60 to 67 are summed and applied to the buffer 80. 80 outputs a source signal.

전술한 바와 같이 액정표시장치는 실시예에 따른 8비트 디지털/아날로그 컨버터가 구성됨으로써 고 해상도를 표현하기 충분한 데이터 처리 속도를 갖게된다.As described above, the liquid crystal display device has a data processing speed sufficient to express high resolution by configuring the 8-bit digital / analog converter according to the embodiment.

본 발명에 의하면 간단한 회로로 8비트 데이터 처리를 위한 디지털/아날로그 컨버터의 구성이 가능하고, 디지털/아날로그 컨버터의 스위칭 특성이 개선되고 출력의 선형성이 개선되는 효과가 있다.According to the present invention, it is possible to configure a digital / analog converter for 8-bit data processing with a simple circuit, to improve the switching characteristics of the digital / analog converter and to improve the linearity of the output.

또한, 액정표시장치와 같은 영상 처리 기기에 채용되어서 고 해상도의 영상 을 고속으로 처리 가능한 효과가 있다.In addition, it is employed in an image processing device such as a liquid crystal display device, there is an effect that can process a high resolution image at high speed.

Claims

A voltage supply unit configured to output a plurality of voltages, and outputs a current by a voltage applied from the voltage supply unit, and sets a main current source and a calibration mode in which an output direction is determined according to a mode and an output of the current is determined by input data When the output of the main current source is fed back, data on the output level is recorded, and when it is switched to the normal mode, current cells having an auxiliary current source for regulating the output of the main current source are configured in parallel in a one-to-one correspondence to the bits of the data. Digital / analog converter with a common output line.

The method of claim 1,

The main current source is

NMOS transistors connected in series for outputting a current by a gate voltage applied from the voltage supply unit; And

First and second PMOS transistors are configured in parallel to the NMOS transistors, data is inputted to a gate of the first PMOS transistor, and an output thereof is determined, and a calibration control signal is inputted to a gate of the second PMOS transistor so that feedback is determined. Having a first switch,

The auxiliary current source,

A comparator for comparing a voltage applied to the resistor with a predetermined reference voltage while the outputs of the NMOS transistors flow through the first switch to a resistor to which a constant voltage is applied;

A second switch for switching the output of the comparator by the calibration control signal;

A CMOS transistor for recording a signal input through the second switch as data and having an output connected to an output side of the NMOS transistors,

And the output of the NMOS transistors is absorbed or increased by the CMOS transistor when data fed back to the CMOS transistor is written in the calibration mode and the normal mode is switched.

The method of claim 2,

And the second switch comprises an NMOS transistor.

The digital / analog converter according to claim 2, wherein the resistance value of the resistor is scaled in a range of 1/2 ^N. (N is an arbitrary natural number).

3. The digital-to-analog converter of claim 2, wherein the width of the NMOSs is scaled to a range of 2 ^N. (N is any natural number).

A shift register whose output is sequentially shifted with respect to the plurality of output lines by a clock signal and a shift signal,

A plurality of latches for which the output of the shift resist is commonly input and data for a plurality of bits are input one-to-one to latch data to the output of the shift resist and output the latched data by a latch control signal;

A voltage supply unit for outputting a plurality of voltages,

When the current is output by the voltage applied from the voltage supply unit and the output direction is determined according to the mode and the output of the current is determined by the data input from the latch, the output of the main current source is fed back. Data on the output level is recorded, and when switched to the normal mode, the current cells having an auxiliary current source for controlling the output of the main current source are configured in parallel in a one-to-one correspondence to the bits of the data and have a digital / analog having a common output line. Converter and

And a buffer for buffering the output of the digital / analog converter output to the common output line and outputting the source signal as a source signal.

The method of claim 6,

The main current source is

The auxiliary current source,

And the output of the NMOS transistors is absorbed or increased by the CMOS transistor when data fed back to the CMOS transistor is written in the calibration mode and is switched to the normal mode.

The method of claim 7, wherein

And the second switch comprises an NMOS transistor.

The method of claim 7, wherein

A source driving circuit of a liquid crystal display device, wherein the resistance value of the resistor is scaled in a range of 1/2 N. (N is an arbitrary natural number.)

The method of claim 7, wherein

And a source driving circuit of the liquid crystal display, wherein the width of the NMOSs is scaled to a range of 2N.