KR100590931B1

KR100590931B1 - 멀티플렉싱 화소 회로

Info

Publication number: KR100590931B1
Application number: KR1020040018080A
Authority: KR
Inventors: 나인호; 전진영
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2006-06-19
Also published as: KR20050094016A

Abstract

본 발명은 영상 처리 방식을 변경하고 새로운 매트릭스 구조를 적용하여 데이터 라인 수를 감소시키면서 화면 품위의 저하를 방지하고 구동 주파수 증가를 최대한 억제할 수 있는 멀티플렉싱 화소 회로를 개시한다. 개시된 본 발명은 다수의 데이터 라인 및 다수의 게이트 라인은 상호 교차되어 형성된다. 다수의 제1 및 제2 화소 셀은 다수의 게이트 라인들 사이에 다수의 데이터 라인의 각 데이터 라인의 양쪽에 인접하게 형성되고, 상기한 크기의 개구 면적을 갖는다. 다수의 제1 스위칭부는 다수의 제1 화소 셀에 각각에 연결되는 2개의 박막 트랜지스터를 각각 갖는다. 제2 스위칭부는 다수의 제2 화소 셀에 각각에 연결되는 1개의 박막 트랜지스터를 각각 갖는다.

화소, 멀티플렉싱

Description

멀티플렉싱 화소 회로{MULTIPLEXING PIXEL CIRCUIT}

도 1은 종래의 멀티플렉싱 화소 회로를 나타낸 회로도.

도 2는 도 1에 도시된 멀티플렉싱 화소 회로의 타이밍도.

도 3은 도 1에 도시된 멀티플렉싱 화소 회로의 동작을 설명하는 도면.

도 4는 본 발명의 실시예에 따른 멀티플렉싱 화소 회로를 나타낸 회로도.

도 5는 도 4에 도시된 멀티플렉싱 화소 회로의 매트릭스 구조를 나타낸 도면.

*도면의 주요 부분에 대한 부호 설명*

402 : 제1 화소 셀 404 : 제2 화소 셀

406 : 제1 스위칭부 408 : 제2 스위칭부

M1,M2,M3 : 박막 트랜지스터

본 발명은 화소 회로에 관한 것으로, 보다 상세하게는, 화면 품위의 저하 없이 데이터 라인의 수를 감소시키면서 개구율을 향상시킬 수 있는 멀티플렉싱 화소 회로에 관한 것이다.

도 1은 종래의 멀티플렉싱 화소 회로를 나타낸 회로도이다. 도 2는 도 1에 도시된 멀티플렉싱 화소 회로의 타이밍도다. 도 3은 도 1에 도시된 멀티플렉싱 화소 회로의 동작을 설명하는 도면이다.

종래의 화소 회로의 동작에 있어서, 구간 t1에서, TFT들(MA2, MA1, MB, MD)이 턴-온되고, 이 구간에서 공통 게이트 라인 G(n+1)이 레벨 하이가 된다. 그에 따라 D(m)으로부터 화소 셀 A, B, 및 D가 충전된다.

구간 t2에서, 공통 게이트 라인 G(n+2)가 레벨 로우가 되면서 TFT(MA1)이 오프되어 화소 셀 A은 동일 전압 레벨을 유지한다. TFT(MD)가 오프되므로, 화소 셀 D도 동일 전압 레벨을 유지한다. 공통 게이트 라인 G(n+1)이 레벨 하이가 되면서 TFT(MB)는 그대로 온 상태이므로, 화소 B가 이 구간 동안 새로운 데이터를 받게 된다.

구간 t1 및 t2에서 공통 게이트 라인 G(n), G(n+1), 및 G(n+2)의 파형이 구간 t3 및 t4에서 공통 게이트 라인 G(n+1), G(n+2), 및 G(n+3)의 파형과 동일한 형태로 인가됨으로써 도 3과 같이 동작한다.

데이터 라인 수를 감소시키기 위하여 도 1의 픽셀 레벨 데이터 라인 멀티플렉싱(PLM : Pixel level data Line Multiplexing, 이하 "PLM"이라 함)을 구현하는 경우, 1 H(수평 시간, XGA 급의 경우 21.7 ㎲)에 좌우 2개의 화소에 대한 충전 시간이 필요하여, 일반적인 구동 방식의 구동 주파수에 비해 구동 IC의 주파수가 2 배 이상 증가하여, 고속 구동 IC의 적용이 필요하다.

또한, 상기 기능을 구현하기 위해서는 화소 배치 상 짝수번째 데이터 라인(또는 홀수 번째 데이터 라인)이 TFT가 2개 필요하며, 반대로 홀수번째 라인(또는 짝수번재 라인)에서는 구동을 위한 TFT가 1개 필요하게 되어, 양쪽 화소 파라미터의 완벽한 조정이 어렵게 된다. 이는 R, G, B, R, G, B ... 순으로 배열되는 스트라이프 구조에서는 동일한 적(혹은 청 또는 녹)에 같은 신호 전압을 인가하더라도 서로 다른 전압을 갖게 되어 감마 조정 등을 힘들게 하여 화면 품위 저하가 발생한다.

또한, 이러한 배치는 (TFT가 2개인 화소 및 1개인 화소가 공존하는) 패널에서 화이트 발란스를 맞추기 위하여 두 화소의 개구 면적을 동일하게 해 주어야 하므로, 결국은 기존 구동 방식을 적용한 패널 대비 개구율의 저하를 초래한다. 이는 고 해상도 또는 높은 화소 당 인치 패널에서의 휘도 저하 등 성능의 저하를 초래할 수 있다.

따라서, 본 발명은 상기한 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 영상 처리 방식을 변경하고 새로운 매트릭스 구조를 적용하여 데이터 라인 수를 감소시키면서 화면 품위의 저하를 방지하고 구동 주파수 증가를 최대한 억제할 수 있는 멀티플렉싱 화소 회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명은 상호 교차되어 형성된 다수의 데이터 라인 및 다수의 게이트 라인; 상기 다수의 게이트 라인들 사이에 상기 다수의 데이터 라인의 각 데이터 라인의 양쪽에 인접하게 형성되고, 상기한 크기의 개구 면적을 갖는 다수의 제1 및 제2 화소 셀; 상기 다수의 제1 화소 셀에 각각에 연결 되는 2개의 박막 트랜지스터를 각각 갖는 다수의 제1 스위칭부; 상기 다수의 제2 화소 셀에 각각에 연결되는 1개의 박막 트랜지스터를 각각 갖는 다수의 제2 스위칭부를 포함하는 것을 특징으로 하는 멀티플렉싱 화소 회로를 제공한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 4는 본 발명의 실시예에 따른 멀티플렉싱 화소 회로를 나타낸 회로도이다. 도 5는 도 4에 도시된 멀티플렉싱 화소 회로의 매트릭스 구조를 나타낸 도면이다.

본 발명에 따른 멀티플렉싱 화소 회로는 다수의 데이터 라인 D(m) 및 D(m+1), 다수의 게이트 라인G(n), G(n+1), G(n+2), 다수의 제1 및 제2 화소 셀(402 및 404), 다수의 박막 트랜지스터(M1, M2, M3)들을 포함한다.

다수의 데이터 라인 D(m) 및 D(m+1) 그리고 다수의 게이트 라인 G(n), G(n+1), 및 G(n+2)는 상호 교차되어 형성된다.

다수의 제1 및 제2 화소 셀(402 및 404)은 다수의 게이트 라인 G(n), G(n+1), 및 G(n+2) 사이에 상기 다수의 데이터 라인 D(m) 및 D(m+1)의 양쪽에 인접하게 형성되고, 제1 화소셀(402)이 제2 화소셀(404)보다 큰 개구 면적을 갖는다. 대형 화소 셀인 상기 제1 화소 셀(402)의 개구 면적은 소형 화소 셀인 상기 제2 화소 셀(404)의 개구 면적의 2배 인 것이 바람직하다. 여기서, 개구 면적을 중심으로 구성한 대형 화소 셀(402)의 크기를 소형 화소 셀(404) 크기의 약 1.6배로 형성하며, 이는 단순히 소형 화소 셀(404)의 크기의 2배로 구성할 때 발생하는 화이트(White) 좌표의 보정을 위한 방안으로 제시한 것이다. 개구 면적이 큰 상기 제 1 화소 셀(402)은 적색 및 청색의 빛을 형성하고, 개구 면적이 작은 상기 제2 화소 셀(404)은 녹색의 빛을 형성하고, 상기 제1 화소셀 또는 상기 제2 화소셀은 서로 다른 색을 형성하는 화소셀과 인접하는 것이 바람직하다.

제1 화소 셀(402)을 구동하기 위하여 2개의 박막 트랜지스터(M1 및 M2)가 구성된다. 박막 트랜지스터(M1)는 제1 화소 셀(402)과 그에 대응되는 데이터 라인(일예로 Dm) 사이에 연결된다. 박막 트랜지스터(M2)는 제1 화소셀(402)에 대응되는 게이트 라인(일예로 G(n+1))에 게이트가 연결되고, 박막 트랜지스터(M1)의 게이트와 현재 제1 화소셀 다음에 구동되는 제1 화소셀에 대응되는 게이트 라인(일예로 G(n+2)) 사이에 연결된다.

제2 화소셀(404)을 구동하기 위하여 박막 트랜지스터(M3)가 구성되며, 박막 트랜지스터(M3)는 제2 화소 셀(404)과 그에 대응되는 데이터 라인(일예로 Dm) 사이에 연결되며, 제2화소 셀(404)에 대응되는 게이트 라인(일예로 G(n+1))에 게이트가 연결된다.

박막 트랜지스터(M1)와 박막 트랜지스터(M3)는 게이트 라인에 인가되는 게이트 신호에 따라 데이터 라인 D(m)과 제1 및 제2 화소 셀을 전기적으로 연결시킨다. 박막 트랜지스터(M2)는 현재 제1 화소셀에 대응하여 인가되는 게이트 신호에 의하여 구동되어서 현재 제1 화소셀 다음에 구동되는 제1 화소셀에 대응되는 게이트 라인에 인가되는 게이트 신호를 박막 트랜지스터(M1)의 게이트로 제공하는 것을 스위칭한다. 상기 제1 및 제2 화소 셀(402 및 404)이 동일한 피드 쓰루 전압(Feed through valtage)가지고 및 97 % 내지 100 %의 충전율을 가지도록 상기 박막 트랜지스터(M1, M3)의 채널 폭을 상이하게 형성하는 것이 바람직하다.

화소 셀은 상기 도1의 PLM에서 제시된 바와 같이, B, A, D, C 순으로 동작된다. 단 공급되는 영상 신호는 데이터의 보조-화소 렌더링(Rendering)을 통해 변경된 데이터 신호가 입력되어 진다.

도 4에 도시된 바와 같이, 화소 셀은 크게 대형 제1 화소 셀(402) 및 소형 제2 화소셀(404)로 나누어지며, 대형 제1 화소 셀(402)은 구동을 위한 2개의 TFT들(M1 및 M2)이 구성된다.

대형 제1 화소 셀(402) 및 소형 제2 화소 셀(404)에 구성되는 TFT들(M1 및 M3)은 각각 피드 쓰루 전압은 [식 1]에 나타낸 바와 같이, 동일하도록 보조 용량의 크기 및 화소 전극의 면적에 비례하도록 설계된다.

[식 1]

즉, [식 2]에 나타낸 바와 같이, 소형 화소 셀의 △Vp_small이 대형 화소 셀 의 △Vp_large와 거의 유사한 값을 가지며, 또한 각각의 화소를 충전시키기에 충분(충전률 97% 이상)한 크기를 갖도록 설계한다.

[식 2]

이러한 화소들은 도 5와 같은 형태로 배열되며, 각 화소에는 멀티플렉싱 방법에 의해 렌더링 방법을 통하여 각 화소에 알맞은 형태로 변경된 신호가 공급되게 된다. 또한, 대형 화소(R, B)에서 빛이 투과하는 영역(개구 면적)은 소형 화소의 개구 면적에 2배(±10%)에 가깝게 형성한다. 이를 위한 개구 면적을 중심으로 구성한 대형 화소 셀(R, B)의 크기를 소형 화소 셀(404)의 크기의 약 1.6배로 형성하며, 이는 단순히 소형 화소 셀(G) 크기의 2배로 구성할 때 발생하는 화이트(White) 좌표의 보정을 위한 방안으로서 제시한 것이다.

이상에서는 본 발명을 특정의 바람직한 실시예로서 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

따라서, 본 발명에서 제시된 어레이 구조는 데이터 라인의 수가 기존 RGB 스트라이프 대비 한 개의 데이터 라인으로 양쪽 화소를 구동시키면서도, 영상 신호의 변환으로 구동되므로 총 데이터 라인 수가 기존 RGB 스트라이프 대비 1/3로 줄어드 는 효과를 얻는다. 또한 적 화소 및 청 화소는 모두 대형 화소로 형성되고, 녹 화소는 모두 소형 화소로 형성되므로, 각 컬러 별 감마 조정 등이 가능해 진다.

또한, 데이터 라인 수의 감소는 총 유효 개구 면적의 증가를 초래하므로, 휘도 향상의 효과 또한 기대할 수 있다. 또한, 대형 화소와 소형 화소의 개구 크기를 2 배차로 형성함으로써, 화이트 밸런스 또한 RGB 스트라이프 방식과 동일하게 형성할 수 있다.

Claims

상호 교차되어 형성된 다수의 데이터 라인 및 다수의 게이트 라인;

상기 각 게이트 라인 사이에 각 데이터 라인에 인접하게 형성되는 제1 화소셀;

상기 각 게이트 라인 사이에 상기 각 데이터 라인을 기준으로 상기 제1 화소셀과 마주보게 형성되며, 상기 제 1 화소보다 개구 면적이 작은 제2 화소셀;

다수의 상기 제1 화소셀에 각각 대응되게 구성되며, 각각의 상기 제1 화소셀과 그에 인접한 상기 데이터 라인 간의 연결을 스위칭하는 제 1 박막 트랜지스터들;

다수의 상기 제1 화소셀에 각각 대응되게 구성되며, 해당 제1 화소셀에 대응하는 상기 게이트 라인에 게이트가 연결되고, 상기 해당 제1 화소셀 다음에 구동되는 상기 제1 화소셀에 대응하는 상기 게이트 라인과 상기 해당 제1 화소셀에 대응하여 구성되는 상기 제 1 박막 트랜지스터의 게이트 간의 연결을 스위칭하는 제 2 박막 트랜지스터들; 및

다수의 상기 제2 화소셀에 각각 대응되게 구성되며, 해당 제2 화소셀에 대응하는 상기 게이트 라이에 게이트가 연결되고, 상기 해당 제2 화소셀과 그에 인접한 상기 데이터 라인 간의 연결을 스위칭하는 제 3 박막 트랜지스터들;을 포함하는 것을 특징으로 하는 멀티플렉싱 화소 회로.
제 1 항에 있어서, 상기 제1 화소셀의 상기 개구 면적은 상기 제2 화소셀의 상기 개구 면적의 2배 인 것을 특징으로 하는 멀티플렉싱 화소 회로.
삭제
삭제
삭제
제 1 항에 있어서, 상기 제1 화소셀은 적색 및 청색의 빛을 형성하고, 상기 제2 화소셀은 녹색의 빛을 형성하고, 상기 제1 화소셀 또는 상기 제2 화소셀은 서로 다른 색을 형성하는 화소셀과 인접하는 것을 특징으로 하는 멀티플렉싱 화소 회로.
제 1 항에 있어서, 상기 제1 및 제2 화소 셀이 동일한 피드 쓰루 전압(Feed through voltage) 및 97 % 내지 100 %의 충전율을 가지도록 상기 제 1 및 상기 제 3 박막 트랜지스터들의 채널 폭을 상이하게 형성하는 것을 특징으로 멀티플렉싱 화소 회로.