KR100589491B1 - Cdma 시스템에서 멀티 스텝 예측을 통한 전력 제어 시스템 및 그 방법 - Google Patents

Abstract

본 발명은 멀티 스텝 예측을 통하여 지연 시간을 고려한 이동국의 전력 제어 방법으로서, 채널 샘플 벡터 a _j , 예측 채널 샘플

, 송신 전력 예측값

을 초기화하는 단계, 채널 예측 필터를 이용하여 지연시간을 고려한 p개의 채널 샘플 벡터 a _j 를 갱신하는 단계, 상기 채널 샘플 벡터 a _j 에 근거하여 p 스텝(p 개의 샘플 시간 (단위는 PCG)) 후의 예측 채널 샘플

를 연산하는 단계, 이전 시간의 전력 제어에 근거하여 p 스텝 후의 이동국 송신 예측 전력 를 연산하는 단계, 상기 연산된 p 스텝 후의 예측 채널 샘플 과 이동국 송신 예측 전력

에 근거하여 예측 수신 SIR

를 연산하는 단계, 상기 예측 수신 SIR

과 소정의 임계값 SIR_TH를 비교하는 단계, 상기 비교 결과에 근거하여 이동국 전력을 제어하기 위한 PCB를 생성하는 단계를 포함한다.

본 발명에 따르면, 독립적으로 연산되는 p개의 채널 샘플 벡터는 멀티 스텝 예측에 있어서 에러 전파 누적 문제를 방지한다.

이동국, 기지국, 채널 예측, 전력 제어

Description

CDMA 시스템에서 멀티 스텝 예측을 통한 전력 제어 시스템 및 그 방법{Multi-step predictive power control in CDMA system and the Method thereof}

도1은 본 발명의 바람직한 실시예에 따른 이동국(MS)과 기지국(BS)의 전체 시스템 구성도,

도2는 시간 n에 따른 p개의 채널 샘플 벡터와 예측 채널 샘플을 설명하기 위한 도면,

도3은 도1에 도시된 구성에 따라 기지국에서 전력 제어를 수행하는 전체 흐름도,

도4는 도1에 도시된 구성에 따라 이동국에서 수신한 PCB에 근거하여 전력 제어를 수행하는 흐름도,

도5는 본 발명에 따른 전력 제어 방법과 기존 방법의 E_b/I₀ 대한 BER 성능 차이를 설명하기 위한 도면이다.

<도면 주요 부분에 대한 부호의 설명>

100 : 이동국(MS) 200 : 기지국(BS)

110 : RF/IF 수신기 120 : 전송전력 변환기

130 : RF/IF 송신기 210 : RF/IF 수신기

220 : 채널 추정기 230 : 채널 예측 필터

240 : SIR 측정기 250 : 비교기

260 : PCB 발생기 270 : 송신 전력 예측기

280 : RF/IF 송신기

본 발명은 이동국(mobile station, MS)의 전력 제어 시스템 및 그 방법에 관한 것으로, 보다 상세하게는 CDMA 시스템에서 이동국과 기지국(base station, BS) 사이의 채널을 멀티 스텝으로 예측하여 이동국의 전력을 제어하는 시스템 그 방법에 관한 것이다.

CDMA 시스템을 위한 폐루프 전력 제어(Closed-loop power control, CLPC)는 특히, 고속 레일리히 페이딩 채널 하에서 근/원거리 문제(near-far problem)를 덜어줌으로써 하나의 셀에서 모든 MS로부터 동일한 수신 SNR(signal to noise ratio)을 유지한다. 셀 내의 BS는 피드백 채널을 통하여 관리하는 MS에 전력 제어 그룹(power control group, PCG)) 별로 전력 제어 비트(power control command bit, PCB)를 전송한다. 매 전력 제어 사이클 마다 PCB 갱신을 위해 하나의 PCG에 해당하 는 기본 전력 제어 지연 외에 프로세싱 지연, 전파 전달 지연으로 인해 일반적으로 CLPC의 루프 지연은 두개 이상의 PCG 지연을 갖는다(1998년 IEEE에서 발행된 LEIBITZ, K., TRAN-GIA, P. 및 MILLER, J. E.의 'Analysis of the Dynamics of CDMA Reserve Link Power Control'의 2109-2114쪽 참조). 이 루프 지연 d 때문에 CLPC는 고속 페이딩 채널 변동을 잘 포착하지 못하게 되어 CLPC 전력 제어 에러를 증가시킨다. 그래서, CLPC 루프 지연 때문에 발생하는 불리한 효과를 극복하기 위하여 CLPC 루프 내에 고속 페이딩을 예측하는 선형 채널 예측 필터(linear channel prediction filter, LCPF)를 갖는 예측 CLPC가 연구되어져 왔다(2001년 IEEE에서 발행된 IONESCU, D. M.과 BOARIU, A.의 'Predictive closed-loop power control for frequency-division duplex wireless systems'의 248-250쪽 및 2000년 IEE Electron에서 발행된 LAU, F. C. M.과 TAM, W. M.의 'Predictive closed-loop power control in CDMA mobile system'의 52-54쪽 참조)

그러나, 대부분의 예측 CLPC 알고리즘은 멀티 스텝 예측시의 에러 전파 누적 (error propagation) 문제를 해결하지 못하여 싱글 스텝 예측으로 제한되어 있다. 따라서 다중 PCG 지연을 갖는 CLPC 루프의 충분한 보상이 이루어지지 않는다(1998년 IEEE에서 발행된 EYCEOZ, T. DUEL-HALLEN, A. 및 HALLEN, H.의 'Deterministic channel modeling and long range prediction of fast fading mobile radio channels' 254-256쪽 참조).

또한 이들 알고리즘은 비선형 채널 포락선 신호 샘플 벡터(또는 게인(dB))를 선형인 LCPF의 입력으로 사용하도록 설계되어 있어 예측 채널 샘플의 에러를 최소 화하는데 제한적이다(1996년 Prentice-Hall에서 발행된 Haykin, S.의 'Adaptive filter theory' 참조).

본 발명은 이러한 문제를 해결하기 위하여 창안된 것으로서, 고속 레일리히(Rayleigh) 페이딩 환경에서 다중 PCG(power control group) 지연 때문에 CLPC(Closed-loop power control) 루프 성능에 불리한 효과를 보상하는 멀티 스텝 예측을 통한 전력 제어 시스템 및 그 방법을 제공한다.

본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.

상술한 목적을 달성하기 위한 본 발명은 CDMA 시스템에서 멀티 스텝 예측을 통한 전력 제어 시스템으로서, 순방향 채널과 역방향 채널을 이용하여 신호를 전송 및 수신하는 이동국(MS)과 기지국(BS)을 포함하고, 상기 기지국은 상기 역방향 채널을 통해 상기 이동국으로부터 전송되는 신호를 수신하기 위한 RF/IF 수신부, 상기 이동국에 전력 제어가 이루어지는 지연 시간을 고려하여 상기 역방향 채널의 채널 특성을 추정하기 위한 채널 추정부, 상기 추정된 채널 특성에 근거하여 채널 샘플 벡터를 갱신하고 이 벡터를 이용하여 p 스텝 후의 예측 채널 샘플을 계산하기 위한 채널 예측 필터, 상기 예측 채널 샘플에 근거하여 p 스텝 후의 예측 수신 SIR을 연산하기 위한 SIR 측정부, 연산된 예측 수신 SIR과 소정의 임계값 SIR_TH를 비교하기 위한 비교부, 상기 비교부 결과에 따라 상기 이동국의 전력을 제어하는 PCB를 발생하기 위한 PCB 발생부, p+1 스텝 후의 예측 수신 SIR을 연산하기 위하여 이동국의 송신 전력을 예측하기 위한 송신 전력 예측부 및 상기 발생된 PCB를 포함하는 신호를 상기 이동국으로 송신하기 위한 RF/IF 송신부를 포함하고, 상기 이동국은 상기 순방향 채널을 통해 p 스텝에 해당하는 지연 시간 후에 상기 기지국으로부터 전송되는 신호를 수신하는 RF/IF 수신부, 상기 전송된 신호에 포함된 PCB에 내용에 따라 이동국의 전송 전력을 변환하는 전송 전력 변환부, 변환된 전력에 근거하여 상기 기지국으로 신호를 전송하는 RF/IF 송신부를 포함한다.

또한, 본 발명은 이동국과 기지국간의 역방향 무선 채널을 추정하는 채널 추정부, 추정된 채널에 근거하여 채널 샘플 벡터를 갱신하고 이 벡터를 이용하여 p 스텝후의 예측 채널 샘플을 연산하는 채널 예측 필터, p-1 스텝 후의 이동국의 송신 전력 예측값에 근거하여 p 스텝 후의 송신 전력을 예측하는 송신 전력 예측부, 연산된 p 스텝 후의 예측 채널 샘플 및 송신 전력 예측값에 근거하여 p 스텝 후의 예측 수신 SIR을 측정하는 SIR 측정부, 측정된 p 스텝 후의 예측 수신 SIR과 소정의 임계값 SIR_TH를 비교하기 위한 비교부 및 상기 비교부 결과에 따라 이동국의 전력을 제어하는 PCB를 발생하기 위한 PCB 발생부를 포함한다.

또한, 멀티 스텝 예측을 통하여 지연 시간을 고려한 전력 제어 방법으로서, 채널 샘플 벡터 a _j , 예측 채널 샘플

, 송신 전력 예측값

을 초기화하는 단계 (여기서 j=0,1,...,p-1), 채널 예측 필터를 이용하여 독립적으로 연산된 p개의 채널 샘플 벡터 a _j 를 갱신하는 단계, 상기 채널 샘플 벡터 a _j 에 근거하여 p 스텝 후의 예측 채널 샘플

를 연산하는 단계, 이전 시간의 전력 제어에 근거하여 p 스텝 후의 이동국 송신 예측 전력

를 예측하는 단계, 상기 연산된 p 스텝 후의 예측 채널 샘플

과 상기 예측된 p 스텝 후의 이동국 송신 예측 전력

에 근거하여 예측 수신 SIR

를 연산하는 단계, 상기 예측 수신 SIR

과 소정의 임계값 SIR_TH를 비교하는 단계 및 상기 비교 결과에 근거하여 이동국 전력을 제어하기 위한 PCB를 생성하는 단계를 포함를 포함한다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도1은 본 발명의 바람직한 실시예에 따른 MS와 BS의 전체 시스템 구성도이다.

CDMA 셀룰러 시스템의 전체적인 전파 손실은 경로 손실, 큰 스케일의 쉐도우잉(shadowing) 손실, 작은 스케일의 레일리히 페이딩 손실로 구분할 수 있다. 경로 손실 및 쉐도우잉 손실은 개방 루프 파워 컨트롤에 의해 보상될 수 있다고 가정할 때 CDMA 셀룰러 시스템의 CLPC 알고리즘은 레일리히 페이딩 손실을 억제하기 위하여 주로 사용된다.

도1에 도시된 바와 같이, 본 발명은 순방향 채널을 통하여 신호를 전송하는 BS(200)와 역방향 채널을 통하여 BS(200)로 신호를 전송하는 MS(100)를 포함한다.

MS(100)는 순방향 채널을 통하여 BS(200)로부터 신호를 수신하는 RF/IF 수신기(110), 수신된 신호 중 PCB를 분석하여 BS(200)로의 전송 전력의 세기를 조정하는 전송전력 변환기(120) 및 조정된 전력 세기에 근거하여 BS(200)로 신호를 송신하는 RF/IF송신기(130)를 포함한다.

BS(200)는 역방향 채널을 통하여 MS(100)로부터 신호를 수신하는 RF/IF 수신기(210), MS(100)와 BS(200) 사이의 채널의 특성을 추정하는 채널 추정기(220), 다음 시간(= p 스텝 후 시간)의 채널을 예측하는 채널 예측 필터(230), 다음 시간의 수신 SIR을 예측하는 SIR측정기(240), 기준 SIR과 예측된 SIR을 비교하는 비교기 (250), 비교된 결과에 근거하여 PCB를 발생하는 PCB 발생기(260), 다음 시간의 MS 송신 전력을 예측하는 송신 전력 예측기(270) 및 발생된 PCB를 포함하는 신호를 MS(100)로 전송하는 RF/IF 송신기(280)를 포함한다.

MS(100)에 표시된 T_p는 단위 지연 시간 즉, 전력 제어 사이클의 1주기를 나타낸다. 매 전력 제어 사이클 마다 PCB 갱신을 위해 하나의 PCG에 해당하는 기본 전력 제어 지연 외에 프로세싱 지연, 전파 전달 지연 등으로 인해 MS(100)와 BS(200) 사이에 두 개 이상의 PCG 지연을 갖는다.

따라서, MS(100)에 표시된 d는 1 보다 크거나 같은 자연수로서 전체 지연 시간은 dT_p 로 표현될 수 있다. 본 발명은 전체 지연 시간 dT_p 를 고려하여 전력 제어를 수행한다.

또한, 채널 예측 필터(230)는 MSE(mean square error)를 줄이기 위하여 선형 복소 AWGN 페이딩 신호 입력을 갖고, AR(auto-regressive) 모델에 기초를 둔 LS(least squares) 또는 RLS(recursive least squares) 필터를 사용할 수 있다(1996년 Wiley에서 발행된 HAYES, M. H.의 'Statistical digital signal processing and modeling' 참조).

또한, 본 발명에 따른 CLPC 샘플링 레이트 f_p는 고속 페이딩 신호의 p 스텝 예측시 고려되는 나이키스트 레이트를 만족한다고 가정한다. 즉, f_p ?? 2pf_D 이다(여기서 f_D는 최대 도플러 주파수임).

도2는 시간 n에 따른 p개의 채널 샘플 벡터와 예측 채널 샘플을 설명하기 위한 도면이다.

도시된 바와 같이, 첫 번째 채널 샘플 벡터 a ₀ 로부터 시간 n-p+1의 예측 채널 샘플을 연산하고, (p-1) 번째 채널 샘플 벡터 a _p-2 로부터 시간 n-1의 예측 채널 샘플을 연산한다. 즉, 시간 n의 채널 샘플 벡터 a _j 에 대하여 시간 n+p의 예측 채널 샘플

을 연산한다(j = 0,1,...,p-1).

본 발명은 멀티 스텝 예측을 위해 독립적으로 연산되는 p개의 채널 샘플 벡터를 채널 예측 필터(230)의 입력으로 사용하며, 각 채널 샘플 벡터는 선형성을 만족하는 L 차수 p 스텝의 복소 AWGN(additive white gaussian noise) 샘플들로 구성된다. n 번째(n은 시간 인덱스임) 샘플 예측을 위해 사용된 채널 샘플 벡터는 멀티 스텝 예측에서 에러 전파 누적을 억제하기 위하여 다음 n+1 번째 샘플 예측에 재사용되지 않는다.

멀티 스텝 채널 예측을 위해 p개의 채널 샘플 벡터 a _j (j = 0,...,p-1)로 구성되는 채널 행렬 A _C 는 다음의 수학식1과 같이 정의할 수 있다.

여기서 j번째 채널 샘플 벡터 a _j 는 p 스텝의 L차 복소 AWGN(additve white gaussian noise) 페이딩 샘플 벡터로, 예를 들면, 시간 인덱스 n에 대해서 a _j = {a_n, a_n-p, ..., a_n-(L-1)p}로 구성된다.

j와 n은 모듈러 연산 관계 j = n mod p 이다. n번째 PCG 인터벌에 대해서 예측 채널 샘플을 얻기 위하여 채널 행렬 A _C 에 속한 p 벡터들 중 차례로 하나씩 선택되고 갱신되며, 이때 선택 벡터 인덱스 v는 v = n mod p이다.

갱신시 선택된 벡터

는 구성요소를 우측으로 쉬트프하고, 벡터의 첫 구성요소는 현재 채널 샘플 a_n로 갱신하게 된다. 즉, 이 된다. 벡터 a _v 는 (n+p)번째 예측 채널 샘플

를 얻기 위해 다음 수학식2를 사용한다.

여기서, 채널 예측 필터(230)의 계수 벡터 c 는

이다.

채널 행렬 A _c 와 채널 예측 필터(230)의 계수 벡터 c 는 채널 예측 연산 전에 초기화된다고 가정한다. 본 발명에 따른 바람직한 실시예로서 채널 예측 필터(230)는 L 차수를 갖는 LS(least-squares) 필터를 사용한다. 채널 예측 필터(230)의 계수 백터 c 는 다음의 수학식3으로부터 얻을 수 있다.

여기서 (N_C + L)ㅧ L 자기 상관 행렬 R 은 R = D ^H D 이고( X ^H 는 행렬 X 의 헤르미션(전치 공액)임), D 는 N_C 복소 채널 샘플에 의해 형성된 자기 상관 방법의 입력 데이터 행렬이다. 그리고, N_C 는 전형적으로 2 ㅧ L 보다 크게 요구된다. L ㅧ 1 자기 상관 벡터 r 은

이다. 여기서 ((N_C + L) ㅧ 1) 벡터는

이다(1996년 Wiley에서 발행된 HAYES, M. H.의 'Statistical digital signal processing and modeling' 참조).

도3은 도1에 도시된 구성에 따라 BS에서 전력 제어를 수행하는 전체 흐름도이다. 도시된 바와 같이, 처음에 p개의 채널 샘플 벡터 a _j 를 초기화하고, p개의 예 측 채널 샘플은

= a₀ = 1.0 + j0.0으로 초기화하고 , p개의 예측 전송 파워는

= X₀ = SIR_TH + I 로 초기화한다(여기서 j=0,1,...,p-1)(S300). 여기서, SIR_TH 는 수신 신호의 예측 신호 대 간섭비의 임계값으로 이후에 MS의 전력을 제어하기 위한 기준치가 된다. 또한, I는 MS와 BS를 매개하는 채널의 간섭 및 잡음 전력이다.

또한, 채널 예측을 위하여 채널 예측 필터 계수 백터 c 를 수학식3에 의해 생성한다(S310).

이후에, 채널 추정기(220)는 MS와 BS 사이의 채널 특성을 추정한다(S315).

이후에, 채널 예측 필터(230)는 상기 추정된 채널 특성(a_n은 현재시간 n의 채널 추정값)을 이용하여 채널 샘플 벡터를

으로 갱신하고, 갱신된 채널 샘플 벡터를 이용하여 수학식3과 같이 예측 채널 샘플을 연산한다(S320, S330).

이후에 SIR 측정기는 n+p 시점의 예측 수신 SIR을 다음의 수학식4에 의하여 연산한다(S340).

여기서,

는 n+p 시점의 예측 수신 SIR이고,

는 n+p 시점의 MS의 송신 전력 예측 값이다.

이후에 비교기(250)는 계산된

와 수신 신호의 예측 신호 대 간섭비의 임계값인 SIR_TH 의 크기를 비교하고(S350), 예측값

이 더 큰 경우에 PCB 발생기(260)는 MS로 송신 전력을 낮추라는 PCB를 발생한다(예를 들면 PCB = -1, S360). 만약, 예측값

이 더 작은 경우라면 PCB 발생기(260)는 MS로 송신 전력을 낮추라는 PCB를 발생한다(예를 들면 PCB = -1, S370).

이후에 n+p+1 시점의 전력 제어를 위하여 다음 수학식5를 이용하여 MS 송신 예측 전력

을 연산한다(S380).

여기서, △는 제어되는 단위 전력 크기를 의미한다.

계산된

을 이용하여 S320부터 다시 반복함으로써 n+p+1 시점의 수신 SIR을 예측한다. 이 때, 전술한 바와 같이 n+p 시점의 샘플 예측을 위해 사용된 채널 샘플 벡터는 에러 전파 누적을 억제하기 위하여 다음 n+p+1 시점의 샘플 예측에 재사용되지 않는다.

도4는 도1에 도시된 구성에 따라 MS 에서 수신한 PCB에 근거하여 전력 제어를 수행하는 흐름도이다.

도시된 바와 같이, BS로부터 PCB를 포함하는 신호가 전송되면 RF/IF 수신기(110)는 이를 수신하고(S400), 전송전력 변환기(120)는 PCB를 분석하여 PCB가 -1인 경우 MS 송신 전력을 △dB 감쇄시키고, 만약 PCB가 1인 경우 MS 송신 전력을 △dB 증가시킨다(S410, S420, S430).

계속해서 S400부터 반복하여 전력 제어 사이클 마다 MS의 송신 전력을 제어한다.

도5는 본 발명에 따른 전력 제어 방법과 기존 방법의 E_b/I₀ 대한 BER 성능 차이를 설명하기 위한 도면이다. 여기서 E_b/I₀(dB)는 간섭 파워 스펙트럼 밀도 당 비트 에너지이다.

캐리어 주파수 f_c는 2GHz, 데이터 레이트 R_b는 10Kbps, PCG 레이트 f_p는 2KHz, 지연d는 3, 모바일 속도는 각각 20km/h(f_D = 37Hz), 60km/h(f_D = 111Hz), 100km/h(f_D = 185Hz)으로 가정한다. 또한, PCB 비트는 싱글 비트, 제어되는 단위 전력은 1dB, 채널 예측 필터의 차수 L은 20인 것으로 가정한다. 본 실험에서는 균일한 레일리히 페이딩 채널 하에서 셀룰러 CDMA 시스템에 대하여 전형적인(비예측적 인) CLPC와 본 발명에 따른 예측적인 CLPC를 비교한다. 본 실험에서는 전파 채널에 대한 제이크스(Jakes) 균일 페이딩 모델을 사용하고, 가우시안 분산 간섭(Gaussian distributed interference)을 가정한다.

도5에서 보는 바와 같이, CLPC 루프 지연이 d가 1 이상인 경우, 싱글 스텝 예측을 통한 CLPC(p=1)가 전형적인 CLPC(예측필터 미사용, p=0)에 비하여 BER 성능의 개선이 미흡함(0.5dB 이하)을 알 수 있다. 이는 곧 싱글 예측 필터 (p=1)의 이용은 다중 루프 지연을 갖는 실제 CLPC 루프의 채널 예측에는 제한됨을 보여주고 있다. 그러나 본 발명에 따른 멀티 스텝 예측을 통한 CLPC(p=d)는 전형적인 CLPC는 물론 전형적인 싱글 스텝 예측 CLPC 보다도 BER 성능이 2 ~ 3dB 이상 (5ㅧ10^-3BER 기준) 향상됨을 알 수 있다. 또한 본 발명에 따른 CLPC를 이용했을 때 낮은 속도(20km/h)에 비해 높은 속도(60km/h 혹은 100km/h)에서 보다 많이 성능이 개선됨을 알 수 있으며 이는 채널 예측의 효과가 높은 속도에서 더 향상됨을 보여준다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에서는 역방향 링크에서 CLPC 루프 에러를 줄이기 위하여 고속 페이 딩 채널을 예측하는 LS(또는 RLS) LCPF를 갖는 신규의 멀티 스텝 예측 CLPC를 제안한다.

독립적으로 연산되는 p개의 채널 샘플 벡터는 멀티 스텝 예측에 있어서 에러 전파 누적 문제를 방지한다.

또한, 전형적인 비예측 CLPC 및 전형적인 싱글 스텝 (p=1) 예측 CLPC 방식과 비교했을 때, 본 발명에 따른 멀티 스텝 예측 방식은 높은 속도 및 낮은 속도에 대하여 BER 성능을 향상시킨다.

Claims (9)

1. CDMA 시스템에서 멀티 스텝 예측을 통한 전력 제어 시스템으로서,

   순방향 채널과 역방향 채널을 이용하여 신호를 전송 및 수신하는 이동국(MS)과 기지국(BS)을 포함하고,

   상기 기지국은

   상기 역방향 채널을 통해 상기 이동국으로부터 전송되는 신호를 수신하기 위한 RF/IF 수신부;

   상기 역방향 채널의 채널 특성을 추정하기 위한 채널 추정부;

   상기 추정된 채널 특성에 근거하여 채널 샘플 벡터 a _j 를 갱신하고 갱신된 벡터를 이용하여 p 스텝 후의 예측 채널 샘플을 계산하기 위한 채널 예측 필터;

   상기 예측 채널 샘플에 근거하여 p 스텝 후의 예측 수신 SIR을 연산하기 위한 SIR 측정부;

   연산된 예측 수신 SIR과 소정의 임계값 SIR_TH를 비교하기 위한 비교부;

   상기 비교부 결과에 따라 상기 이동국의 전력을 제어하는 PCB를 발생하기 위한 PCB 발생부;

   p+1 스텝 후의 예측 수신 SIR을 연산하기 위하여 이동국의 송신 전력을 예측하기 위한 송신 전력 예측부; 및

   상기 발생된 PCB를 포함하는 신호를 상기 이동국으로 송신하기 위한 RF/IF 송신부를 포함하고,

   상기 이동국은

   상기 순방향 채널을 통해 p 스텝(= p PCG)에 해당하는 지연 시간 후에 상기 기지국으로부터 전송되는 신호를 수신하기 위한 RF/IF 수신부;

   상기 전송된 신호에 포함된 PCB에 내용에 따라 이동국의 전송 전력을 변환하기 위한 전송 전력 변환부; 및

   변환된 전력에 근거하여 상기 기지국으로 신호를 전송하는 RF/IF 송신부

   를 포함하는 전력 제어 시스템.
2. 제1항에 있어서,

   상기 채널 예측 필터는

   시간 n+1에서의 채널 예측을 위하여 시간 n에서 예측한 예측 채널 샘플을 재사용하지 않는 전력 제어 시스템.
3. 이동국과 기지국간의 무선 채널을 추정하는 채널 추정부;

   추정된 채널 특성에 근거하여 채널 샘플 벡터를 갱신하고 갱신된 벡터를 이용하여 p 스텝 후의 예측 채널 샘플을 연산하기 위한 채널 예측 필터;

   이동국의 p-1 스텝 후의 송신 전력 예측값에 근거하여 p 스텝 후의 송신 전 력을 예측하기 위한 송신 전력 예측부;

   연산된 p 스텝 후의 예측 채널 샘플 및 예측된 p 스텝 후의 송신 전력 예측값에 근거하여 p 스텝 후의 예측 수신 SIR을 측정하기 위한 SIR 측정부;

   측정된 p 스텝 후의 예측 수신 SIR과 소정의 임계값 SIR_TH를 비교하기 위한 비교부; 및

   상기 비교부 결과에 따라 이동국의 전력을 제어하는 PCB를 발생하기 위한 PCB 발생부

   를 포함하는

   멀티 스텝 예측을 통한 전력 제어 기지국 장치.
4. 제3항에 있어서,

   상기 채널 예측 필터는

   시간 n+1에서의 채널 예측을 위하여 시간 n에서 예측한 예측 채널 샘플을 재사용하지 않는 전력 제어 시스템.
5. 멀티 스텝 예측을 통하여 지연 시간을 고려한 전력 제어 방법으로서,

   채널 샘플 벡터 a _j , 예측 채널 샘플

   

   , 송신 전력 예측값

   

   을 초기화하 는 단계 (여기서 j=0,1,...,p-1);

   채널 예측 필터를 이용하여 독립적으로 연산된 p개의 채널 샘플 벡터 a _j 를 갱신하는 단계;

   상기 채널 샘플 벡터 a _j 에 근거하여 p 스텝 후의 예측 채널 샘플

   

   를 연산하는 단계;

   이전 시간의 전력 제어에 근거하여 p 스텝 후의 이동국 송신 예측 전력

   

   를 예측하는 단계;

   상기 연산된 p 스텝 후의 예측 채널 샘플

   

   과 상기 예측된 p 스텝 후의 이동국 송신 예측 전력

   

   에 근거하여 예측 수신 SIR

   

   를 연산하는 단계;

   상기 예측 수신 SIR

   

   과 소정의 임계값 SIR_TH를 비교하는 단계;

   상기 비교 결과에 근거하여 이동국 전력을 제어하기 위한 PCB를 생성하는 단계를 포함하는

   멀티 스텝 예측을 통한 전력 제어 방법.
6. 제5항에 있어서,

   상기 PCB 생성 단계는

   상기 예측 수신 SIR

   

   이 SIR_TH 보다 큰 경우에 이동국의 전력을 높이는 PCB를 생성하고, 상기 예측 수신 SIR

   

   이 SIR_TH 보다 작은 경우에 이동국의 전력을 낮추는 PCB를 생성하는

   멀티 스텝 예측을 통한 전력 제어 방법.
7. 제5항에 있어서,

   상기 예측 채널 샘플

   

   는

   아래 수학식1을 이용하여 연산하는

   멀티 스텝 예측을 통한 전력 제어 방법.

   (수학식1)

   

   여기서, c 는 채널 예측 필터(230)의 계수 벡터

   

   임.
8. 제7항에 있어서,

   상기 예측 수신 SIR

   

   는

   아래 수학식2를 이용하여 연산하는

   멀티 스텝을 이용한 전력 제어 방법.

   (수학식2)

   

   여기서,

   

   는 p 스텝 후의 이동국 송신 전력 예측 값이고 I는 이동국과 기지국을 매개하는 채널의 간섭 및 잡음 전력임.
9. 제8항에 있어서,

   상기 이동국 송신 전력 예측 값

   

   는

   아래 수학식3을 이용하여 연산하는

   멀티 스텝을 이용한 전력 제어 방법.

   (수학식3)

   

   여기서, △는 제어되는 단위 전력 크기를 의미한다.

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