KR100589427B1 - 전류 분담 기능을 갖는 발전기 여자기용 정류기의 scr 펄스 구동회로 - Google Patents

Abstract

본 발명은 발전기 여자기용 정류기의 SCR 펄스 구동회로에 관한 것으로, 특히, 수력, 화력 및 원자력에 사용되는 발전기의 여자 코일에 전류를 공급하는 여자 시스템에 있어서 다수의 정류기를 사용하는 경우 각각의 정류기의 전류가 균일하게 흐르도록 SCR의 게이트 펄스를 구동하는 회로를 제공한다.

FPGA,쵸핑회로,지연회로,카운터,펄스 증폭회로,멀티플렉서,AD변환기,CPU,최대치 선택회로, 비교 및 오차증폭기,전압 제어 발진기,반전 증폭기

Description

전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로{SCR PULSE DRIVE CIRCUIT FOR CURRENT BALANCING IN RECTIFIERS OF EXCITER FOR GENERATOR}

도 1은 일반적인 여자용 정류기의 구성을 나타낸 도면,

도 2는 일반적인 발전기의 단자 전압 제어기의 구성을 나타낸 도면,

도 3은 종래의 SCR 펄스 구동회로를 나타낸 도면,

도 4는 본 발명의 SCR 펄스 구동회로를 나타낸 도면,

도 5는 본 발명의 다른 실시 예에 따른 SCR 펄스 구동회로를 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10-FPGA 11-쵸핑회로

12-지연회로 13-카운터

20-펄스 증폭회로 40-멀티플렉서

50-AD변환기 60-CPU

61-최대치 선택회로 62,63-반전 증폭기

70-전압 제어 발진기 80-반전 가산기

본 발명은 발전기 여자기용 정류기의 SCR 펄스 구동회로에 관한 것으로 특히, 수력, 화력 및 원자력에 사용되는 발전기의 여자 코일에 전류를 공급하는 여자 시스템에 있어서 다수의 정류기를 사용하는 경우 각각의 정류기의 전류가 균일하게 흐르도록 SCR의 게이트 펄스를 구동하는 회로에 관한 것이다.

발전기는 전기를 생성하는 장치로서 대표적으로는 수력발전, 화력발전 및 원자력발전 등에 사용된다.

상기의 발전기는 회전자가 있어 이것을 기계적으로 돌려주면 전기가 생성되지만 이때 회전자에 전기적인 자장을 만들어 주어야 한다.

상기의 전기적인 자장을 만들어 주기 위해서는 회전자에 코일을 감고 전류를 흘려주어야 하는데, 이 경우 회전자에 감은 코일을 여자(Exciter)코일이라 하고, 여자코일에 전류를 흘려주는 장치를 여자기(Exciter) 혹은 여자시스템이라고 한다. 여자시스템은 여자코일에 전류를 흘려줄 뿐 만 아니라, 흘려주는 전류의 양을 조절하여 발전기에서 생성되는 전기의 전압의 크기를 제어하는 중요한 역할을 하는 장치이다.

상기 여자시스템은 여러 가지 기능으로 구성되는데 특히 전류를 공급하는 부분을 정류기라고 한다.

발전기는 용량에 따라 크기가 매우 다양한데, 수 백 MW급의 대형 발전기의 경우 여자전류가 크므로 정류기를 1대로 구성하지 않고 대개 3~4대로 나누어 구성한다.

상기와 같이 동일한 정류기를 여러 대로 나누어 구성하는 것은 큰 용량의 정류기를 제작하는 것 보다 작은 용량의 정류기를 여러 대 제작하는 것이 쉬운 면도 있지만 신뢰성 측면을 고려하여 운전 중 혹시 1대가 고장이 나더라도 정지하지 않고 나머지 정류기로 계속적인 운전이 가능하다는 장점이 있기 때문이다.

상기 발전기 여자기의 구성에 대하여 도면을 참조하여 좀 더 상세하게 설명하면 다음과 같다.

도 1은 여자용 정류기의 구성도로서 정류기 4대가 병렬로 구성된 예를 나타낸 것이다.

상기 발전기의 회전자는 수력, 화력 혹은 원자력의 기계적인 힘에 의해 돌아가게 된다.

상기 발전기에서 초기에 전압을 생성하려면 별도의 기동회로가 필요한데 본도면에는 나타내지 않았으나 이 기동회로로 인하여 발전기의 단자에 전압이 생성된다.

그리고, 상기 발전기 단자에서 생성된 전압은 여자용 변압기를 통하여 정류기의 입력에 인가된다.

상기 정류기에 인가된 전압은 적절히 제어되어 직류 출력전압을 생성하고 이 직류출력전압은 발전기의 계자코일에 인가되어 발전기의 단자 전압을 높이 상승시켜 정상적인 운전에 들어가게 된다.

도 2는 여자시스템에 있어서 발전기의 단자 전압을 제어하는 제어기의 구성을 나타낸 것이다.

즉, 발전기에서 생성되는 전기의 전압을 일정한 크기로 유지하도록 해주는 안정화 회로이다.

단자 전압 제어기는 아날로그 방식과 디지털 방식으로 구성할 수 있는데 도 2는 디지털 방식의 제어기를 나타낸 것이다.

상기 발전기의 단자 전압 지령치가 인가되면 발전기 단자의 실제 출력 전압을 검출하여 지령치와 비교한 후 그 오차에 따라 PID(Proportional Integral Derivative) 제어기를 동작시켜 오차신호 즉, 위상제어지령을 출력하게 된다.

위상 제어 지령은 위상신호 발생기에 인가되어 위상 신호를 발생하게 되는데 이를 위해서 동기 신호가 필요하다.

상기의 동기 신호는 교류 전압을 입력받아 동기신호 검출기에서 생성된다. 그리고, 상기 위상신호발생기에서 얻어진 위상신호는 펄스발생기에 의해 펄스 신호로 변환되며 이와 같이 얻어진 펄스 신호는 각 정류기의 SCR 점호를 위한 펄스구동회로로 보내지게 된다.

상기의 펄스 신호는 통상 6개가 된다. 그 이유는 3상 정류기의 경우 통상 6개의 SCR이 사용되기 때문이다.

도 3은 종래 정류기의 SCR의 펄스 구동회로를 나타낸 것이다.

입력되는 펄스 신호는 쵸핑(Chopping)회로(11)로 인가되는데, 상기의 쵸핑 회로(11)는 입력되는 넓은 폭의 펄스 신호를 고주파의 펄스 열(Stream)로 변환하는 기능을 한다.

이와 같이 하는 이유는 SCR의 게이트를 구동함에 있어 펄스 신호는 절연을 위해 펄스 변압기(30)를 통해서 전달되는데, 넓은 폭의 펄스 신호를 전달하기 위해서는 펄스 변압기(30)도 커져야하므로 펄스 변압기(30)를 소형화하고자 넓은 펄스 폭을 가진 신호를 그대로 공급하지 않고 좁은 펄스 폭을 갖는 여러 개의 펄스 열로 쪼개어 공급하는 것이다.

상기 쵸핑 회로(11)에서 생성된 고주파 펄스는 펄스 증폭회로(20)에서 큰 전류로 증폭된 후 펄스 변압기(30)를 통해서 SCR의 게이트(Gate)에 인가되어 SCR을 점호시키게 된다.

상기의 쵸핑회로(11)는 논리회로로 구성되며 대개 FPGA(Field Programmable Gate Array)(10)를 사용하여 구현한다.

그런데, 이 경우 여러 대의 정류기가 병렬로 운전되는데 각각의 정류기의 전류가 균등하게 흐르는 것이 바람직하나 실제로는 그렇지 못하다는 문제점이 있다. 전류 불균형이 일어나는 원인은, 각 정류기의 부스-바(Bus Bar)의 길이가 다르고, 반도체 소자 즉, SCR(Silicon Controlled Rectifier)의 특성이 다르며 또한 SCR의 점호 타이밍이 다르기 때문이다.

따라서, 각 정류기의 전류가 동일하게 흐르는 것이 바람직하나 전류 불균형이 발생될 경우 전류가 많이 흐르는 정류기에 부담이 가게 되고 결국 수명이 짧아지게 되는 문제가 발생하게 된다.

그러므로 병렬로 연결된 다수의 정류기가 가능하면 전류를 동일하게 분담할 수 있도록 하는 것이 요구된다.

상기와 같은 종래의 문제점을 해결보완하기 위하여 본발명은,

여자기를 구성하는 다수의 정류기에 있어서 각 정류기에서 공급하는 부하 전류를 감지하여 서로 비교한 후 그 차이에 따라 각 정류기에 인가되는 펄스 신호의 지연 시간을 조절함으로서 각 정류기에 동일한 전류가 흐르도록 제어하는 SCR의 펄스 구동회로를 제공함으로서 본발명의 목적을 달성할 수 있게 된다.

본발명의 구성을 첨부된 도면에 의해 상세히 설명하기로 한다.

전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로는 자기(self) 정류기 및 타 정류기들이 병렬로 접속된 회로에서 상기 타 정류기의 출력 전류를 검출하여 입력받아 이들 전류를 차례대로 선택하는 멀티플렉서(40)와,

상기 멀티플렉서(40)에서 선택된 전류를 디지털 값으로 변환하는 AD변환기 (50)와,

상기 AD변환기(50)에서 얻어지는 전류 중에서 타 정류기 전류중 가장 큰 값을 선택하는 최대치 선택회로(61)와,
상기 가장 큰 값의 반전된 값과 자기 정류기의 전류 값을 가간하는 반전 가산기(80)와,
상기 반전 가산기의 출력 값에 따라 입력되는 펄스 신호를 일정한 시간동안 지연시키는 펄스 지연회로(12)와,
상기 입력되는 넓은 폭의 펄스 신호를 고주파의 펄스 열(stream)로 변환하는 쵸핑회로(11)와,
상기 쵸핑회로(11)에서 생성된 고주파 펄스를 큰 전류로 증폭하는 펄스 증폭회로(20)와,

상기 펄스 증폭회로(20)에서 증폭된 전류를 SCR의 게이트에 인가하여 SCR을 점호시키는 펄스 변압기(30)를 포함하여 구성되어 있다.

삭제

삭제

삭제

삭제

그리고, 다수개의 정류기를 병렬로 운전하는 경우 각 정류기의 출력 전류를 균등하게 하기 위해 다른 정류기의 출력 전류를 감지하여 그 중 큰 값을 선택하고 그 값과 자기 정류기의 출력 전류 값을 비교하여 그 차이를 증폭한 후 SCR을 점호하는 펄스 신호의 지연시간을 조절하여 줌으로서 각 정류기의 전류 분담을 균일하게 하는 것을 특징으로 하는 전류 분담 기능을 갖도록 하였다.

또한, 상기 최대치 선택회로(61)와 반전 가산기(80)는 CPU(60)를 사용하여 소프트웨어로 구현할 수도 있다.

그리고, 상기 지연회로(12)와 쵸핑회로(11)는 FPGA(10)를 사용하여 구현을 하였다.

한편, 본 발명에 따른 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로는 자기 정류기 및 타 정류기들이 병렬로 접속된 회로에서 상기 타 정류기의 출력 전류를 검출하여 입력받아 그 중에서 가장 큰 값을 선택하는 최대치 선택회로(61)와,
상기 가장 큰 값의 반전된 값과 자기 정류기의 전류 값을 가산하는 반전 가산기(80)와,
상기 반전 가산기의 출력을 반전하여 증폭하는 반전 증폭기(62, 63)와,
상기 반전 증폭기(62, 63)의 출력 값을 주파수 신호로 변환하는 전압 제어 발진기(VCO:Voltage Controled Oscillator)(70)와,
상기 전압 제어 발진기(70)에서 발생된 아날로그 주파수 신호를 디지털 데이터로 변환하는 카운터(13)와,
상기 증폭된 오차 전류값에 따라 입력되는 펄스 신호를 일정한 시간동안 지연시키는 펄스 지연회로(12)와,
상기 입력되는 넓은 폭의 펄스 신호를 고주파의 펄스열(stream)로 변환하는 쵸핑회로(11)와,
상기 쵸핑회로(11)에서 생성된 고주파 펄스를 큰 전류로 증폭하는 펄스 증폭회로(20)와,
상기 펄스 증폭회로에서 증폭된 전류를 SCR의 게이트에 인가하여 SCR을 점호시키는 펄스 변압기(30)를 포함하여 구성된 것을 다른 특징으로 한다.

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

그리고, 상기 펄스 지연회로(12), 쵸핑회로(11), 카운터(13)는 FPGA(10)를 사용하여 구현하도록 하였다.

본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명하면 다은과 같다.

먼저, 도 4는 본 발명의 SCR 펄스 구동회로를 나타낸 것으로 기존의 SCR 펄스 구동회로에 비해 멀티플렉서(40), AD 변환기(50), CPU(60), 펄스 신호 지연회로 (12)가 추가되어 있다.

본 발명에서는 각 정류기의 전류를 비교하고 오차를 증폭하는 기능을 CPU (60)를 통하여 소프트웨어로 구현한다.

이와 같이 하기 위하여 각 정류기의 전류 값을 디지털 값으로 변환하여야 하는데 AD 변환기(50)를 사용한다.

또한 정류기의 전류 값이 여러 개이므로 멀티플렉서(40)를 통하여 선택한다. 그리고, CPU(60)에서 읽어 들인 전류 값은 각 정류기 별로 분류하여 다른 정류기의 전류 값 중 가장 큰 값을 선택한다.

상기 선택된 전류 값은 자기 정류기의 전류 값과 비교하고 그 차이를 증폭한다.

또한, 증폭된 전류오차 값은 디지털 데이터로 출력된다.

상기 출력된 디지털 값은 지연회로(12)에 인가된다.

상기 지연회로(12)는 FPGA(10)로 구현되어 있다.

그리고, 상기 지연회로(12)는 입력되는 디지털 값에 따라 들어오는 펄스 신호를 일정시간 지연시킨 후 내 보내게 된다.

상기의 지연된 펄스 신호는 쵸핑회로(11)를 거쳐 고주파 펄스 열로 변환되고 고주파 펄스 열은 펄스 증폭회로(20)에서 전류를 증폭한 후 펄스 변압기(30)를 통해서 SCR의 게이트로 인가되어 SCR을 점호하게 된다.

예를들어, 자기 정류기 전류가 다른 정류기 전류보다 큰 경우, 전류 오차 데이터는 큰 값이 되고 이 값은 지연회로(12)의 지연시간을 길게하여 SCR의 점호 시간을 늦추게 되어 정류기의 전류를 감소시키게 된다.

반대로, 다른 정류기의 전류가 자기 정류기의 전류보다 크게 되면 전류 오차 데이터는 작은 값이 되고 지연 시간은 단축되어 SCR의 점호 시간을 앞당기게 되어 자기 정류기의 전류를 증가시키게 된다.

이와 같이 하여 각 정류기의 전류 분담을 균일하게 할 수 있다.

도 5는 본 발명의 다른 실시 예를 나타낸 것으로 전류 오차 검출을 CPU(60)를 사용하는 디지털 방식으로 하지 않고 아날로그 방식으로 구현하였으며, 또한 전류 오차 값을 지연회로(12)에 전달하기 위해 전압 제어 발진기(70)를 사용하여 주파수 신호로 바꾸어 이를 FPGA(10)내에서 카운터(13)를 사용하여 디지털 데이터로 바꾸어 지연회로(12)에 인가하도록 한 것이다.

도 5는 본 발명의 원리를 구현하는 한 개의 실시예로서, R1과 R3으로 다른 정류기의 출력전류를 받는다.

본 실시예에서는 정류기가 모두 3대인 경우를 가정하였으나 정류기의 대수는 이보다 더 적거나 많을 수 있다.

R1~R5, IC1,IC2, D1 및 D2가 최대치 선택회로(61)를 형성한다.

상기 R1 및 R3에 인가되는 전류 값 중, 큰 값이 극성 반전되어 R6에 인가된다.
상기 R1및R3에 인가되는 전류값 중, 큰 값(Vic2)이 극성 반전되어 Vic2'로서 R6에 인가된다.
즉, R7에는 자기 정류기의 전류값(Vic1)이 인가되며 두 값(Vic1, Vic2)의 차이가 반전 가산기(80, IC3)에서
출력 Vo = (Vic1/R7 + Vic2'/R6)R8 ---(식1)
과 같이 처리되어 출력된다.
여기서, 반전가산기(80)에 입력되는 두개의 입력을 Vic1, Vic2' 라고 하고, 반전가산기(80)의 출력을 Vo라 한다. Vic1은 R7을 통해 반전가산기(80)에 입력되는 자기 정류기의 출력전류 값이고, Vic2'은 R6을 통해 반전가산기(80)에 입력되는 타 정류기의 출력전류의 대응값이다. 그런데, 실제로 저항 R1, R3를 통해 최대치 선택회로(50)에 입력되는 타 정류기의 출력전류값 중 최대값을 Vic2라 할 경우, 이 Vic2는 상기 최대치 선택 회로(50)의 반전증폭기 IC1, IC2를 통해 반전되어 Vic2'로 나타난다. 그러므로 Vic2'와 Vic2 사이에는
Vic2'= - Vic2 --- (식2)
의 관계가 성립한다.
따라서 상기 (식1)은
출력 Vo = (Vic1/R7 - Vic2/R6)R8 ---(식3)
으로 표현될 수 있다.
이경우, R7과 R6을 동일한 값으로 정할 경우 자기 정류기의 출력전류값(Vic1)과 타 정류기의 출력 전류값(Vic2)의 차이는
출력 Vo = (Vic1 - Vic2)R8/R6 ---(식4)
와 같이, R8/R6 만큼 증폭되어 반전가산기(80)에서 출력될 수 있다.
단지, 실제 실무에서는 R6과 R7을 반드시 동일한 값으로 설정하지 않고 실무에 적합한 적절한 값으로 설정할 수 있으며, (식3)에서 전체적으로 자기 정류기의 출력전류값(Vic1)과 타 정류기의 출력 전류값(Vic2)의 차이가 R6, R7, R8에 의해 적절히 조정, 증폭되어 출력된다는 것을 알 수 있다.

그리고, 증폭된 전류 차이 값 즉, 전류 오차는 극성이 반전되어 있으므로 IC4(62)(63)를 통하여 바로 잡는다.

삭제

상기의 전류오차는 R11을 통해 전압 제어 발진기(70)에 인가된다.

상기 전압 제어 발진기(70)는 입력되는 전압 값에 따라 다른 주파수를 발생 시키는 소자로서, 입력 전압이 높으면 높은 주파수를, 입력 전압이 낮으면 낮은 주파수를 발생시킨다.

또한, R12는 전압 제어 발진기(70)의 바이어스 전압을 가해주기 위한 것이다.

상기 전압 제어 발진기(70)에서 발생된 주파수 신호는 FPGA(10)내의 카운터 (13)에서 일정시간 마다 계수되어 디지털 데이터로 변환되며 이 디지털 데이터는 지연회로(12)에 인가되어 펄스 신호의 지연 시간을 가감하게 된다.

상기 펄스 신호의 지연 시간을 가감함으로서 정류기의 전류가 조절된다.

예컨대, 다른 정류기1의 값이 다른 정류기2의 값보다 크다면 IC1의 출력이 IC2의 출력보다 더 음으로 내려가게 되어 D1이 도통되고 D2는 역으로 되어 다른 정류기1의 전류 값이 출력된다.

반대로 다른 정류기2의 값이 다른 정류기1의 값보다 크다면 IC2의 출력이 IC1의 출력보다 더 음으로 내려가게 되어 D2가 도통되고 D1은 역으로 되어 다른 정류기2의 값이 출력된다.

IC3은 극성 반전 가산기(80)로서 R7과 R6에 인가되는 값이 합하여지게 된다. 그런데 R6에 인가되는 값이 이미 극성 반전되어 있으므로 결국 서로 빼지게 되는 셈이다.

R7에는 자기 정류기의 출력전류 값이 인가되므로 다른 정류기의 출력 전류값 중 큰 값과 자기 정류기의 출력 전류 값의 차이가 증폭된다.

증폭률은 R8과 R6, R8과 R7의 비로 된다. C1은 출력전류에 포함된 리플 성분 을 억제하기 위한 것이다.

그리고, 자기 정류기의 전류가 더 크면 반전 증폭기(62, 63, IC4)의 출력 즉, 전류오차는 양의 값이 되고, 다른 정류기의 전류가 더 크면 전류오차는 음의 값이 된다.

이와 같이 얻어진 전류오차는 R11를 통해 전압 제어 발진기(70)에 인가된다. 또한, 자기 정류기의 전류가 더 큰 경우에는 전류오차가 양의 값이 되고, 전압 제어 발진기(70)의 주파수는 높아진다.

그러면, 카운터(13)의 값은 증가하고 이에 따라 지연 시간도 증가하여 SCR의 점호각을 지연되도록 함으로서 정류기의 전류를 감소하게 하여 다른 정류기의 전류 값과 동일하게 된다.

역으로 다른 정류기의 전류가 더 큰 경우에는 전류오차가 음의 값이 되고, 전압 제어 발진기(70)의 주파수는 낮아진다.

그러면, 카운터(13)의 값은 감소하고 이에 따라 지연 시간도 감소하여 SCR의 점호각을 앞당기게 됨으로서 정류기의 전류를 증가하게 하여 다른 정류기의 전류 값과 동일하게 된다.

이상에서 설명한 바와 같이 본 발명은 다른 정류기의 전류를 입력받아 그 중 큰 값을 선택하여 그 값과 자기 정류기의 전류 값을 비교하여 그 차를 증폭한 후 SCR을 점호하는 펄스 신호의 지연 시간을 조절함으로서 병렬로 운전되는 여러 대의 정류기의 전류 크기를 균등하게 제어할 수 있다.

이와같이된 본발명은, 다른 정류기의 전류를 입력받아 그 중 큰 값을 선택하 여 그 값과 자기 정류기의 전류 값을 비교하여 그 차를 증폭한 후 SCR을 점호하는 펄스 신호의 지연 시간을 조절함으로서 병렬로 운전되는 여러 대의 정류기의 전류 크기를 균등하게 제어할 수 있다.

또한 전류 불균형이 발생될 경우 전류가 많이 흐르는 정류기에 부담이 가게 되고 결국 수명이 짧아지게 되는 문제를 해결할 수 있는 유용한 효과를 가진다.

Claims (6)

1. 자기 정류기 및 타 정류기들이 병렬로 접속된 회로에서 상기 타 정류기의 출력 전류를 검출하여 입력받아 이들 전류를 차례대로 선택하는 멀티플렉서와,

   상기 멀티플렉서에서 선택된 전류를 디지털 값으로 변환하는 AD변환기와,

   상기 AD변환기에서 얻어지는 전류 중에서 타 정류기 전류 중 가장 큰 값을 선택하는 최대치 선택회로와,

   상기 가장 큰 값의 반전된 값과 자기 정류기의 전류 값을 가간하는 반전 가산기와,

   상기 반전 가산기의 출력 값에 따라 입력되는 펄스 신호를 일정한 시간동안 지연시키는 펄스 지연회로와,

   상기 입력되는 넓은 폭의 펄스 신호를 고주파의 펄스 열(stream)로 변환하는 쵸핑회로와,

   상기 쵸핑회로에서 생성된 고주파 펄스를 큰 전류로 증폭하는 펄스 증폭회로와,

   상기 펄스 증폭회로에서 증폭된 전류를 SCR의 게이트에 인가하여 SCR을 점호시키는 펄스 변압기를 포함하여 구성되는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.
2. 제 1 항에 있어서,

   다수개의 정류기를 병렬로 운전하는 경우 각 정류기의 출력 전류를 균등하게 하기 위해 다른 정류기의 출력 전류를 감지하여 그 중 큰 값을 선택하고 그 값과 자기 정류기의 출력 전류 값을 비교하여 그 차이를 증폭한 후 SCR을 점호하는 펄스 신호의 지연시간을 조절하여 줌으로서 각 정류기의 전류 분담을 균일하게 하는 것을 특징으로 하는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.
3. 제 1 항에 있어서,

   상기 최대치 선택회로와 반전 가산기는 CPU를 사용하여 소프트웨어로 구현하는 것을 특징으로 하는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.
4. 제 1 항에 있어서,

   상기 지연회로와 쵸핑회로는 FPGA를 사용하여 구현함을 특징으로 하는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.
5. 자기 정류기 및 타 정류기들이 병렬로 접속된 회로에서 상기 타 정류기의 출력 전류를 검출하여 입력받아 그 중에서 가장 큰 값을 선택하는 최대치 선택회로와,

   상기 가장 큰 값의 반전된 값과 자기 정류기의 전류 값을 가산하는 반전 가산기와,

   상기 반전 가산기의 출력을 반전하여 증폭하는 반전 증폭기와,

   상기 반전 증폭기의 출력 값을 주파수 신호로 변환하는 전압 제어 발진기와,

   상기 전압 제어 발진기에서 발생된 아날로그 주파수 신호를 디지털 데이터로 변환하는 카운터와,

   상기 증폭된 오차 전류값에 따라 입력되는 펄스 신호를 일정한 시간동안 지연시키는 펄스 지연회로와,

   상기 입력되는 넓은 폭의 펄스 신호를 고주파의 펄스열(stream)로 변환하는 쵸핑회로와,

   상기 쵸핑회로에서 생성된 고주파 펄스를 큰 전류로 증폭하는 펄스 증폭회로와,

   상기 펄스 증폭회로에서 증폭된 전류를 SCR의 게이트에 인가하여 SCR을 점호시키는 펄스 변압기를 포함하여 구성되는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.
6. 제 5 항에 있어서,

   상기 펄스 지연회로, 쵸핑회로, 카운터는 FPGA를 사용하여 구현함을 특징으로 하는 전류 분담 기능을 갖는 발전기 여자기용 정류기의 SCR 펄스 구동회로.

Images