KR100588899B1 - Method for forming the mim cap of semiconductor device - Google Patents

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Abstract

본 발명은 MIM 캡 형성 방법에 관한 것으로, 보다 자세하게는 MIM 캡 형성 방법에 있어서, 하부 구리 배선이 형성된 기판 상에 절연막을 증착하는 단계; 상기 절연막 상부에 제 1 포토레지스트를 도포하고 패터닝하는 단계; 상기 제 1 포토레지스트로 상기 절연막을 식각하는 단계; 상기 식각된 기판에 확산 방지막을 증착하는 단계; 상기 증착된 확산 방지막을 제 2 포토레지스트를 도포하고 패터닝하는 단계; 상기 제 2 포토레지스트로 상기 확산 방지막을 식각하여 MIM을 형성하는 단계; 상기 MIM이 형성된 기판 상에 IMD막을 증착하는 단계; 상기 IMD막에 듀얼 다마신 패턴을 형성하는 단계; 및 상기 듀얼 다마신 패턴에 구리를 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 MIM 캡 형성 방법에 관한 것이다.The present invention relates to a method for forming a MIM cap, and more particularly, to a method for forming a MIM cap, comprising: depositing an insulating film on a substrate on which a lower copper wiring is formed; Applying and patterning a first photoresist on the insulating layer; Etching the insulating film with the first photoresist; Depositing a diffusion barrier on the etched substrate; Applying and patterning a second photoresist on the deposited diffusion barrier layer; Etching the diffusion barrier layer with the second photoresist to form a MIM; Depositing an IMD film on the substrate on which the MIM is formed; Forming a dual damascene pattern on the IMD layer; And depositing copper on the dual damascene pattern.

따라서, 본 발명의 MIM 캡 형성 방법은 반도체 소자 제조에 필요한 공정 시간을 단축할 수 있으며, 이로써 원가 절감 및 전제 공정 시간(Total Around Time)을 줄이는 장점이 있다.Therefore, the MIM cap forming method of the present invention can shorten the process time required for manufacturing a semiconductor device, thereby reducing the cost and total process time (Total Around Time).

MIM 캡, 듀얼 다마신, 구리 배선MIM cap, dual damascene, copper wiring

Description

반도체 소자의 엠아이엠 캡 형성 방법{Method for forming the MIM cap of semiconductor device} Method for forming the MIM cap of semiconductor device             

도 1은 종래기술에 의한 반도체 소자의 MIM 형성 방법을 나타낸 도면.1 is a view showing a MIM forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 MIM 캡 형성 방법을 나타낸 도면.2A to 2C are views illustrating a MIM cap forming method of a semiconductor device according to the present invention.

본 발명은 MIM(Metal Insulator Metal) 캡(Cap) 형성 방법에 관한 것으로, 보다 자세하게는 반도체 배선을 형성함과 동시에 MIM 캡을 형성하여, MIM 캡 형성에 필요한 시간을 단축하는 것을 특징으로하는 반도체 소자의 MIM 캡 형성 방법에 관한 것이다. The present invention relates to a method of forming a metal insulator metal (MIM) cap, and more particularly, to forming a semiconductor wiring and simultaneously forming a MIM cap, thereby reducing the time required to form the MIM cap. It relates to a MIM cap forming method of.

일반적으로, 반도체 산업이 초대규모 직접회로(VLSI: Very Large-Scale Intergration), 극초대규모 집적회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발 전하고 있다. 소자의 디자인 룰(Design Rule)이 집적화되면서 RC 지연시간(Resistance-Capacitance Delay Time) 문제를 해결하기 위한 일환으로 기존의 알루미늄 배선을 구리 배선으로 변경하고 있다. In general, the semiconductor industry is moving toward Very Large-Scale Intergration (VLSI) and Ultra Large Scale Integration (ULSI) to improve the integration, miniaturization and operation speed of devices. This is developing. As the design rules of the devices are integrated, the existing aluminum wiring is being replaced with copper wiring as a solution to the problem of resistance-capacitance delay time.

구리의 경우 건식 식각이 어렵기 때문에 산화막(Oxide Film)으로 패턴을 형성한 다음 구리를 증착하는 듀얼 다마신(Dual Damascene) 기법을 이용한다. 일반적으로 다마신 기법을 이용한 구리 배선 형성 공정은 질화막과 산화막을 형성하는 단계, 상기 산화막 상부에 포토레지스트를 도포하고 패터닝하는 단계, 포토레지스트로 덮여 있지 않은 노출된 부분을 식각하는 단계 및 포토레지스트를 제거하는 단계를 포함하는 일련의 공정을 거쳐 수행되고 있다. In the case of copper, dry etching is difficult, so a dual damascene technique using a pattern formed of an oxide film and then copper is used. In general, a copper wiring forming process using a damascene technique includes forming a nitride film and an oxide film, applying and patterning a photoresist on the oxide film, etching an exposed portion not covered with the photoresist, and photoresist. It is carried out through a series of processes including the step of removing.

일반적으로 MIM 캡을 형성하기 위하여 하부 전극으로 사용되는 금속, 절연막, 상부 전극의 금속을 순차적으로 증착시킨다. 이어서, 상부 전극부터 사진공정, 식각공정, 스트립 공정을 진행한 후 하부 전극을 사진공정, 식각공정, 스트립 공정 순으로 진행하여 MIM캡을 형성한다. In general, the metal used as the lower electrode, the insulating film, and the metal of the upper electrode are sequentially deposited to form the MIM cap. Subsequently, after performing the photo process, the etching process, and the strip process from the upper electrode, the lower electrode is processed in the order of the photo process, the etching process, and the strip process to form the MIM cap.

도 1은 종래의 반도체 소자의 MIM 형성 방법을 나타낸 공정 단면도이다. 도에서 보는 바와 같이 하부 금속막(10) 상에 MIM의 Si3N4로 구성된 절연체(20)를 PECVD(Plasma Enhanced Chemical Vapour Deposition)법으로 형성한 후 Al/Ti/TiN의 조합으로 구성된 상부 금속막(30)을 증착하고 패터닝하여 MIM을 형성한다. 다시 패터닝하여 하부 금속막(10) 패턴을 형성한 후 절연막(40)은 HDP(High Density Plasma) 방법으로 형성하여 완성한다.1 is a cross-sectional view illustrating a conventional MIM forming method of a semiconductor device. As shown in the figure, an insulator 20 made of Si 3 N 4 of MIM is formed on the lower metal film 10 by a plasma enhanced chemical vapor deposition (PECVD) method, and then an upper metal composed of a combination of Al / Ti / TiN. The film 30 is deposited and patterned to form a MIM. After patterning again to form the lower metal film 10 pattern, the insulating film 40 is completed by forming a high density plasma (HDP) method.

그러나, 종래의 반도체 소자의 MIM 캡 형성 방법은 MIM 캡 형성에 필요한 공정이 너무 많아서 공정 시간이 길고, 따라서 소자의 제조 원가가 증가 높은 문제점이 있었다. However, the conventional method for forming a MIM cap of a semiconductor device has a problem that the process time is long because there are too many processes required to form the MIM cap, and thus the manufacturing cost of the device is increased.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 배선을 형성함과 동시에 MIM 캡을 형성하여, MIM 캡 형성에 필요한 시간을 단축하는 것을 특징으로하는 반도체 소자의 MIM 캡 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, to form the MIM cap of the semiconductor device, characterized in that to form a semiconductor wiring and at the same time to form a MIM cap, to shorten the time required to form the MIM cap It is an object of the present invention to provide a method.

본 발명의 상기 목적은 반도체 소자의 MIM 캡 형성 방법에 있어서, 하부 구리 배선이 형성된 기판 상에 절연막을 증착하는 단계; 상기 절연막 상부에 제 1 포토레지스트를 도포하고 패터닝하는 단계; 상기 제 1 포토레지스트로 상기 절연막을 식각하는 단계; 상기 식각된 기판에 확산 방지막을 증착하는 단계; 상기 증착된 확산 방지막을 제 2 포토레지스트를 도포하고 패터닝하는 단계; 상기 제 2 포토레지스트로 상기 확산 방지막을 식각하여 MIM을 형성하는 단계; 상기 MIM이 형성된 기판 상에 IMD막을 증착하는 단계; 및 상기 IMD막에 듀얼 다마신 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 MIM 캡 형성 방법에 의해 달성된다.The above object of the present invention is a method of forming a MIM cap of a semiconductor device, comprising the steps of: depositing an insulating film on a substrate on which a lower copper wiring is formed; Applying and patterning a first photoresist on the insulating layer; Etching the insulating film with the first photoresist; Depositing a diffusion barrier on the etched substrate; Applying and patterning a second photoresist on the deposited diffusion barrier layer; Etching the diffusion barrier layer with the second photoresist to form a MIM; Depositing an IMD film on the substrate on which the MIM is formed; And forming a dual damascene pattern in the IMD film.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 MIM 캡 형성 공정을 나타낸 단면도이다. 2A to 2C are cross-sectional views showing a MIM cap forming process of a semiconductor device according to the present invention.

먼저, 도 2a는 하부 구리 배선이 형성된 기판(110, 120) 상에 절연막을 증착 및 식각하는 단계이다. 도 2a에서 보는 바와 같이 하부 구리 배선이 형성된 기판 상에 절연막(130)을 증착하고, 상기 절연막 상부에 제 1 포토레지스트(140)를 도포하고 패터닝한 다음, 상기 제 1 포토레지스트로 상기 절연막을 식각한다. 이 때 절연막은 SiN, SiO2, SiON 가운데 하나를 사용하는 것이 바람직하다. First, FIG. 2A is a step of depositing and etching an insulating film on substrates 110 and 120 on which lower copper wirings are formed. As shown in FIG. 2A, an insulating layer 130 is deposited on a substrate on which lower copper wirings are formed, a first photoresist 140 is coated and patterned on the insulating layer, and the insulating layer is etched with the first photoresist. do. In this case, it is preferable to use one of SiN, SiO 2 , and SiON as the insulating film.

다음, 도 2b는 확산 방지막 증착 및 포토레지스트 패턴 형성 단계이다. 도 2b에서 보는 바와 같이 상기 절연막이 식각된 기판 상에 확산 방지막(150)을 증착하고, 상기 증착된 확산 방지막 상에 제 2 포토레지스트(160)를 도포하고 패터닝한다. 이 때, 상기 확산 방지막은 확산 속도가 빠른 구리의 확산을 방지하기 위해 TiN, TaN, WN 가운데 하나를 사용하는 것이 바람직하다. Next, Figure 2b is a diffusion barrier film deposition and photoresist pattern forming step. As shown in FIG. 2B, a diffusion barrier 150 is deposited on the substrate on which the insulating layer is etched, and a second photoresist 160 is coated and patterned on the deposited diffusion barrier. At this time, the diffusion barrier is preferably one of TiN, TaN, WN in order to prevent the diffusion of copper with a high diffusion rate.

마지막으로, 도 2c는 확산 방지막 식각, IMD막 증착, 듀얼 다마신 패턴 형성 단계이다. 도 2c에서 보는 바와 같이 상기 제 2 포토레지스트로 상기 확산 방지막을 식각하여 MIM을 형성한 다음 상부에 IMD막(170)을 증착한다. 이어서 상기 IMD막에 듀얼 다마신 패턴을 형성하고, 상기 듀얼 다마신 패턴에 구리(180)를 증착하여 반도체 소자의 MIM 캡 형성을 완료한다. Finally, Figure 2c is a diffusion barrier etching, IMD film deposition, dual damascene pattern forming step. As shown in FIG. 2C, the diffusion barrier layer is etched with the second photoresist to form a MIM, and then an IMD layer 170 is deposited thereon. Subsequently, a dual damascene pattern is formed on the IMD layer, and copper 180 is deposited on the dual damascene pattern to complete MIM cap formation of the semiconductor device.

이 때, 도 2a 내지 도 2c에서 보는 바와 같이 구리배선 영영과 MIM캡 영역이 존재하여 MIM캡 형성과 동시에 구리 배선을 형성하므로써, 전체 공정 시간을 단축하는 것이 바람직하다. In this case, as shown in FIGS. 2A to 2C, it is preferable to shorten the entire process time by forming the copper wiring at the same time as the MIM cap is formed by the presence of the copper wiring region and the MIM cap region.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments, those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 MIM 캡 형성 방법은 반도체 소자 제조에 필요한 공정 시간을 단축할 수 있으며, 이로써 원가 절감 및 전제 공정 시간을 줄이는 효과가 있다.Therefore, the MIM cap forming method of the semiconductor device of the present invention can shorten the process time required for manufacturing the semiconductor device, thereby reducing the cost and the entire process time.

Claims (4)

반도체 소자의 MIM 캡 형성 방법에 있어서,In the method of forming a MIM cap of a semiconductor device, 하부 구리 배선이 형성된 기판 상에 절연막을 증착하는 단계;Depositing an insulating film on the substrate on which the lower copper wiring is formed; 상기 절연막 상부에 제 1 포토레지스트를 도포하고 패터닝하는 단계;Applying and patterning a first photoresist on the insulating layer; 상기 제 1 포토레지스트로 상기 절연막을 식각하는 단계;Etching the insulating film with the first photoresist; 상기 식각된 기판에 확산 방지막을 증착하는 단계;Depositing a diffusion barrier on the etched substrate; 상기 증착된 확산 방지막 상에 제 2 포토레지스트를 도포하고 패터닝하는 단계;Applying and patterning a second photoresist on the deposited diffusion barrier layer; 상기 제 2 포토레지스트로 상기 확산 방지막을 식각하여 MIM을 형성하는 단계;Etching the diffusion barrier layer with the second photoresist to form a MIM; 상기 MIM이 형성된 기판 상에 IMD막을 증착하는 단계; Depositing an IMD film on the substrate on which the MIM is formed; 상기 IMD막에 듀얼 다마신 패턴을 형성하는 단계; 및Forming a dual damascene pattern on the IMD layer; And 상기 듀얼 다마신 패턴에 구리를 증착하는 단계Depositing copper on the dual damascene pattern 로 이루어지는 것을 특징으로 하는 반도체 소자의 MIM 캡 형성 방법.MIM cap formation method of a semiconductor element characterized by consisting of. 제 1 항에 있어서, The method of claim 1, 상기 반도체 소자의 MIM 캡 형성 방법은 동시에 구리 배선을 형성하는 것을 특징으로하는 반도체 소자의 MIM 캡 형성 방법. The method of forming a MIM cap of the semiconductor device is a method of forming a MIM cap of a semiconductor device, characterized in that at the same time forming a copper wiring. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 SiN, SiO2, SiON 가운데 하나임을 특징으로 하는 반도체 소자의 MIM 캡 형성 방법.The insulating film is a method of forming a MIM cap of a semiconductor device, characterized in that one of SiN, SiO 2 , SiON. 제 1 항에 있어서,The method of claim 1, 상기 확산 방지막은 TiN, TaN, WN 가운데 하나임을 특징으로 하는 반도체 소자의 MIM 캡 형성 방법.The diffusion barrier is a method of forming a MIM cap of a semiconductor device, characterized in that one of the TiN, TaN, WN.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20050117893A (en) * 2004-06-11 2005-12-15 삼성전자주식회사 Mim capacitors and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01198061A (en) * 1988-02-03 1989-08-09 Matsushita Electron Corp Manufacture of semiconductor device
KR20050117893A (en) * 2004-06-11 2005-12-15 삼성전자주식회사 Mim capacitors and method of fabricating the same

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