KR100586075B1 - Flash memory and Method for manufacturing, and flash memory erase method - Google Patents

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Abstract

본 발명은 플로팅 게이트와 콘트롤 게이트 사이에 에어 갭을 형성하고, 콘트롤 게이트 측벽에 발열체를 형성하여 프로그래밍 동작은 기존과 동일하게 실시하되 소거 동작은 줄 히트 방식을 이용하여 콘트롤 게이트 측벽의 발열체에 열을 가해 콘트롤 게이트를 플로팅 게이트에 접촉시켜 전하를 평형 상태가 되도록 함으로써, 오버 소거를 방지할 수 있도록 하는 플래시 메모리 소자와 그의 제조 및 소거 방법에 관한 것이다.According to the present invention, an air gap is formed between the floating gate and the control gate, and a heating element is formed on the sidewall of the control gate, so that the programming operation is performed in the same manner as before. The present invention relates to a flash memory device and a method of manufacturing and erasing the same, in which an applied control gate is brought into contact with a floating gate to bring charges into equilibrium, thereby preventing over erase.

줄 히트, 소거, 발열체Joule hit, mute, heating element

Description

플래시 메모리 소자와 그 제조 및 소거 방법{Flash memory and Method for manufacturing, and flash memory erase method} Flash memory device and method for manufacturing and erasing thereof {Flash memory and Method for manufacturing, and flash memory erase method}             

도1은 본 발명에 의한 플래시 메모리 소자를 나타낸 간략한 단면도이다.1 is a simplified cross-sectional view showing a flash memory device according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 실리콘 기판 102 : 터널 산화막100 silicon substrate 102 tunnel oxide film

104 : 플로팅 게이트 160 : 에어 갭104: floating gate 160: air gap

112 : 콘트롤 게이트 114 : 절연체112: control gate 114: insulator

116 : 발열체 118 : 콘택 116: heating element 118: contact

본 발명은 플래시 메모리 소자와 그 제조 및 소거 방법에 관한 것으로, 보다 상세하게는 줄 히트 방식을 이용하여 플래시 셀의 플로팅 게이트와 콘트롤 게이트를 접촉시켜 셀 소거를 진행함으로써 오버 소거를 방지할 수 있도록 하는 플래시 메모리 소자와 그 제조 및 소거 방법에 관한 것이다.The present invention relates to a flash memory device and a method of fabricating and erasing the same, and more particularly, by performing a cell erasure by contacting a floating gate and a control gate of a flash cell using a Joule heat method to prevent over erase. A flash memory device and a method of manufacturing and erasing the same are provided.

플래시 메모리는 EEPROM과는 달리 1번의 소거 과정으로 모든 플래시 셀 블록에 기억된 데이터를 한번에 동시에 삭제한다. 이로 인해 1번의 소거를 진행하는데 걸리는 시간을 더 길게 하더라도 단위 비트당 소거 시간은 EEPROM 보다 작아진다. 그러나, 1번의 소거를 진행해야하는 메모리 블록의 사이즈가 매우 큰 경우에는 필연적으로 발생하는 소거 스피드의 불균일성 때문에 오버 소거 문제가 발생할 가능성이 높아지는 문제짐이 발생하게 된다.Unlike EEPROM, a flash memory erases data stored in all flash cell blocks at once in one erase process. As a result, the erase time per unit bit is smaller than that of the EEPROM even if the time taken to perform one erase process is longer. However, when the size of the memory block to be erased once is very large, there is a problem that an over erase problem is more likely to occur due to unevenness of the erase speed inevitably.

이러한 문제점을 해결하기 위해 소거 펄스(Erase Pulse) 간격을 줄이는 방법을 이용하기도 하거나 섹터를 세분화하여 소거를 진행하는데 이는 총 소거 시간을 증가시키는 문제점을 일으키게 되는 문제점이 있다. In order to solve this problem, a method of reducing the erase pulse interval may be used or the sector may be divided into erase processes, which causes a problem of increasing the total erase time.

또한, 오버 소거를 방지하기 위한 부가적인 회로 및 테스트 펙터가 필요하게되어 칩 면적 및 테스트 시간이 증가하게되고, 소거를 위한 부가적인 차지 펌프(Charge pump)가 필요하여 결국은 칩 사이즈가 증가하는 문제가 있다.In addition, additional circuits and test factors are required to prevent over erase, which increases chip area and test time, and additional charge pump for erase is required, resulting in an increase in chip size. There is.

그리고, 소거의 균일성을 개선하기 위한 공정이 어려운 문제점이 있다.In addition, a process for improving the uniformity of erase is difficult.

도1은 종래 기술을 플래시 셀 메모리 블록의 소거 특성을 나타낸 그래프도로, 종래 기술을 적용한 전자적인 소거 방식에서의 소거 전압은 도1에 도시된 바와 같이 테일 비트(tail bit)를 포함하게 되며 프로그램 소거를 반복할수록 테일 비트의 영향은 커지게 된다. FIG. 1 is a graph illustrating erase characteristics of a flash cell memory block according to the prior art, and an erase voltage in the electronic erase method using the prior art includes a tail bit as shown in FIG. The more repeated, the greater the influence of the tail bit.

또한, UV 소거 방식을 적용하는 경우 매우 균일한 소거 전압을 갖게되마 EEPROM 같은 바이트(Byte) 단위의 소거는 불가능하고 플래시 셀 같은 섹터/블록 소거도 불가능한 문제점이 있는바, 즉 소거가 불가능하고 칩 전체를 지워야 하는 단점이 있다. In addition, when the UV erasure method is applied, it has a very uniform erase voltage. However, there is a problem that it is impossible to erase the byte unit such as the EEPROM and the sector / block erase such as the flash cell. There is a drawback to erase.

상기와 같은 문제점을 해결하기 위한 본 발명은 플로팅 게이트와 콘트롤 게이트 사이에 에어 갭을 형성하고, 콘트롤 게이트 측벽에 발열체를 형성하여 프로그래밍 동작은 기존과 동일하게 실시하되 소거 동작은 줄 히트 방식을 이용하여 콘트롤 게이트 측벽의 발열체에 열을 가해 콘트롤 게이트를 플로팅 게이트에 접촉시켜 전하를 평형 상태가 되도록 함으로써, 오버 소거를 방지할 수 있도록 하는 플래시 메모리 소자와 그의 제조 및 소거 방법을 제공하기 위한 것이다.
In order to solve the above problems, an air gap is formed between the floating gate and the control gate, and a heating element is formed on the sidewall of the control gate, so that the programming operation is performed in the same manner as before, but the erase operation is performed using a Joule heat method. The present invention provides a flash memory device and a method of manufacturing and erasing the same, by applying heat to a heating element on the sidewall of the control gate to bring the control gate into contact with the floating gate so that charge is in an equilibrium state, thereby preventing over erase.

상기와 같은 목적을 실현하기 위한 본 발명의 플래시 메모리 소자는 플로팅 게이트와 콘트롤 게이트를 포함하는 플래시 메모리 소자에 있어서, 상기 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 형성된 에어갭과; 상기 에어갭을 개재로 하여 그 상부에 이중 구조로 형성되는 콘트롤 게이트와; 상기 콘트롤 게이트 측벽에 절연체를 개재로 형성된 발열체를 포함하는 것을 특징으로 한다.A flash memory device of the present invention for realizing the above object comprises: a flash memory device including a floating gate and a control gate, the flash gap comprising: an air gap formed of a dielectric layer between the floating gate and the control gate; A control gate formed in a double structure on top of the air gap; It characterized in that it comprises a heating element formed through the insulator on the sidewall of the control gate.

상기와 같은 목적을 해결하기 위한 본 발명의 플래시 메모리 소자의 제조 방법은 소정의 하부 구조 및 플로팅 게이트가 형성된 반도체 기판에 산화막을 형성하 는 단계와; 상기 산화막 상부에 이중 구조의 콘트롤 게이트를 형성하는 단계와; 상기 산화막을 습식 식각으로 제거하여 산화막 영역에 에어 갭이 형성되도록 하는 단계와; 상기 콘트롤 게이트에 대한 사진 및 식각 공정을 진행한 후 콘트롤 게이트 측벽에 절연층을 형성하는 단계와; 상기 절연층이 개재된 콘트롤 게이트 측벽에 발열체를 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method including: forming an oxide film on a semiconductor substrate having a predetermined substructure and a floating gate; Forming a control gate having a dual structure on the oxide film; Removing the oxide by wet etching to form an air gap in the oxide region; Forming an insulating layer on sidewalls of the control gate after performing a photolithography and an etching process on the control gate; And forming a heating element on the sidewall of the control gate having the insulating layer interposed therebetween.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도1은 본 발명에 의한 플래시 메모리 소자를 나타낸 간략한 단면도이다.1 is a simplified cross-sectional view showing a flash memory device according to the present invention.

도1에 도시된 바와 같이 본 발명의 플래시 메모리는 실리콘 기판(100)과, 상기 실리콘 기판 상의 터널 산화막(102)을 개재로 형성된 플로팅 게이트(104)와, 상기 플로팅 게이트(104) 상에 전극간 유전체막 역할을 하는 에어 갭(160)을 개재로 형성된 콘트롤 게이트(112)를 구비한다. 또한, 상기 콘트롤 게이트(112)의 일측벽에 산화막 또는 질화막으로 절연체(114)를 개재하여 형성된 발열체(116)를 포함한다.As shown in FIG. 1, the flash memory of the present invention includes a silicon substrate 100, a floating gate 104 formed through a tunnel oxide film 102 on the silicon substrate, and an interelectrode on the floating gate 104. The control gate 112 is formed through the air gap 160 serving as the dielectric film. In addition, a heating element 116 is formed on one side wall of the control gate 112 via an insulator 114 with an oxide film or a nitride film.

상기 도1에 도시된 플래시 메모리 소자의 제조 방법을 간략히 설명하면 하기와 같다.A method of manufacturing the flash memory device shown in FIG. 1 will be briefly described as follows.

우선, 도시되지는 않지만 실리콘 기판(100)에 소정의 하부 구조를 형성한 후 열산화 공정을 진행하여 터널 산화막(102)을 형성한다. 그리고, 상기 터널 산화막(102) 상에 플로팅 게이트 폴리실리콘을 증착한 후 소정의 패터닝 공정을 진행하여 플로팅 게이트(104)를 형성한다.First, although not shown, a predetermined substructure is formed on the silicon substrate 100 and then a thermal oxidation process is performed to form the tunnel oxide film 102. After the floating gate polysilicon is deposited on the tunnel oxide layer 102, a predetermined patterning process is performed to form the floating gate 104.

그리고 나서, 추후에 에어갭(160)이 형성될 상기 플로팅 게이트(104) 상부에 산화막(미도시함)을 형성한 후 콘트롤 게이트(112)로 이용할 물질을 열팽창 계수가 작은 물질(108)과 열팽창 계수가 큰물질(110)의 이중구조로 형성하되, 상기 열팽창 계수가 작은 물질로 Ni-Fe 물질을 이용하여 하부층을 형성하고, 상기 열팽창 계수가 큰 물질로 Cu-Zn 또는 Ni-Mn-Fe 물질을 이용하여 상부층을 형성한다. 그런 후에 상기 산화막(미도시함)을 습식 식각으로 제거함으로써 에어 갭(160)이 형성되도록 한다. Then, an oxide film (not shown) is formed on the floating gate 104 in which the air gap 160 is to be formed later, and then the material to be used as the control gate 112 is formed of a material having a low thermal expansion coefficient 108 and thermal expansion. Formed with a dual structure of a material having a large coefficient 110, the lower thermal expansion coefficient of the material to form a lower layer using a Ni-Fe material, a large coefficient of thermal expansion Cu-Zn or Ni-Mn-Fe material To form an upper layer. Thereafter, the oxide layer (not shown) is removed by wet etching to form an air gap 160.

이후, 상기 콘트롤 게이트(112)의 측벽에 절연체(114)로 산화막 또는 질화막을 형성하여 절연시킨 후 스페이서 형태로 상기 콘트롤 게이트 측벽에 발열체(116)를 형성한 다음 통상의 콘택(118) 형성을 진행한다.  Thereafter, an oxide film or a nitride film is formed on the sidewall of the control gate 112 with an insulator 114 to insulate it, and then a heating element 116 is formed on the sidewall of the control gate in the form of a spacer, and then a normal contact 118 is formed. do.

이와 같은 본 발명에 의한 플래시 메모리 소자의 프로그래밍 방법은 기존의 프로그래밍 방법과 동일하게 진행하는데, 이때 프로그래밍된 플로팅 게이트가 전자로 차 있으며 문턱전압이 높아진다. 또한, 본 발명에 의한 플래시 메모리 소자의 소거 공정은 줄 히트(Jule Heat) 방식으로, 소거를 원하는 블록에 연결된 발열체를 가열함으로써, 이중 구조의 콘트롤 게이트가 플로팅 게이트 쪽으로 구부러지면서 플로팅 게이트와 접촉하여 플로팅 게이트에 들어가 있는 전자가 제거되도록 한다.The programming method of the flash memory device according to the present invention proceeds in the same manner as the conventional programming method, in which the programmed floating gate is filled with electrons and the threshold voltage is increased. In addition, the erase process of the flash memory device according to the present invention uses a joule heat method to heat a heating element connected to a block to be erased so that the double structure control gate is bent toward the floating gate and floats in contact with the floating gate. Allow electrons in the gate to be removed.

상기한 바와 같이 본 발명은 전기적으로 플로팅 게이트의 전자를 제거하지 않고 콘트롤 게이트와 플로팅 게이트를 접촉시켜 전하를 평형 상태가 되도록 함으로써 오버 소거의 문제점을 해결할 수 있는 이점이 있다.As described above, the present invention has the advantage of solving the problem of over erasing by bringing the control gate and the floating gate into equilibrium without electrically removing the electrons of the floating gate.

Claims (7)

플로팅 게이트와 콘트롤 게이트를 포함하는 플래시 메모리 소자에 있어서, In a flash memory device comprising a floating gate and a control gate, 상기 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 형성된 에어갭과;An air gap formed of a dielectric layer between the floating gate and the control gate; 상기 에어갭을 개재로 하여 그 상부에 이중 구조로 형성되는 콘트롤 게이트와;A control gate formed in a double structure on top of the air gap; 상기 콘트롤 게이트 측벽에 절연체를 개재로 형성된 발열체를A heating element formed on the sidewall of the control gate via an insulator 포함하는 것을 특징으로 하는 플래시 메모리 소자.Flash memory device comprising a. 제 1항에 있어서, 상기 이중 구조의 콘트롤 게이트는 열팽창 계수가 작은 물질을 하부층, 열팽창 계수가 큰 물질을 상부층으로 형성하는 것을 특징으로 하는 플래시 메모리 소자.The flash memory device of claim 1, wherein the dual structure control gate forms a lower layer of a material having a low coefficient of thermal expansion and an upper layer of a material having a large coefficient of thermal expansion. 제 2항에 있어서, 상기 열팽창 계수가 작은 물질은 Ni-Fe 물질, 열팽창 계수가 큰 물질은 Cu-Zn 또는 Ni-Mn-Fe 물질인 것을 특징으로 하는 플래시 메모리 소자.The flash memory device of claim 2, wherein the material having a small thermal expansion coefficient is a Ni—Fe material, and the material having a large thermal expansion coefficient is a Cu—Zn or Ni—Mn—Fe material. 상기 제 1항 내지 제 3항 중 어느 하나의 구조로 이루어진 플래시 메모리 소자에 있어서, In the flash memory device having any one of the structures of claim 1, 상기 플로팅 게이트와 상기 콘트롤 게이트를 접지시켜 플로팅 게이트의 전자를 평형 상태가 되도록 하는 단계와; Grounding the floating gate and the control gate to equilibrate electrons in the floating gate; 소거를 원하는 블록에 연결된 상기 발열체를 가열시켜 상기 이중 구조의 콘트롤 게이트가 플로팅 게이트 쪽으로 구부러져 플로팅 게이트와 접촉하도록 하여 플로팅 게이트의 전자를 빼내는 단계를Heating the heating element connected to the block to be erased so that the control gate of the dual structure is bent toward the floating gate to be in contact with the floating gate, thereby extracting electrons from the floating gate; 포함하여 구성되는 것을 특징으로 하는 플래시 메모리 소자의 소거 방법. Erasing method of a flash memory device, characterized in that it comprises a. 소정의 하부 구조 및 플로팅 게이트가 형성된 반도체 기판에 산화막을 형성하는 단계와;Forming an oxide film on the semiconductor substrate on which the predetermined substructure and floating gate are formed; 상기 산화막 상부에 이중 구조의 콘트롤 게이트를 형성하는 단계와;Forming a control gate having a dual structure on the oxide film; 상기 산화막을 습식 식각으로 제거하여 산화막 영역에 에어 갭이 형성되도록 하는 단계와;Removing the oxide by wet etching to form an air gap in the oxide region; 상기 콘트롤 게이트에 대한 사진 및 식각 공정을 진행한 후 콘트롤 게이트 측벽에 절연층을 형성하는 단계와;Forming an insulating layer on sidewalls of the control gate after performing a photolithography and an etching process on the control gate; 상기 절연츠이 개재된 콘트롤 게이트 측벽에 발열체를 형성하는 단계를Forming a heating element on the sidewall of the control gate having the insulation 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.Method for manufacturing a flash memory device comprising the. 제 5항에 있어서, 상기 이중 구조의 콘트롤 게이트는 열팽창 계수가 작은 물질을 하부층, 열팽창 계수가 큰 물질을 상부층으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.The method of claim 5, wherein the dual-type control gate forms a lower layer of a material having a low coefficient of thermal expansion and an upper layer of a material having a large coefficient of thermal expansion. 제 6항에 있어서, 상기 열팽창 계수가 작은 물질은 Ni-Fe 물질, 열팽창 계수가 큰 물질은 Cu-Zn 또는 Ni-Mn-Fe 물질인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.The method of claim 6, wherein the material having a small thermal expansion coefficient is a Ni-Fe material, and the material having a large thermal expansion coefficient is a Cu-Zn or Ni-Mn-Fe material.
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