JP3664884B2 - Semiconductor memory device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、浮遊ゲート電極と制御ゲート電極と消去ゲート電極とを備えたフラッシュEEPROM(Electrically Erasable andProgramable Read Only Memory)の段差緩和を図ることができる半導体記憶装置およびその製造方法に関するものである。
【0002】
【従来の技術】
電気的に書き込み可能な不揮発性メモリとして、フラッシュEEPROM(Electrically Erasable and ProgramableRead Only Memory)がよく知られている。このEEPROMは半導体基板内に形成されたソース領域とドレイン領域に挟まれたチャネル領域にゲート絶縁膜を介して浮遊ゲート電極が形成され、さらに浮遊ゲート電極上にゲート絶縁膜を介して制御ゲート電極が形成された構造をしている。このEEPROMの書き込み方法は、ドレイン領域と制御ゲート電極に高電圧を印可し、半導体基板のドレイン近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンを浮遊ゲート電極へ加速注入することにより行われる。一方、消去方法は、近年、ゲート絶縁膜を介して浮遊ゲート電極からソース領域、またはドレイン領域、またはチャネル領域にトンネリング現象を利用して電子を放出させる方法や、上述の基板側に電子を放出させる代わりに、浮遊ゲート電極との間にトンネリング絶縁膜を介して形成された消去ゲート電極を用いて、消去ゲート電極に消去電圧を印可して、電子を浮遊ゲート電極から消去ゲート電極にトンネリングさせる方法がある。
【0003】
近年、半導体記憶装置の超微細化、高集積化、高性能化が求められてきており、上述の電気的消去可能なフラッシュEEPROMにおいても、超微細化、高性能化がより求められてきている。なかでも超微細化の方法として、メモリーセルの膜厚を低減し、メモリーセル内部の高低差、およびメモリーセル部分と周辺回路部分の高低差を緩和することが望まれてきている。
【0004】
以下に、従来のフラッシュEEPROMの半導体記憶装置について、図15から図21の概略図を参照して説明する。
図15は平面概略図、図16は図15のA−A’線の断面概略図、図17は図15のB−B’線の断面概略図であり、図18から図21は、工程順断面概略図である。
【0005】
図15から図17に示すように、従来の半導体記憶装置は、半導体基板上の所定の領域にソース/ドレイン領域1が埋め込まれた半導体基板2と、素子分離絶縁膜3と、ゲート絶縁膜となる第1の絶縁膜4及び第2の絶縁膜6と、制御ゲート電極8と、第1の層間絶縁膜10と、浮遊ゲート電極11と、トンネリング絶縁膜12と、消去ゲート電極13で形成された構造をしている。
【0006】
続いて、従来の半導体記憶装置の製造方法について、図18から図21の工程順断面概略図を用いて説明する。
図18のように、メモリーセル部の所定の領域にソース/ドレイン領域と素子分離絶縁膜3を備えた半導体基板2の一主面上に、既知の熱酸化技術により第1の絶縁膜4を形成した後、既知のCVD法により第1の多結晶シリコン膜5を表面の凸凹がなくなる程度まで堆積し、マスクを用いてエッチングする。続いて、図19のように、既知の熱酸化技術により第2の絶縁膜6を形成した後、既知のCVD法により第2の多結晶シリコン膜及び絶縁膜を堆積し、マスクを用いて異方性エッチングすると第3の絶縁膜7と制御ゲート電極8が形成される。続いて、図20のように、既知のサイドウオール技術によりサイドウオール絶縁膜9が形成される。ここで、第3の絶縁膜7とサイドウオール絶縁膜9とを併せて第1の層間絶縁膜10と呼ぶ。次に、図21のように、既知の異方性エッチング技術により第1の層間絶縁膜10をマスクとして前記第1の多結晶シリコン膜5をエッチングすると、浮遊ゲート電極11が形成される。次に、既知の熱酸化技術によりトンネリング絶縁膜12を形成した後、既知のCVD法により第3の多結晶シリコン膜を堆積し、マスクを用いて異方性エッチングすると消去ゲート電極13が形成される。
【0007】
【発明が解決しようとする課題】
従来の製造方法によると、浮遊ゲート電極11は、素子分離絶縁膜3上まで形成することによって、素子分離絶縁膜3上で浮遊ゲート電極11と消去ゲート電極13とのカップリング面積を確保していたため、厚い膜厚を必要としていた。さらに、浮遊ゲート電極11、制御ゲート電極8、第1の層間絶縁膜10などの高低差のために、その上に形成する消去ゲート電極13のパターンニングの際の焦点深度に十分なマージンがなくなり、消去ゲート電極13のパターン形成を困難なものにしていた。そのため、消去ゲート電極13のパターニングの確保をするべく、その膜厚を厚くする必要があった。
【0008】
したがって、この発明の目的は、上記従来の問題点を解決するもので、フラッシュEEPROM構造の膜厚低減及び高低差緩和を図ることのできる半導体記憶装置およびその製造方法を提供することである。
【0009】
【課題を解決するための手段】
この目的を達成するために、請求項1記載の半導体記憶装置は、一導電型の半導体基板内のメモリーセル形成領域に形成されたソース領域およびドレイン領域と、半導体基板上のメモリーセル形成領域に、互いに平行し分離して形成され、線状の形状を有する複数の素子分離絶縁膜と、互いに隣接する2つの素子分離絶縁膜によって分離された半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極と、浮遊ゲート電極上に第2の絶縁膜を介して形成された制御ゲート電極と、制御ゲート電極の側壁面に少なくとも形成され、終端部が浮遊ゲート電極の上に位置する第1の層間絶縁膜と、浮遊ゲート電極の表面上で、第2の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜と、トンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接するとともに第1の層間絶縁膜を介して制御ゲート電極と接する消去ゲート電極とを備え、トンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含む。
【0010】
従来、浮遊ゲート電極は、素子分離絶縁膜上で消去ゲート電極とのカップリング面積を確保していたが、上記のごとく浮遊ゲート電極の表面上で、第2の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【0011】
請求項2記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、消去ゲート電極は、制御ゲート電極の側壁面に形成された第1の層間絶縁膜と制御ゲート電極に隣接して設けられた他の制御ゲート電極の側壁面に形成された第1の層間絶縁膜との間に埋め込まれている。
【0012】
請求項1と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第1の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項3記載の半導体記憶装置は、請求項1または2記載の半導体記憶装置において、消去ゲート電極は素子分離絶縁膜上に形成され、その上に消去ゲート電極が形成される素子分離絶縁膜の長手方向と垂直方向の幅は、その上に消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭い。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第1の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【0013】
請求項4記載の半導体記憶装置の製造方法は、一導電型の半導体基板内のメモリーセル形成領域にソース領域およびドレイン領域を形成する工程と、前記半導体基板上のメモリーセル形成領域に、互いに平行し分離して、線状の形状を有する複数の素子分離絶縁膜を形成する工程と、互いに隣接する2つの前記素子分離絶縁膜によって分離された前記半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上の前記素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に第2の絶縁膜を介して制御ゲート電極を形成する工程と、少なくとも前記制御ゲート電極の側壁面に、その終端部が前記浮遊ゲート電極の上に位置する第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜をマスクとして、前記浮遊ゲート電極を途中まで選択的に除去する工程と、前記浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成する工程と、前記トンネリング絶縁膜と前記第1の層間絶縁膜と前記素子分離絶縁膜上にわたって消去ゲート電極を形成する工程とを含む。
【0014】
このように、第1の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第2の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第1の層間絶縁膜を形成し、第1の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第1の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【0015】
請求項5記載の半導体記憶装置の製造方法は、請求項4記載の半導体記憶装置において、前記消去ゲート電極を形成する工程は、前記制御ゲート電極の側壁面に形成された第1の層間絶縁膜と、前記制御ゲート電極に隣接して形成された他の制御ゲート電極の側壁面に形成された第1の層間絶縁膜との間に埋め込む工程を備えている。
【0016】
請求項4と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第1の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項6記載の半導体記憶装置の製造方法は、請求項4または5記載の半導体記憶装置の製造方法において、前記消去ゲート電極は前記素子分離絶縁膜上に形成され、その上に前記消去ゲート電極が形成される前記素子分離絶縁膜の長手方向と垂直方向の幅が、その上に前記消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭く形成される。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第1の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【0017】
【発明の実施の形態】
この発明の第1の実施の形態の半導体記憶装置およびその製造方法を図1から図9に基づいて説明する。
図1はこの発明の実施の形態である半導体記憶装置の平面概略図、図2は図1のC−C’線の断面概略図、図3は図1のD−D’線の断面概略図、図4から図9は工程順断面概略図である。
【0018】
図1から図3に示すように、この発明の半導体記憶装置は、一導電型の半導体基板102上の所定の領域にソース/ドレイン領域101が埋め込まれており、素子分離絶縁膜105と、ゲート絶縁膜となる第1の絶縁膜106及び第2の絶縁膜109と、制御ゲート電極111と、第1の層間絶縁膜113と、浮遊ゲート電極114と、トンネリング絶縁膜115と、消去ゲート電極116で形成された構造をしている。
【0019】
素子分離絶縁膜105は、半導体基板102上の所定の領域に形成され少なくとも2種類以上の異なる膜幅を有する。第1の絶縁膜106は、素子分離絶縁膜105によって分離された半導体基板102上の所定の領域に形成してある。浮遊ゲート電極114は、第1の絶縁膜106上でかつ素子分離絶縁膜105間に埋め込まれている。第2の絶縁膜109は、浮遊ゲート電極114上に形成されている。制御ゲート電極111は、浮遊ゲート電極114上に第2の絶縁膜109を介して形成してある。第1の層間絶縁膜113は、制御ゲート電極111の側壁面に形成してある。消去ゲート電極116は、膜幅が狭い素子分離絶縁膜105の側壁面側でトンネリング媒体となり得る絶縁膜115を介して浮遊ゲート電極114と接するとともに第1の層間絶縁膜113を介して制御ゲート電極111と接する。
【0020】
次に、この半導体記憶装置の製造方法を図4から図9を用いて説明する。なお、図4から図9の工程順断面概略図は図1のD−D’線部を示している。
図4のように、メモリーセル部の所定の領域にソース領域とドレイン領域を備えた半導体基板102の一主面上に、既知のCVD技術により絶縁膜103を膜厚500nm程度形成した後、既知の露光技術により、フォトレジストを用いたマスクパターン104を形成する。次に、図5のように、既知の異方性ドライエッチング技術により、前記絶縁膜103を500nm程度エッチングすることにより、異なる膜幅をもつ素子分離絶縁膜105を形成する。ここで、注意すべき点を挙げる。次工程でその上に消去ゲート電極の形成される素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の50%程度である。しかし、そのピッチ間隔は、従来の素子分離絶縁膜のものと同じである。
【0021】
次に、フォトレジストを除去した後、前記異方性ドライエッチングによる半導体基板102の表面へ与えたエッチングダメージを除去するために、既知の熱酸化技術により絶縁膜5nm程度形成した後、既知のウエットエッチング技術により、B−HF(20:1)溶液を用いて30秒程度処理すると、絶縁膜が10nm程度除去することによって、半導体基板102の表面へ与えたエッチングダメージを除去することができる。続いて、既知の熱酸化技術により第1の絶縁膜106を膜厚30nm程度形成した後、既知のCVD法により第1の多結晶シリコン膜107を300nm程度堆積する。
【0022】
次に、図6のように、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、第1の多結晶シリコン膜107を300nm程度エッチングすることにより、擬浮遊ゲート電極108を形成する。次に、図7のように、既知の熱酸化技術により第2の絶縁膜109を20nm程度形成した後、既知のCVD法により第2の多結晶シリコン膜を300nm程度堆積し、さらに既知のCVD法により絶縁膜300nm程度堆積する。続いて、マスクを用いた既知の異方性ドライエッチング技術により、前記絶縁膜を300nm程度エッチングして第3の絶縁膜110を形成し、さらに、前記第3の絶縁膜110をマスクとして、前記第2の多結晶シリコン膜を300nm程度エッチングすることによって制御ゲート電極111を形成する。
【0023】
次に、図8のように、既知のCVD法により絶縁膜200nm程度堆積した後、既知のサイドウォール技術によりサイドウオール絶縁膜112を形成する。ここで、第3の絶縁膜110とサイドウオール絶縁膜112を併せて第1の層間絶縁膜113と呼ぶ。続いて、第1の層間絶縁膜113をマスクとして既知の異方性ドライエッチング技術により前記擬浮遊ゲート電極108を300nm程度エッチングすると、浮遊ゲート電極114が形成される。次に、図9のように、既知の熱酸化技術によって浮遊ゲート電極114の側壁の一部にトンネリング絶縁膜115を形成した後、既知のCVD法により、第3の多結晶シリコン膜を300nm程度堆積し、マスクを用いた既知の異方性ドライエッチング技術により、前記第3の多結晶シリコン膜を300nm程度エッチングすることによって、消去ゲート電極116を形成することができる。
【0024】
以上のように第1の実施の形態によれば、浮遊ゲート電極114を素子分離絶縁膜105間に埋め込むことにより、浮遊ゲート電極114の膜厚は、図21のように従来の製造方法の浮遊ゲート電極11のと比べ、800nmから500nmへと約38%低減することが可能となる。よって、メモリーセル総膜厚AAは、従来の製造方法のメモリーセル総膜厚Aと比べ約18%低減することができた。また、浮遊ゲート電極114と消去ゲート電極116とのカップリング面積は、消去ゲート電極116下の素子分離絶縁膜だけの線幅を狭めることにより、素子分離絶縁膜105の側壁面上で、従来の製造方法と同程度のカップリング面積を確保することができた。
【0025】
さらに、浮遊ゲート電極114は、前述のように従来の製造方法と比べ約38%低減することができたので、前記浮遊ゲート電極114の上の形成する制御ゲート電極111の膜厚も最大50%程度低減することができた。なぜなら、制御ゲート電極111の膜厚は、そのパターン形成を正確にするために、エッチング前の多結晶シリコン膜が下地の高低差を埋め込むことができる程度の膜厚を要するため、下地の素子分離絶縁膜及び浮遊ゲート電極の膜厚に依存するからである。ゆえに、メモリーセル総膜厚AAは、従来の製造方法と比べ最大25%程度低減することができた。また、下地の高低差が緩和されるので、その上に形成する制御ゲート電極111及び消去ゲート電極116のパターン形成も容易に行うことができた。
【0026】
この発明の第2の実施の形態を図10から図14と前述の図4から図8に基づいて説明する。
図10はこの発明の実施の形態の半導体記憶装置の平面概略図、図11は図10のE−E’線の断面概略図、図12は図10のF−F’線の断面概略図、図13と図14は工程順断面概略図である。
【0027】
図10から図12に示すように、この発明の半導体記憶装置は、一導電型の半導体基板102上の所定の領域にソース/ドレイン領域101が埋め込まれており、素子分離絶縁膜105と、ゲート絶縁膜となる第1の絶縁膜106及び第2の絶縁膜109と、制御ゲート電極111と、第1の層間絶縁膜113と、浮遊ゲート電極114と、トンネリング絶縁膜115と、消去ゲート電極119で形成された構造をしている。
【0028】
素子分離絶縁膜105は、半導体基板102上の所定の領域に形成され少なくとも2種類以上の異なる膜幅を有する。第1の絶縁膜106は、素子分離絶縁膜105によって分離された半導体基板102上の所定の領域に形成してある。浮遊ゲート電極114は、第1の絶縁膜106上でかつ素子分離絶縁膜105間に埋め込まれている。第2の絶縁膜109は浮遊ゲート電極114上に形成されている。制御ゲート電極111は、浮遊ゲート電極114上に第2の絶縁膜109を介して形成してある。第1の層間絶縁膜113は、制御ゲート電極111の側壁面に形成してある。消去ゲート電極119は、膜幅が狭い素子分離絶縁膜105の側壁面側でトンネリング媒体となり得る絶縁膜115を介して浮遊ゲート電極114と接するとともに第1の層間絶縁膜を介して制御ゲート電極111と接しかつ第1の層間絶縁膜113間に埋め込まれている。
【0029】
次にこの半導体記憶装置の製造方法を図4から図8と図13と図14を用いて説明する。なお、図4から図8と図13と図14の工程順断面概略図は、図10のF−F’線部を示している。
前述の第1の実施の形態の図4から図8ごとく処理することによって、図8のような素子分離絶縁膜105、第1の絶縁膜106、第2の絶縁膜109と、制御ゲート電極111と、第1の層間絶縁膜113と、浮遊ゲート電極114を形成する。次に、図13のように、既知の熱酸化技術によって浮遊ゲート電極114の側壁の一部にトンネリング絶縁膜115を形成した後、既知のCVD法により、第3の多結晶シリコン膜を300nm程度堆積する。次に、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、前記第3の多結晶シリコン膜を300nm程度エッチングすることによって、擬消去ゲート電極117を形成する。続いて、フォトレジストを用いたマスクパターン118を用いた既知の異方性ドライエッチング技術を用いて、前記擬消去ゲート電極117を600nm程度エッチングすると、消去ゲート電極119を形成することができる。
【0030】
以上のように第2の実施の形態によれば、前記第1の実施の形態による効果に加えて、さらに、消去ゲート電極119が、従来の製造方法の消去ゲート電極13と比べ、300nm程度膜厚を削減することが可能となる。よって、メモリーセル総膜厚BBは、従来の製造方法のメモリーセル総膜厚Aと比べ約35%(最大45%)低減することができた。また、従来の製造方法では、図21のようなメモリーセルの形成後に、その上の形成する配線などのパターン確保のために、下地高低差の緩和を図る平坦化工程において、平坦化用のマスク工程を導入していたが、このように、メモリーセル総膜厚を約35%も低減することができたので、前記平坦化用のマスク工程削減することができた。
【0031】
なお、この実施の形態の消去ゲート電極下の素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の50%程度としたが、浮遊ゲート電極と消去ゲート電極のカップリング特性を満たし、かつ、浮遊ゲート電極間の素子分離としての特性を満たせば(消去ゲート電極のない素子分離絶縁膜の線幅の10%〜65%程度を目安として)特に限らない。また、第1の絶縁膜なども含めてこの発明中の絶縁膜は、CVD法や熱酸化膜等の材料を用いてもよく、膜厚も特に限ることはない。加えて、浮遊ゲート電極、制御ゲート電極、消去ゲート電極の膜厚も特に限ることはなく、材料も多結晶シリコン膜以外にチタンシリサイド膜などの導電膜を用いてもよい。また、素子分離絶縁膜を形成する時に行った異方性ドライエッチングの半導体基板の表面へ与えたエッチングダメージを除去する方法として、この実施の形態では、既知の熱酸化技術により絶縁膜5nm程度形成した後、既知のウエットエッチング技術により、B−HF(20:1)溶液を用いて30秒程度処理したが、エッチングダメージを除去できればどんな方法でもよく、その酸化方法、絶縁膜厚、エッチング方法、エッチング溶液、エッチング時間など特に限ることはなく、例えば、RCA溶液などの他のエッチング溶液を用いてもよい。
【0032】
【発明の効果】
この発明の請求項1記載の半導体記憶装置によれば、浮遊ゲート電極の表面上で、第2の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。
【0033】
請求項2では、請求項1と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第1の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項3では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【0034】
請求項4記載の半導体記憶装置の製造方法によれば、第1の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第2の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第1の層間絶縁膜を形成し、第1の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第1の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。また、次工程での平坦化工程における下地高低差の緩和を図る平坦化用のマスク工程を削減することができる。
【0035】
請求項5では、請求項4と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第1の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項6では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態におけるメモリーセル部の平面概略図である。
【図2】図1のC−C’線の断面概略図である。
【図3】図1のD−D’線の断面概略図である。
【図4】この発明の実施の形態における工程順断面概略図である。
【図5】図4の次工程の工程順断面概略図である。
【図6】図5の次工程の工程順断面概略図である。
【図7】図6の次工程の工程順断面概略図である。
【図8】図7の次工程の工程順断面概略図である。
【図9】図8の次工程の工程順断面概略図である。
【図10】この発明の第2の実施の形態におけるメモリーセル部の平面概略図である。
【図11】図10のE−E’線の断面概略図である。
【図12】図10のF−F’線の断面概略図である。
【図13】この発明の実施の形態における図8の次工程の工程順断面概略図である。
【図14】図13の次工程の工程順断面概略図である。
【図15】従来例におけるメモリーセル部の平面概略図である。
【図16】図15のA−A’線の断面概略図である。
【図17】図15のB−B’線の断面概略図である。
【図18】従来例における工程順断面概略図である。
【図19】図18の次工程の工程順断面概略図である。
【図20】図19の次工程の工程順断面概略図である。
【図21】図20の次工程の工程順断面概略図である。
【符号の説明】
1 メモリーセルのソース/ドレイン領域
2 半導体基板
3 素子分離絶縁膜
4 第1の絶縁膜
5 第1の多結晶シリコン膜
6 第2の絶縁膜
7 第3の絶縁膜
8 制御ゲート電極
9 サイドウオール絶縁膜
10 第1の層間絶縁膜
11 浮遊ゲート電極
12 トンネリング絶縁膜
13 消去ゲート電極
101 メモリーセルのソース/ドレイン領域
102 半導体基板
103 絶縁膜
104 フォトレジストを用いたマスクパターン
105 素子分離絶縁膜
106 第1の絶縁膜
107 第1の多結晶シリコン膜
108 擬浮遊ゲート電極
109 第2の絶縁膜
110 第3の絶縁膜
111 制御ゲート電極
112 サイドウオール絶縁膜
113 第1の層間絶縁膜
114 浮遊ゲート電極
115 トンネリング絶縁膜
116 消去ゲート電極
117 擬消去ゲート電極
118 フォトレジストを用いたマスクパターン
119 消去ゲート電極
A メモリーセル総膜厚
AA メモリーセル総膜厚
BB メモリーセル総膜厚[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device capable of reducing the level difference of a flash EEPROM (Electrically Erasable and Programmable Read Only Memory) including a floating gate electrode, a control gate electrode, and an erase gate electrode, and a method of manufacturing the same.
[0002]
[Prior art]
As an electrically writable nonvolatile memory, a flash EEPROM (Electrically Erasable and Programmable Read Only Memory) is well known. In this EEPROM, a floating gate electrode is formed through a gate insulating film in a channel region sandwiched between a source region and a drain region formed in a semiconductor substrate, and a control gate electrode is further formed over the floating gate electrode through a gate insulating film. Has a formed structure. This EEPROM writing method is performed by applying a high voltage to the drain region and the control gate electrode, generating hot electrons in the channel region near the drain of the semiconductor substrate, and accelerating and injecting the hot electrons into the floating gate electrode. . On the other hand, in recent years, an erasing method is a method in which electrons are emitted from a floating gate electrode to a source region, a drain region, or a channel region through a gate insulating film using a tunneling phenomenon, or electrons are emitted to the substrate side described above. Instead, the erase gate electrode formed between the floating gate electrode and the tunneling insulating film is used to apply an erase voltage to the erase gate electrode so that electrons are tunneled from the floating gate electrode to the erase gate electrode. There is a way.
[0003]
In recent years, there has been a demand for ultra-miniaturization, high integration, and high performance of semiconductor memory devices. In the above-described electrically erasable flash EEPROM, ultra-miniaturization and high performance have been further demanded. . In particular, it has been desired as an ultra-miniaturization method to reduce the film thickness of the memory cell and alleviate the height difference inside the memory cell and the height difference between the memory cell portion and the peripheral circuit portion.
[0004]
A conventional flash EEPROM semiconductor memory device will be described below with reference to the schematic diagrams of FIGS.
15 is a schematic plan view, FIG. 16 is a schematic cross-sectional view taken along line AA ′ in FIG. 15, FIG. 17 is a schematic cross-sectional view taken along line BB ′ in FIG. 15, and FIGS. FIG.
[0005]
As shown in FIGS. 15 to 17, the conventional semiconductor memory device includes a
[0006]
Next, a conventional method for manufacturing a semiconductor memory device will be described with reference to schematic cross-sectional views in the order of steps in FIGS.
As shown in FIG. 18, the first
[0007]
[Problems to be solved by the invention]
According to the conventional manufacturing method, the floating
[0008]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a semiconductor memory device capable of reducing the thickness of the flash EEPROM structure and relaxing the height difference, and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
To achieve this object, a semiconductor memory device according to
[0010]
Conventionally, the floating gate electrode has secured a coupling area with the erase gate electrode on the element isolation insulating film.On the surface of the floating gate electrode, an erasing gate electrode that is in contact with the floating gate electrode is provided via an insulating film that can be a tunneling medium formed in a portion where the second insulating film is not formed, and an insulating film that can be a tunneling medium is formed Since the surface portion of the floating gate electrode includes a portion in which a part of the floating gate electrode constituent film is partially removed, the floating gate electrode and the erase gate electrodeA coupling area can be secured. Therefore, it becomes possible to embed the floating gate electrode between the element isolation insulating films, and the height difference of the floating gate electrode can be reduced.The
[0011]
The semiconductor memory device according to
[0012]
Since the height difference of the floating gate electrode can be reduced as in the case of the first aspect, a sufficient margin can be provided in the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
The semiconductor memory device according to
The film width and the film interval in the longitudinal direction and the vertical direction of the element isolation insulating film are determined in consideration of ensuring the patterning of the control gate electrode, the first interlayer insulating film and the erase gate electrode formed on the semiconductor substrate. The film width has a value sufficient to maintain characteristics as element isolation from adjacent memory cells. Therefore, if only the element isolation insulating film under the erase gate electrode is narrowed and the pitch interval of the film width and the film interval is made the same as the conventional example, the patterning of the control gate electrode and the erase gate electrode can be maintained. The floating gate electrode can be embedded between the element isolation insulating films.
[0013]
Claim4The manufacturing method of the semiconductor memory device described in the semiconductor substrate of one conductivity typeMemory cell formationForming a source region and a drain region in the region, and on the semiconductor substrateMemory cell formationIn the areaA plurality of parallel, separated, linear shapesForming an element isolation insulating film;Two adjacent to each otherThe semiconductor substrate separated by the element isolation insulating filmaboveForming a first insulating film; and on the first insulating filmofForming a floating gate electrode embedded between the element isolation insulating films; forming a control gate electrode on the floating gate electrode via a second insulating film;Forming a first interlayer insulating film having a terminal portion located on the floating gate electrode at least on a side wall surface of the control gate electrode; and using the first interlayer insulating film as a mask, the floating gate electrode On the removal surface of the floating gate electrode.Forming a tunneling insulating film; and on the tunneling insulating film, the first interlayer insulating film, and the element isolation insulating film.OverForming an erase gate electrode.
[0014]
in this way,A floating gate electrode embedded between the element isolation insulating films on the first insulating film is formed, a control gate electrode is formed on the floating gate electrode via the second insulating film, and at least a side wall surface of the control gate electrode In addition, a first interlayer insulating film whose end is positioned on the floating gate electrode is formed, and the floating gate electrode is selectively removed halfway using the first interlayer insulating film as a mask. A tunneling insulating film is formed on the removal surface, and an erase gate electrode is formed over the tunneling insulating film, the first interlayer insulating film, and the element isolation insulating film.A coupling area between the floating gate electrode and the erase gate electrode can be secured. Therefore, the floating gate electrode can be embedded between the element isolation insulating films as described above, and the height difference of the floating gate electrode can be reduced.
[0015]
Claim5The manufacturing method of the semiconductor memory device described5. The semiconductor memory device according to
[0016]
Since the difference in height of the floating gate electrode can be relaxed as in the fourth aspect, a sufficient margin can be provided for the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
6. The method of manufacturing a semiconductor memory device according to
The film width and the film interval in the longitudinal direction and the vertical direction of the element isolation insulating film are determined in consideration of ensuring the patterning of the control gate electrode, the first interlayer insulating film and the erase gate electrode formed on the semiconductor substrate. The film width has a value sufficient to maintain characteristics as element isolation from adjacent memory cells. Therefore, if only the element isolation insulating film under the erase gate electrode is narrowed and the pitch interval of the film width and the film interval is made the same as the conventional example, the patterning of the control gate electrode and the erase gate electrode can be maintained. The floating gate electrode can be embedded between the element isolation insulating films.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor memory device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to FIGS.
1 is a schematic plan view of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view taken along the line CC ′ of FIG. 1, and FIG. 3 is a schematic cross-sectional view taken along the line DD ′ of FIG. 4 to 9 are cross-sectional schematic views in the order of processes.
[0018]
As shown in FIGS. 1 to 3, in the semiconductor memory device of the present invention, a source /
[0019]
The element
[0020]
Next, a method for manufacturing this semiconductor memory device will be described with reference to FIGS. 4 to 9 are cross-sectional schematic views in the order of steps, showing the D-D 'line portion of FIG.
As shown in FIG. 4, an insulating
[0021]
Next, after removing the photoresist, in order to remove the etching damage given to the surface of the
[0022]
Next, as shown in FIG. 6, the first
[0023]
Next, as shown in FIG. 8, after depositing about 200 nm of insulating film by a known CVD method, a sidewall insulating film 112 is formed by a known sidewall technique. Here, the third
[0024]
As described above, according to the first embodiment, by embedding the floating
[0025]
Furthermore, since the floating
[0026]
A second embodiment of the present invention will be described with reference to FIGS. 10 to 14 and FIGS. 4 to 8 described above.
10 is a schematic plan view of a semiconductor memory device according to an embodiment of the present invention, FIG. 11 is a schematic cross-sectional view taken along line EE ′ of FIG. 10, and FIG. 12 is a schematic cross-sectional view taken along line FF ′ of FIG. 13 and 14 are schematic sectional views in the order of the processes.
[0027]
As shown in FIGS. 10 to 12, in the semiconductor memory device of the present invention, a source /
[0028]
The element
[0029]
Next, a method for manufacturing this semiconductor memory device will be described with reference to FIGS. 4 to 8, FIG. 13 and FIG. 4 to 8, FIG. 13, and FIG. 14 are cross-sectional schematic views in the order of steps, showing the F-F ′ line portion of FIG.
4 to 8 in the first embodiment described above, the element
[0030]
As described above, according to the second embodiment, in addition to the effect of the first embodiment, the erase gate electrode 119 has a film thickness of about 300 nm as compared with the erase
[0031]
In this embodiment, the line width of the element isolation insulating film under the erase gate electrode is about 50% of the line width of the element isolation insulating film without the erase gate electrode thereon. There is no particular limitation as long as the electrode coupling characteristics are satisfied and the element isolation characteristics between the floating gate electrodes are satisfied (approximately 10% to 65% of the line width of the element isolation insulating film without the erase gate electrode). . The insulating film in the present invention including the first insulating film may be made of a material such as a CVD method or a thermal oxide film, and the film thickness is not particularly limited. In addition, the thickness of the floating gate electrode, the control gate electrode, and the erase gate electrode is not particularly limited, and a conductive film such as a titanium silicide film may be used in addition to the polycrystalline silicon film. Further, in this embodiment, as a method for removing etching damage given to the surface of the semiconductor substrate by the anisotropic dry etching performed when forming the element isolation insulating film, the insulating film is formed to have a thickness of about 5 nm by a known thermal oxidation technique. After that, a known wet etching technique was used for about 30 seconds using a B-HF (20: 1) solution, but any method can be used as long as etching damage can be removed. The oxidation method, insulating film thickness, etching method, The etching solution and etching time are not particularly limited, and other etching solutions such as an RCA solution may be used.
[0032]
【The invention's effect】
According to the semiconductor memory device of the first aspect of the present invention,On the surface of the floating gate electrode, an erasing gate electrode that is in contact with the floating gate electrode is provided via an insulating film that can be a tunneling medium formed in a portion where the second insulating film is not formed, and an insulating film that can be a tunneling medium is formed Since the surface portion of the floating gate electrode includes a portion in which a part of the floating gate electrode constituent film is partially removed, the floating gate electrode and the erase gate electrodeA coupling area can be secured. Therefore, it becomes possible to embed the floating gate electrode between the element isolation insulating films, and the height difference of the floating gate electrode can be reduced.The As a result, the total film thickness of the memory cell portion can be reduced and the memory cell can be easily formed.
[0033]
In
According to the third aspect of the present invention, it is possible to ensure the patterning of the control gate electrode and the erase gate electrode by narrowing only the element isolation insulating film below the erase gate electrode and making the pitch interval, which is the total film width and film interval, the same as the conventional example. The floating gate electrode can be embedded between the element isolation insulating films while maintaining the same.
[0034]
According to the method for manufacturing a semiconductor memory device according to
[0035]
In the fifth aspect, similarly to the fourth aspect,The height difference of the free gate electrode can be alleviatedSoA sufficient margin can be made in the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
According to the sixth aspect of the present invention, it is possible to ensure the patterning of the control gate electrode and the erase gate electrode by narrowing only the element isolation insulating film below the erase gate electrode and making the pitch interval, which is the film width and the film interval, the same as the conventional example. The floating gate electrode can be embedded between the element isolation insulating films while maintaining the same.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a memory cell portion in a first embodiment of the invention.
FIG. 2 is a schematic cross-sectional view taken along line C-C ′ of FIG. 1;
FIG. 3 is a schematic cross-sectional view taken along line D-D ′ of FIG. 1;
FIG. 4 is a schematic cross-sectional view in the order of steps in the embodiment of the present invention.
5 is a schematic cross-sectional view in order of the next step in FIG.
6 is a schematic cross-sectional view in order of the next step in FIG. 5;
7 is a schematic cross-sectional view in order of the next step in FIG. 6;
8 is a schematic cross-sectional view in order of the next step in FIG.
9 is a schematic cross-sectional view in order of the next step in FIG. 8. FIG.
FIG. 10 is a schematic plan view of a memory cell portion in a second embodiment of the present invention.
11 is a schematic sectional view taken along line E-E ′ of FIG. 10;
12 is a schematic cross-sectional view taken along line F-F ′ of FIG.
13 is a cross-sectional schematic diagram in the order of steps of the next step in FIG. 8 in the embodiment of the present invention. FIG.
14 is a schematic cross-sectional view in order of the next step in FIG.
FIG. 15 is a schematic plan view of a memory cell portion in a conventional example.
16 is a schematic cross-sectional view taken along line A-A ′ of FIG. 15;
FIG. 17 is a schematic cross-sectional view taken along line B-B ′ of FIG.
FIG. 18 is a schematic cross-sectional view in the order of steps in a conventional example.
FIG. 19 is a schematic cross-sectional view in order of the next step in FIG. 18;
20 is a schematic cross-sectional view in order of the next step in FIG.
FIG. 21 is a schematic cross-sectional view in order of the next step in FIG. 20;
[Explanation of symbols]
1 Source / drain region of memory cell
2 Semiconductor substrate
3 Element isolation insulating film
4 First insulating film
5 First polycrystalline silicon film
6 Second insulating film
7 Third insulating film
8 Control gate electrode
9 Side wall insulation film
10 First interlayer insulating film
11 Floating gate electrode
12 Tunneling insulating film
13 Erase gate electrode
101 Source / drain region of memory cell
102 Semiconductor substrate
103 Insulating film
104 Mask pattern using photoresist
105 Element isolation insulating film
106 First insulating film
107 first polycrystalline silicon film
108 Pseudo-floating gate electrode
109 Second insulating film
110 Third insulating film
111 Control gate electrode
112 Side wall insulating film
113 First interlayer insulating film
114 Floating gate electrode
115 Tunneling insulating film
116 Erase gate electrode
117 Pseudo Erase Gate Electrode
118 Mask pattern using photoresist
119 Erase gate electrode
A Total thickness of memory cell
AA Total thickness of memory cell
BB Total thickness of memory cell
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