JP3664884B2

JP3664884B2 - Semiconductor memory device and manufacturing method thereof

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Publication number: JP3664884B2
Application number: JP22645798A
Authority: JP
Inventors: 正範田上
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2005-06-29
Anticipated expiration: 2018-08-11
Also published as: JP2000058799A

Description

【０００１】
【発明の属する技術分野】
この発明は、浮遊ゲート電極と制御ゲート電極と消去ゲート電極とを備えたフラッシュＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）の段差緩和を図ることができる半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
電気的に書き込み可能な不揮発性メモリとして、フラッシュＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）がよく知られている。このＥＥＰＲＯＭは半導体基板内に形成されたソース領域とドレイン領域に挟まれたチャネル領域にゲート絶縁膜を介して浮遊ゲート電極が形成され、さらに浮遊ゲート電極上にゲート絶縁膜を介して制御ゲート電極が形成された構造をしている。このＥＥＰＲＯＭの書き込み方法は、ドレイン領域と制御ゲート電極に高電圧を印可し、半導体基板のドレイン近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンを浮遊ゲート電極へ加速注入することにより行われる。一方、消去方法は、近年、ゲート絶縁膜を介して浮遊ゲート電極からソース領域、またはドレイン領域、またはチャネル領域にトンネリング現象を利用して電子を放出させる方法や、上述の基板側に電子を放出させる代わりに、浮遊ゲート電極との間にトンネリング絶縁膜を介して形成された消去ゲート電極を用いて、消去ゲート電極に消去電圧を印可して、電子を浮遊ゲート電極から消去ゲート電極にトンネリングさせる方法がある。
【０００３】
近年、半導体記憶装置の超微細化、高集積化、高性能化が求められてきており、上述の電気的消去可能なフラッシュＥＥＰＲＯＭにおいても、超微細化、高性能化がより求められてきている。なかでも超微細化の方法として、メモリーセルの膜厚を低減し、メモリーセル内部の高低差、およびメモリーセル部分と周辺回路部分の高低差を緩和することが望まれてきている。
【０００４】
以下に、従来のフラッシュＥＥＰＲＯＭの半導体記憶装置について、図１５から図２１の概略図を参照して説明する。
図１５は平面概略図、図１６は図１５のＡ−Ａ’線の断面概略図、図１７は図１５のＢ−Ｂ’線の断面概略図であり、図１８から図２１は、工程順断面概略図である。
【０００５】
図１５から図１７に示すように、従来の半導体記憶装置は、半導体基板上の所定の領域にソース／ドレイン領域１が埋め込まれた半導体基板２と、素子分離絶縁膜３と、ゲート絶縁膜となる第１の絶縁膜４及び第２の絶縁膜６と、制御ゲート電極８と、第１の層間絶縁膜１０と、浮遊ゲート電極１１と、トンネリング絶縁膜１２と、消去ゲート電極１３で形成された構造をしている。
【０００６】
続いて、従来の半導体記憶装置の製造方法について、図１８から図２１の工程順断面概略図を用いて説明する。
図１８のように、メモリーセル部の所定の領域にソース／ドレイン領域と素子分離絶縁膜３を備えた半導体基板２の一主面上に、既知の熱酸化技術により第１の絶縁膜４を形成した後、既知のＣＶＤ法により第１の多結晶シリコン膜５を表面の凸凹がなくなる程度まで堆積し、マスクを用いてエッチングする。続いて、図１９のように、既知の熱酸化技術により第２の絶縁膜６を形成した後、既知のＣＶＤ法により第２の多結晶シリコン膜及び絶縁膜を堆積し、マスクを用いて異方性エッチングすると第３の絶縁膜７と制御ゲート電極８が形成される。続いて、図２０のように、既知のサイドウオール技術によりサイドウオール絶縁膜９が形成される。ここで、第３の絶縁膜７とサイドウオール絶縁膜９とを併せて第１の層間絶縁膜１０と呼ぶ。次に、図２１のように、既知の異方性エッチング技術により第１の層間絶縁膜１０をマスクとして前記第１の多結晶シリコン膜５をエッチングすると、浮遊ゲート電極１１が形成される。次に、既知の熱酸化技術によりトンネリング絶縁膜１２を形成した後、既知のＣＶＤ法により第３の多結晶シリコン膜を堆積し、マスクを用いて異方性エッチングすると消去ゲート電極１３が形成される。
【０００７】
【発明が解決しようとする課題】
従来の製造方法によると、浮遊ゲート電極１１は、素子分離絶縁膜３上まで形成することによって、素子分離絶縁膜３上で浮遊ゲート電極１１と消去ゲート電極１３とのカップリング面積を確保していたため、厚い膜厚を必要としていた。さらに、浮遊ゲート電極１１、制御ゲート電極８、第１の層間絶縁膜１０などの高低差のために、その上に形成する消去ゲート電極１３のパターンニングの際の焦点深度に十分なマージンがなくなり、消去ゲート電極１３のパターン形成を困難なものにしていた。そのため、消去ゲート電極１３のパターニングの確保をするべく、その膜厚を厚くする必要があった。
【０００８】
したがって、この発明の目的は、上記従来の問題点を解決するもので、フラッシュＥＥＰＲＯＭ構造の膜厚低減及び高低差緩和を図ることのできる半導体記憶装置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
この目的を達成するために、請求項１記載の半導体記憶装置は、一導電型の半導体基板内のメモリーセル形成領域に形成されたソース領域およびドレイン領域と、半導体基板上のメモリーセル形成領域に、互いに平行し分離して形成され、線状の形状を有する複数の素子分離絶縁膜と、互いに隣接する２つの素子分離絶縁膜によって分離された半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極と、浮遊ゲート電極上に第２の絶縁膜を介して形成された制御ゲート電極と、制御ゲート電極の側壁面に少なくとも形成され、終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜と、浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜と、トンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接するとともに第１の層間絶縁膜を介して制御ゲート電極と接する消去ゲート電極とを備え、トンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含む。
【００１０】
従来、浮遊ゲート電極は、素子分離絶縁膜上で消去ゲート電極とのカップリング面積を確保していたが、上記のごとく浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【００１１】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、消去ゲート電極は、制御ゲート電極の側壁面に形成された第１の層間絶縁膜と制御ゲート電極に隣接して設けられた他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込まれている。
【００１２】
請求項１と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、消去ゲート電極は素子分離絶縁膜上に形成され、その上に消去ゲート電極が形成される素子分離絶縁膜の長手方向と垂直方向の幅は、その上に消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭い。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第１の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００１３】
請求項４記載の半導体記憶装置の製造方法は、一導電型の半導体基板内のメモリーセル形成領域にソース領域およびドレイン領域を形成する工程と、前記半導体基板上のメモリーセル形成領域に、互いに平行し分離して、線状の形状を有する複数の素子分離絶縁膜を形成する工程と、互いに隣接する２つの前記素子分離絶縁膜によって分離された前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成する工程と、少なくとも前記制御ゲート電極の側壁面に、その終端部が前記浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜をマスクとして、前記浮遊ゲート電極を途中まで選択的に除去する工程と、前記浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成する工程と、前記トンネリング絶縁膜と前記第１の層間絶縁膜と前記素子分離絶縁膜上にわたって消去ゲート電極を形成する工程とを含む。
【００１４】
このように、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成し、第１の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第１の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【００１５】
請求項５記載の半導体記憶装置の製造方法は、請求項４記載の半導体記憶装置において、前記消去ゲート電極を形成する工程は、前記制御ゲート電極の側壁面に形成された第１の層間絶縁膜と、前記制御ゲート電極に隣接して形成された他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込む工程を備えている。
【００１６】
請求項４と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項６記載の半導体記憶装置の製造方法は、請求項４または５記載の半導体記憶装置の製造方法において、前記消去ゲート電極は前記素子分離絶縁膜上に形成され、その上に前記消去ゲート電極が形成される前記素子分離絶縁膜の長手方向と垂直方向の幅が、その上に前記消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭く形成される。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第１の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００１７】
【発明の実施の形態】
この発明の第１の実施の形態の半導体記憶装置およびその製造方法を図１から図９に基づいて説明する。
図１はこの発明の実施の形態である半導体記憶装置の平面概略図、図２は図１のＣ−Ｃ’線の断面概略図、図３は図１のＤ−Ｄ’線の断面概略図、図４から図９は工程順断面概略図である。
【００１８】
図１から図３に示すように、この発明の半導体記憶装置は、一導電型の半導体基板１０２上の所定の領域にソース／ドレイン領域１０１が埋め込まれており、素子分離絶縁膜１０５と、ゲート絶縁膜となる第１の絶縁膜１０６及び第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４と、トンネリング絶縁膜１１５と、消去ゲート電極１１６で形成された構造をしている。
【００１９】
素子分離絶縁膜１０５は、半導体基板１０２上の所定の領域に形成され少なくとも２種類以上の異なる膜幅を有する。第１の絶縁膜１０６は、素子分離絶縁膜１０５によって分離された半導体基板１０２上の所定の領域に形成してある。浮遊ゲート電極１１４は、第１の絶縁膜１０６上でかつ素子分離絶縁膜１０５間に埋め込まれている。第２の絶縁膜１０９は、浮遊ゲート電極１１４上に形成されている。制御ゲート電極１１１は、浮遊ゲート電極１１４上に第２の絶縁膜１０９を介して形成してある。第１の層間絶縁膜１１３は、制御ゲート電極１１１の側壁面に形成してある。消去ゲート電極１１６は、膜幅が狭い素子分離絶縁膜１０５の側壁面側でトンネリング媒体となり得る絶縁膜１１５を介して浮遊ゲート電極１１４と接するとともに第１の層間絶縁膜１１３を介して制御ゲート電極１１１と接する。
【００２０】
次に、この半導体記憶装置の製造方法を図４から図９を用いて説明する。なお、図４から図９の工程順断面概略図は図１のＤ−Ｄ’線部を示している。
図４のように、メモリーセル部の所定の領域にソース領域とドレイン領域を備えた半導体基板１０２の一主面上に、既知のＣＶＤ技術により絶縁膜１０３を膜厚５００ｎｍ程度形成した後、既知の露光技術により、フォトレジストを用いたマスクパターン１０４を形成する。次に、図５のように、既知の異方性ドライエッチング技術により、前記絶縁膜１０３を５００ｎｍ程度エッチングすることにより、異なる膜幅をもつ素子分離絶縁膜１０５を形成する。ここで、注意すべき点を挙げる。次工程でその上に消去ゲート電極の形成される素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の５０％程度である。しかし、そのピッチ間隔は、従来の素子分離絶縁膜のものと同じである。
【００２１】
次に、フォトレジストを除去した後、前記異方性ドライエッチングによる半導体基板１０２の表面へ与えたエッチングダメージを除去するために、既知の熱酸化技術により絶縁膜５ｎｍ程度形成した後、既知のウエットエッチング技術により、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理すると、絶縁膜が１０ｎｍ程度除去することによって、半導体基板１０２の表面へ与えたエッチングダメージを除去することができる。続いて、既知の熱酸化技術により第１の絶縁膜１０６を膜厚３０ｎｍ程度形成した後、既知のＣＶＤ法により第１の多結晶シリコン膜１０７を３００ｎｍ程度堆積する。
【００２２】
次に、図６のように、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、第１の多結晶シリコン膜１０７を３００ｎｍ程度エッチングすることにより、擬浮遊ゲート電極１０８を形成する。次に、図７のように、既知の熱酸化技術により第２の絶縁膜１０９を２０ｎｍ程度形成した後、既知のＣＶＤ法により第２の多結晶シリコン膜を３００ｎｍ程度堆積し、さらに既知のＣＶＤ法により絶縁膜３００ｎｍ程度堆積する。続いて、マスクを用いた既知の異方性ドライエッチング技術により、前記絶縁膜を３００ｎｍ程度エッチングして第３の絶縁膜１１０を形成し、さらに、前記第３の絶縁膜１１０をマスクとして、前記第２の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって制御ゲート電極１１１を形成する。
【００２３】
次に、図８のように、既知のＣＶＤ法により絶縁膜２００ｎｍ程度堆積した後、既知のサイドウォール技術によりサイドウオール絶縁膜１１２を形成する。ここで、第３の絶縁膜１１０とサイドウオール絶縁膜１１２を併せて第１の層間絶縁膜１１３と呼ぶ。続いて、第１の層間絶縁膜１１３をマスクとして既知の異方性ドライエッチング技術により前記擬浮遊ゲート電極１０８を３００ｎｍ程度エッチングすると、浮遊ゲート電極１１４が形成される。次に、図９のように、既知の熱酸化技術によって浮遊ゲート電極１１４の側壁の一部にトンネリング絶縁膜１１５を形成した後、既知のＣＶＤ法により、第３の多結晶シリコン膜を３００ｎｍ程度堆積し、マスクを用いた既知の異方性ドライエッチング技術により、前記第３の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって、消去ゲート電極１１６を形成することができる。
【００２４】
以上のように第１の実施の形態によれば、浮遊ゲート電極１１４を素子分離絶縁膜１０５間に埋め込むことにより、浮遊ゲート電極１１４の膜厚は、図２１のように従来の製造方法の浮遊ゲート電極１１のと比べ、８００ｎｍから５００ｎｍへと約３８％低減することが可能となる。よって、メモリーセル総膜厚ＡＡは、従来の製造方法のメモリーセル総膜厚Ａと比べ約１８％低減することができた。また、浮遊ゲート電極１１４と消去ゲート電極１１６とのカップリング面積は、消去ゲート電極１１６下の素子分離絶縁膜だけの線幅を狭めることにより、素子分離絶縁膜１０５の側壁面上で、従来の製造方法と同程度のカップリング面積を確保することができた。
【００２５】
さらに、浮遊ゲート電極１１４は、前述のように従来の製造方法と比べ約３８％低減することができたので、前記浮遊ゲート電極１１４の上の形成する制御ゲート電極１１１の膜厚も最大５０％程度低減することができた。なぜなら、制御ゲート電極１１１の膜厚は、そのパターン形成を正確にするために、エッチング前の多結晶シリコン膜が下地の高低差を埋め込むことができる程度の膜厚を要するため、下地の素子分離絶縁膜及び浮遊ゲート電極の膜厚に依存するからである。ゆえに、メモリーセル総膜厚ＡＡは、従来の製造方法と比べ最大２５％程度低減することができた。また、下地の高低差が緩和されるので、その上に形成する制御ゲート電極１１１及び消去ゲート電極１１６のパターン形成も容易に行うことができた。
【００２６】
この発明の第２の実施の形態を図１０から図１４と前述の図４から図８に基づいて説明する。
図１０はこの発明の実施の形態の半導体記憶装置の平面概略図、図１１は図１０のＥ−Ｅ’線の断面概略図、図１２は図１０のＦ−Ｆ’線の断面概略図、図１３と図１４は工程順断面概略図である。
【００２７】
図１０から図１２に示すように、この発明の半導体記憶装置は、一導電型の半導体基板１０２上の所定の領域にソース／ドレイン領域１０１が埋め込まれており、素子分離絶縁膜１０５と、ゲート絶縁膜となる第１の絶縁膜１０６及び第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４と、トンネリング絶縁膜１１５と、消去ゲート電極１１９で形成された構造をしている。
【００２８】
素子分離絶縁膜１０５は、半導体基板１０２上の所定の領域に形成され少なくとも２種類以上の異なる膜幅を有する。第１の絶縁膜１０６は、素子分離絶縁膜１０５によって分離された半導体基板１０２上の所定の領域に形成してある。浮遊ゲート電極１１４は、第１の絶縁膜１０６上でかつ素子分離絶縁膜１０５間に埋め込まれている。第２の絶縁膜１０９は浮遊ゲート電極１１４上に形成されている。制御ゲート電極１１１は、浮遊ゲート電極１１４上に第２の絶縁膜１０９を介して形成してある。第１の層間絶縁膜１１３は、制御ゲート電極１１１の側壁面に形成してある。消去ゲート電極１１９は、膜幅が狭い素子分離絶縁膜１０５の側壁面側でトンネリング媒体となり得る絶縁膜１１５を介して浮遊ゲート電極１１４と接するとともに第１の層間絶縁膜を介して制御ゲート電極１１１と接しかつ第１の層間絶縁膜１１３間に埋め込まれている。
【００２９】
次にこの半導体記憶装置の製造方法を図４から図８と図１３と図１４を用いて説明する。なお、図４から図８と図１３と図１４の工程順断面概略図は、図１０のＦ−Ｆ’線部を示している。
前述の第１の実施の形態の図４から図８ごとく処理することによって、図８のような素子分離絶縁膜１０５、第１の絶縁膜１０６、第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４を形成する。次に、図１３のように、既知の熱酸化技術によって浮遊ゲート電極１１４の側壁の一部にトンネリング絶縁膜１１５を形成した後、既知のＣＶＤ法により、第３の多結晶シリコン膜を３００ｎｍ程度堆積する。次に、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、前記第３の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって、擬消去ゲート電極１１７を形成する。続いて、フォトレジストを用いたマスクパターン１１８を用いた既知の異方性ドライエッチング技術を用いて、前記擬消去ゲート電極１１７を６００ｎｍ程度エッチングすると、消去ゲート電極１１９を形成することができる。
【００３０】
以上のように第２の実施の形態によれば、前記第１の実施の形態による効果に加えて、さらに、消去ゲート電極１１９が、従来の製造方法の消去ゲート電極１３と比べ、３００ｎｍ程度膜厚を削減することが可能となる。よって、メモリーセル総膜厚ＢＢは、従来の製造方法のメモリーセル総膜厚Ａと比べ約３５％（最大４５％）低減することができた。また、従来の製造方法では、図２１のようなメモリーセルの形成後に、その上の形成する配線などのパターン確保のために、下地高低差の緩和を図る平坦化工程において、平坦化用のマスク工程を導入していたが、このように、メモリーセル総膜厚を約３５％も低減することができたので、前記平坦化用のマスク工程削減することができた。
【００３１】
なお、この実施の形態の消去ゲート電極下の素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の５０％程度としたが、浮遊ゲート電極と消去ゲート電極のカップリング特性を満たし、かつ、浮遊ゲート電極間の素子分離としての特性を満たせば（消去ゲート電極のない素子分離絶縁膜の線幅の１０％〜６５％程度を目安として）特に限らない。また、第１の絶縁膜なども含めてこの発明中の絶縁膜は、ＣＶＤ法や熱酸化膜等の材料を用いてもよく、膜厚も特に限ることはない。加えて、浮遊ゲート電極、制御ゲート電極、消去ゲート電極の膜厚も特に限ることはなく、材料も多結晶シリコン膜以外にチタンシリサイド膜などの導電膜を用いてもよい。また、素子分離絶縁膜を形成する時に行った異方性ドライエッチングの半導体基板の表面へ与えたエッチングダメージを除去する方法として、この実施の形態では、既知の熱酸化技術により絶縁膜５ｎｍ程度形成した後、既知のウエットエッチング技術により、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理したが、エッチングダメージを除去できればどんな方法でもよく、その酸化方法、絶縁膜厚、エッチング方法、エッチング溶液、エッチング時間など特に限ることはなく、例えば、ＲＣＡ溶液などの他のエッチング溶液を用いてもよい。
【００３２】
【発明の効果】
この発明の請求項１記載の半導体記憶装置によれば、浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。
【００３３】
請求項２では、請求項１と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項３では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００３４】
請求項４記載の半導体記憶装置の製造方法によれば、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成し、第１の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第１の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。また、次工程での平坦化工程における下地高低差の緩和を図る平坦化用のマスク工程を削減することができる。
【００３５】
請求項５では、請求項４と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項６では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態におけるメモリーセル部の平面概略図である。
【図２】図１のＣ−Ｃ’線の断面概略図である。
【図３】図１のＤ−Ｄ’線の断面概略図である。
【図４】この発明の実施の形態における工程順断面概略図である。
【図５】図４の次工程の工程順断面概略図である。
【図６】図５の次工程の工程順断面概略図である。
【図７】図６の次工程の工程順断面概略図である。
【図８】図７の次工程の工程順断面概略図である。
【図９】図８の次工程の工程順断面概略図である。
【図１０】この発明の第２の実施の形態におけるメモリーセル部の平面概略図である。
【図１１】図１０のＥ−Ｅ’線の断面概略図である。
【図１２】図１０のＦ−Ｆ’線の断面概略図である。
【図１３】この発明の実施の形態における図８の次工程の工程順断面概略図である。
【図１４】図１３の次工程の工程順断面概略図である。
【図１５】従来例におけるメモリーセル部の平面概略図である。
【図１６】図１５のＡ−Ａ’線の断面概略図である。
【図１７】図１５のＢ−Ｂ’線の断面概略図である。
【図１８】従来例における工程順断面概略図である。
【図１９】図１８の次工程の工程順断面概略図である。
【図２０】図１９の次工程の工程順断面概略図である。
【図２１】図２０の次工程の工程順断面概略図である。
【符号の説明】
１メモリーセルのソース／ドレイン領域
２半導体基板
３素子分離絶縁膜
４第１の絶縁膜
５第１の多結晶シリコン膜
６第２の絶縁膜
７第３の絶縁膜
８制御ゲート電極
９サイドウオール絶縁膜
１０第１の層間絶縁膜
１１浮遊ゲート電極
１２トンネリング絶縁膜
１３消去ゲート電極
１０１メモリーセルのソース／ドレイン領域
１０２半導体基板
１０３絶縁膜
１０４フォトレジストを用いたマスクパターン
１０５素子分離絶縁膜
１０６第１の絶縁膜
１０７第１の多結晶シリコン膜
１０８擬浮遊ゲート電極
１０９第２の絶縁膜
１１０第３の絶縁膜
１１１制御ゲート電極
１１２サイドウオール絶縁膜
１１３第１の層間絶縁膜
１１４浮遊ゲート電極
１１５トンネリング絶縁膜
１１６消去ゲート電極
１１７擬消去ゲート電極
１１８フォトレジストを用いたマスクパターン
１１９消去ゲート電極
Ａメモリーセル総膜厚
ＡＡメモリーセル総膜厚
ＢＢメモリーセル総膜厚[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device capable of reducing the level difference of a flash EEPROM (Electrically Erasable and Programmable Read Only Memory) including a floating gate electrode, a control gate electrode, and an erase gate electrode, and a method of manufacturing the same.
[0002]
[Prior art]
As an electrically writable nonvolatile memory, a flash EEPROM (Electrically Erasable and Programmable Read Only Memory) is well known. In this EEPROM, a floating gate electrode is formed through a gate insulating film in a channel region sandwiched between a source region and a drain region formed in a semiconductor substrate, and a control gate electrode is further formed over the floating gate electrode through a gate insulating film. Has a formed structure. This EEPROM writing method is performed by applying a high voltage to the drain region and the control gate electrode, generating hot electrons in the channel region near the drain of the semiconductor substrate, and accelerating and injecting the hot electrons into the floating gate electrode. . On the other hand, in recent years, an erasing method is a method in which electrons are emitted from a floating gate electrode to a source region, a drain region, or a channel region through a gate insulating film using a tunneling phenomenon, or electrons are emitted to the substrate side described above. Instead, the erase gate electrode formed between the floating gate electrode and the tunneling insulating film is used to apply an erase voltage to the erase gate electrode so that electrons are tunneled from the floating gate electrode to the erase gate electrode. There is a way.
[0003]
In recent years, there has been a demand for ultra-miniaturization, high integration, and high performance of semiconductor memory devices. In the above-described electrically erasable flash EEPROM, ultra-miniaturization and high performance have been further demanded. . In particular, it has been desired as an ultra-miniaturization method to reduce the film thickness of the memory cell and alleviate the height difference inside the memory cell and the height difference between the memory cell portion and the peripheral circuit portion.
[0004]
A conventional flash EEPROM semiconductor memory device will be described below with reference to the schematic diagrams of FIGS.
15 is a schematic plan view, FIG. 16 is a schematic cross-sectional view taken along line AA ′ in FIG. 15, FIG. 17 is a schematic cross-sectional view taken along line BB ′ in FIG. 15, and FIGS. FIG.
[0005]
As shown in FIGS. 15 to 17, the conventional semiconductor memory device includes a semiconductor substrate 2 in which a source / drain region 1 is buried in a predetermined region on a semiconductor substrate, an element isolation insulating film 3, a gate insulating film, The first insulating film 4 and the second insulating film 6, the control gate electrode 8, the first interlayer insulating film 10, the floating gate electrode 11, the tunneling insulating film 12, and the erase gate electrode 13 are formed. Have a structure.
[0006]
Next, a conventional method for manufacturing a semiconductor memory device will be described with reference to schematic cross-sectional views in the order of steps in FIGS.
As shown in FIG. 18, the first insulating film 4 is formed on one main surface of the semiconductor substrate 2 having the source / drain regions and the element isolation insulating film 3 in a predetermined region of the memory cell portion by a known thermal oxidation technique. After the formation, the first polycrystalline silicon film 5 is deposited by a known CVD method to such an extent that the surface unevenness is eliminated, and is etched using a mask. Subsequently, as shown in FIG. 19, after the second insulating film 6 is formed by a known thermal oxidation technique, a second polycrystalline silicon film and an insulating film are deposited by a known CVD method, and different from each other using a mask. When the isotropic etching is performed, the third insulating film 7 and the control gate electrode 8 are formed. Subsequently, as shown in FIG. 20, a sidewall insulating film 9 is formed by a known sidewall technique. Here, the third insulating film 7 and the sidewall insulating film 9 are collectively referred to as a first interlayer insulating film 10. Next, as shown in FIG. 21, when the first polycrystalline silicon film 5 is etched using the first interlayer insulating film 10 as a mask by a known anisotropic etching technique, the floating gate electrode 11 is formed. Next, after forming a tunneling insulating film 12 by a known thermal oxidation technique, a third polycrystalline silicon film is deposited by a known CVD method, and anisotropic etching is performed using a mask to form an erase gate electrode 13. The
[0007]
[Problems to be solved by the invention]
According to the conventional manufacturing method, the floating gate electrode 11 is formed up to the element isolation insulating film 3 to secure a coupling area between the floating gate electrode 11 and the erase gate electrode 13 on the element isolation insulating film 3. Therefore, a thick film thickness is required. Furthermore, due to the height difference of the floating gate electrode 11, the control gate electrode 8, the first interlayer insulating film 10, etc., there is no sufficient margin in the depth of focus when patterning the erase gate electrode 13 formed thereon. Thus, it is difficult to form the pattern of the erase gate electrode 13. Therefore, it is necessary to increase the film thickness in order to ensure the patterning of the erase gate electrode 13.
[0008]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a semiconductor memory device capable of reducing the thickness of the flash EEPROM structure and relaxing the height difference, and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
  To achieve this object, a semiconductor memory device according to claim 1 is provided in a semiconductor substrate of one conductivity type.Memory cell formationFormed in the areaWasSource and drain regions and on the semiconductor substrateMemory cell formationIn the area, Parallel to each other and separatedFormedA plurality of having a linear shapeAn element isolation insulating film;Two adjacent to each otherSemiconductor substrate separated by element isolation insulating filmFormed onA first insulating film and a first insulating film;ofFloating gate electrode embedded between element isolation insulating films and floating gate electrodeaboveFormed via the second insulating filmWasControl gate electrode and side wall of control gate electrodeAt least formed and the termination is located above the floating gate electrodeA first interlayer insulating film;It is formed on the surface of the floating gate electrode where the second insulating film is not formed.Insulating film that can be used as a tunneling mediumAnd an insulating film that can be a tunneling mediumAnd an erase gate electrode in contact with the floating gate electrode through the first interlayer insulating film and in contact with the control gate electrode through the first interlayer insulating film.The surface portion of the floating gate electrode on which the insulating film that can serve as a tunneling medium is formed includes a portion in which a part of the floating gate electrode constituting film is removed halfway.
[0010]
  Conventionally, the floating gate electrode has secured a coupling area with the erase gate electrode on the element isolation insulating film.On the surface of the floating gate electrode, an erasing gate electrode that is in contact with the floating gate electrode is provided via an insulating film that can be a tunneling medium formed in a portion where the second insulating film is not formed, and an insulating film that can be a tunneling medium is formed Since the surface portion of the floating gate electrode includes a portion in which a part of the floating gate electrode constituent film is partially removed, the floating gate electrode and the erase gate electrodeA coupling area can be secured. Therefore, it becomes possible to embed the floating gate electrode between the element isolation insulating films, and the height difference of the floating gate electrode can be reduced.The
[0011]
  The semiconductor memory device according to claim 2,Claim 1In a semiconductor memory device,The erase gate electrode includes a first interlayer insulating film formed on the side wall surface of the control gate electrode and a first interlayer insulating film formed on the side wall surface of another control gate electrode provided adjacent to the control gate electrode. Embedded between and.
[0012]
  Since the height difference of the floating gate electrode can be reduced as in the case of the first aspect, a sufficient margin can be provided in the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
  The semiconductor memory device according to claim 3 is the semiconductor memory device according to claim 1 or 2, wherein the erase gate electrode is formed on the element isolation insulating film,An erase gate electrode is formed thereonThe width in the direction perpendicular to the longitudinal direction of the element isolation insulating film is such that the erase gate electrode is not formed on the other element isolation insulating film.Longitudinal and verticalNarrower than width.
  The film width and the film interval in the longitudinal direction and the vertical direction of the element isolation insulating film are determined in consideration of ensuring the patterning of the control gate electrode, the first interlayer insulating film and the erase gate electrode formed on the semiconductor substrate. The film width has a value sufficient to maintain characteristics as element isolation from adjacent memory cells. Therefore, if only the element isolation insulating film under the erase gate electrode is narrowed and the pitch interval of the film width and the film interval is made the same as the conventional example, the patterning of the control gate electrode and the erase gate electrode can be maintained. The floating gate electrode can be embedded between the element isolation insulating films.
[0013]
  Claim4The manufacturing method of the semiconductor memory device described in the semiconductor substrate of one conductivity typeMemory cell formationForming a source region and a drain region in the region, and on the semiconductor substrateMemory cell formationIn the areaA plurality of parallel, separated, linear shapesForming an element isolation insulating film;Two adjacent to each otherThe semiconductor substrate separated by the element isolation insulating filmaboveForming a first insulating film; and on the first insulating filmofForming a floating gate electrode embedded between the element isolation insulating films; forming a control gate electrode on the floating gate electrode via a second insulating film;Forming a first interlayer insulating film having a terminal portion located on the floating gate electrode at least on a side wall surface of the control gate electrode; and using the first interlayer insulating film as a mask, the floating gate electrode On the removal surface of the floating gate electrode.Forming a tunneling insulating film; and on the tunneling insulating film, the first interlayer insulating film, and the element isolation insulating film.OverForming an erase gate electrode.
[0014]
  in this way,A floating gate electrode embedded between the element isolation insulating films on the first insulating film is formed, a control gate electrode is formed on the floating gate electrode via the second insulating film, and at least a side wall surface of the control gate electrode In addition, a first interlayer insulating film whose end is positioned on the floating gate electrode is formed, and the floating gate electrode is selectively removed halfway using the first interlayer insulating film as a mask. A tunneling insulating film is formed on the removal surface, and an erase gate electrode is formed over the tunneling insulating film, the first interlayer insulating film, and the element isolation insulating film.A coupling area between the floating gate electrode and the erase gate electrode can be secured. Therefore, the floating gate electrode can be embedded between the element isolation insulating films as described above, and the height difference of the floating gate electrode can be reduced.
[0015]
  Claim5The manufacturing method of the semiconductor memory device described5. The semiconductor memory device according to claim 4, wherein the step of forming the erase gate electrode is formed adjacent to the first interlayer insulating film formed on the side wall surface of the control gate electrode and the control gate electrode. A step of embedding between the first interlayer insulating film formed on the side wall surface of another control gate electrode is provided.
[0016]
  Since the difference in height of the floating gate electrode can be relaxed as in the fourth aspect, a sufficient margin can be provided for the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
  6. The method of manufacturing a semiconductor memory device according to claim 6, wherein the erase gate electrode is formed on the element isolation insulating film in the method of manufacturing a semiconductor memory device according to claim 4 or 5.The erase gate electrode is formed thereonThe width of the element isolation insulating film in the longitudinal direction and the vertical direction is above it.SaidOther element isolation insulating films where the erase gate electrode is not formedLongitudinal and verticalNarrower than widthBe done.
  The film width and the film interval in the longitudinal direction and the vertical direction of the element isolation insulating film are determined in consideration of ensuring the patterning of the control gate electrode, the first interlayer insulating film and the erase gate electrode formed on the semiconductor substrate. The film width has a value sufficient to maintain characteristics as element isolation from adjacent memory cells. Therefore, if only the element isolation insulating film under the erase gate electrode is narrowed and the pitch interval of the film width and the film interval is made the same as the conventional example, the patterning of the control gate electrode and the erase gate electrode can be maintained. The floating gate electrode can be embedded between the element isolation insulating films.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor memory device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to FIGS.
1 is a schematic plan view of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view taken along the line CC ′ of FIG. 1, and FIG. 3 is a schematic cross-sectional view taken along the line DD ′ of FIG. 4 to 9 are cross-sectional schematic views in the order of processes.
[0018]
As shown in FIGS. 1 to 3, in the semiconductor memory device of the present invention, a source / drain region 101 is embedded in a predetermined region on a semiconductor substrate 102 of one conductivity type, and an element isolation insulating film 105, a gate, The first insulating film 106 and the second insulating film 109, which are insulating films, the control gate electrode 111, the first interlayer insulating film 113, the floating gate electrode 114, the tunneling insulating film 115, and the erase gate electrode 116 It has a structure formed by
[0019]
The element isolation insulating film 105 is formed in a predetermined region on the semiconductor substrate 102 and has at least two different film widths. The first insulating film 106 is formed in a predetermined region on the semiconductor substrate 102 separated by the element isolation insulating film 105. The floating gate electrode 114 is embedded on the first insulating film 106 and between the element isolation insulating films 105. The second insulating film 109 is formed on the floating gate electrode 114. The control gate electrode 111 is formed on the floating gate electrode 114 with the second insulating film 109 interposed therebetween. The first interlayer insulating film 113 is formed on the side wall surface of the control gate electrode 111. The erase gate electrode 116 is in contact with the floating gate electrode 114 via the insulating film 115 which can be a tunneling medium on the side wall surface side of the element isolation insulating film 105 having a narrow film width, and the control gate electrode via the first interlayer insulating film 113. It touches 111.
[0020]
Next, a method for manufacturing this semiconductor memory device will be described with reference to FIGS. 4 to 9 are cross-sectional schematic views in the order of steps, showing the D-D 'line portion of FIG.
As shown in FIG. 4, an insulating film 103 having a thickness of about 500 nm is formed on one main surface of a semiconductor substrate 102 having a source region and a drain region in a predetermined region of the memory cell portion by a known CVD technique, and then known. With this exposure technique, a mask pattern 104 using a photoresist is formed. Next, as shown in FIG. 5, element isolation insulating films 105 having different film widths are formed by etching the insulating film 103 by about 500 nm by a known anisotropic dry etching technique. Here are some points to watch out for. The line width of the element isolation insulating film on which the erase gate electrode is formed in the next step is about 50% of the line width of the element isolation insulating film without the erase gate electrode thereon. However, the pitch interval is the same as that of the conventional element isolation insulating film.
[0021]
Next, after removing the photoresist, in order to remove the etching damage given to the surface of the semiconductor substrate 102 by the anisotropic dry etching, an insulating film of about 5 nm is formed by a known thermal oxidation technique, and then a known wet is used. When the etching technique is used for about 30 seconds using a B-HF (20: 1) solution, the insulating film is removed by about 10 nm, so that etching damage given to the surface of the semiconductor substrate 102 can be removed. Subsequently, after forming a first insulating film 106 with a thickness of about 30 nm by a known thermal oxidation technique, a first polycrystalline silicon film 107 is deposited with a thickness of about 300 nm by a known CVD method.
[0022]
Next, as shown in FIG. 6, the first polycrystalline silicon film 107 is etched by about 300 nm by a known anisotropic dry etching technique using a mask pattern in which only the memory cell portion is opened, thereby providing a pseudo floating gate. An electrode 108 is formed. Next, as shown in FIG. 7, a second insulating film 109 is formed to a thickness of about 20 nm by a known thermal oxidation technique, and then a second polycrystalline silicon film is deposited to a thickness of about 300 nm by a known CVD method. An insulating film of about 300 nm is deposited by the method. Subsequently, the insulating film is etched by about 300 nm by a known anisotropic dry etching technique using a mask to form a third insulating film 110, and further, the third insulating film 110 is used as a mask. The control gate electrode 111 is formed by etching the second polycrystalline silicon film by about 300 nm.
[0023]
Next, as shown in FIG. 8, after depositing about 200 nm of insulating film by a known CVD method, a sidewall insulating film 112 is formed by a known sidewall technique. Here, the third insulating film 110 and the sidewall insulating film 112 are collectively referred to as a first interlayer insulating film 113. Subsequently, when the pseudo floating gate electrode 108 is etched by about 300 nm by a known anisotropic dry etching technique using the first interlayer insulating film 113 as a mask, the floating gate electrode 114 is formed. Next, as shown in FIG. 9, after forming a tunneling insulating film 115 on a part of the side wall of the floating gate electrode 114 by a known thermal oxidation technique, a third polycrystalline silicon film is formed to a thickness of about 300 nm by a known CVD method. The erase gate electrode 116 can be formed by depositing and etching the third polycrystalline silicon film by about 300 nm by a known anisotropic dry etching technique using a mask.
[0024]
As described above, according to the first embodiment, by embedding the floating gate electrode 114 between the element isolation insulating films 105, the thickness of the floating gate electrode 114 can be set to the floating level of the conventional manufacturing method as shown in FIG. Compared with the gate electrode 11, it is possible to reduce by about 38% from 800 nm to 500 nm. Therefore, the total thickness AA of the memory cell can be reduced by about 18% compared with the total thickness A of the memory cell of the conventional manufacturing method. In addition, the coupling area between the floating gate electrode 114 and the erase gate electrode 116 is reduced on the side wall surface of the element isolation insulating film 105 by narrowing the line width of only the element isolation insulating film below the erase gate electrode 116. A coupling area comparable to that of the manufacturing method could be secured.
[0025]
Furthermore, since the floating gate electrode 114 can be reduced by about 38% as compared with the conventional manufacturing method as described above, the thickness of the control gate electrode 111 formed on the floating gate electrode 114 is also 50% at maximum. The degree could be reduced. This is because the control gate electrode 111 needs to have a film thickness that allows the polycrystalline silicon film before etching to embed the height difference of the base in order to make the pattern formation accurate. This is because it depends on the thickness of the insulating film and the floating gate electrode. Therefore, the total thickness AA of the memory cell could be reduced by about 25% as compared with the conventional manufacturing method. Further, since the difference in height of the base is alleviated, the pattern formation of the control gate electrode 111 and the erase gate electrode 116 formed thereon can be easily performed.
[0026]
A second embodiment of the present invention will be described with reference to FIGS. 10 to 14 and FIGS. 4 to 8 described above.
10 is a schematic plan view of a semiconductor memory device according to an embodiment of the present invention, FIG. 11 is a schematic cross-sectional view taken along line EE ′ of FIG. 10, and FIG. 12 is a schematic cross-sectional view taken along line FF ′ of FIG. 13 and 14 are schematic sectional views in the order of the processes.
[0027]
As shown in FIGS. 10 to 12, in the semiconductor memory device of the present invention, a source / drain region 101 is embedded in a predetermined region on a semiconductor substrate 102 of one conductivity type, and an element isolation insulating film 105, a gate, The first insulating film 106 and the second insulating film 109 which are insulating films, the control gate electrode 111, the first interlayer insulating film 113, the floating gate electrode 114, the tunneling insulating film 115, and the erase gate electrode 119 It has a structure formed by
[0028]
The element isolation insulating film 105 is formed in a predetermined region on the semiconductor substrate 102 and has at least two different film widths. The first insulating film 106 is formed in a predetermined region on the semiconductor substrate 102 separated by the element isolation insulating film 105. The floating gate electrode 114 is embedded on the first insulating film 106 and between the element isolation insulating films 105. The second insulating film 109 is formed on the floating gate electrode 114. The control gate electrode 111 is formed on the floating gate electrode 114 with the second insulating film 109 interposed therebetween. The first interlayer insulating film 113 is formed on the side wall surface of the control gate electrode 111. The erase gate electrode 119 is in contact with the floating gate electrode 114 via the insulating film 115 which can be a tunneling medium on the side wall surface side of the element isolation insulating film 105 having a narrow film width, and the control gate electrode 111 via the first interlayer insulating film. And embedded between the first interlayer insulating films 113.
[0029]
Next, a method for manufacturing this semiconductor memory device will be described with reference to FIGS. 4 to 8, FIG. 13 and FIG. 4 to 8, FIG. 13, and FIG. 14 are cross-sectional schematic views in the order of steps, showing the F-F ′ line portion of FIG.
4 to 8 in the first embodiment described above, the element isolation insulating film 105, the first insulating film 106, the second insulating film 109 and the control gate electrode 111 as shown in FIG. Then, a first interlayer insulating film 113 and a floating gate electrode 114 are formed. Next, as shown in FIG. 13, a tunneling insulating film 115 is formed on a part of the side wall of the floating gate electrode 114 by a known thermal oxidation technique, and then a third polycrystalline silicon film is formed to a thickness of about 300 nm by a known CVD method. accumulate. Next, the pseudo-erasure gate electrode 117 is formed by etching the third polycrystalline silicon film by about 300 nm by a known anisotropic dry etching technique using a mask pattern in which only the memory cell portion is opened. Subsequently, the erase gate electrode 119 can be formed by etching the pseudo erase gate electrode 117 by about 600 nm using a known anisotropic dry etching technique using a mask pattern 118 using a photoresist.
[0030]
As described above, according to the second embodiment, in addition to the effect of the first embodiment, the erase gate electrode 119 has a film thickness of about 300 nm as compared with the erase gate electrode 13 of the conventional manufacturing method. The thickness can be reduced. Therefore, the total memory cell thickness BB can be reduced by about 35% (up to 45%) compared to the total memory cell thickness A of the conventional manufacturing method. Further, in the conventional manufacturing method, after forming the memory cell as shown in FIG. 21, a flattening mask is used in a flattening step for reducing the difference in base height in order to secure a pattern of wiring and the like formed thereon. In this way, since the total thickness of the memory cell can be reduced by about 35%, the planarization mask process can be reduced.
[0031]
In this embodiment, the line width of the element isolation insulating film under the erase gate electrode is about 50% of the line width of the element isolation insulating film without the erase gate electrode thereon. There is no particular limitation as long as the electrode coupling characteristics are satisfied and the element isolation characteristics between the floating gate electrodes are satisfied (approximately 10% to 65% of the line width of the element isolation insulating film without the erase gate electrode). . The insulating film in the present invention including the first insulating film may be made of a material such as a CVD method or a thermal oxide film, and the film thickness is not particularly limited. In addition, the thickness of the floating gate electrode, the control gate electrode, and the erase gate electrode is not particularly limited, and a conductive film such as a titanium silicide film may be used in addition to the polycrystalline silicon film. Further, in this embodiment, as a method for removing etching damage given to the surface of the semiconductor substrate by the anisotropic dry etching performed when forming the element isolation insulating film, the insulating film is formed to have a thickness of about 5 nm by a known thermal oxidation technique. After that, a known wet etching technique was used for about 30 seconds using a B-HF (20: 1) solution, but any method can be used as long as etching damage can be removed. The oxidation method, insulating film thickness, etching method, The etching solution and etching time are not particularly limited, and other etching solutions such as an RCA solution may be used.
[0032]
【The invention's effect】
  According to the semiconductor memory device of the first aspect of the present invention,On the surface of the floating gate electrode, an erasing gate electrode that is in contact with the floating gate electrode is provided via an insulating film that can be a tunneling medium formed in a portion where the second insulating film is not formed, and an insulating film that can be a tunneling medium is formed Since the surface portion of the floating gate electrode includes a portion in which a part of the floating gate electrode constituent film is partially removed, the floating gate electrode and the erase gate electrodeA coupling area can be secured. Therefore, it becomes possible to embed the floating gate electrode between the element isolation insulating films, and the height difference of the floating gate electrode can be reduced.The As a result, the total film thickness of the memory cell portion can be reduced and the memory cell can be easily formed.
[0033]
  In claim 2, as in claim 1,The height difference of the free gate electrode can be alleviatedSoA sufficient margin can be made in the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
  According to the third aspect of the present invention, it is possible to ensure the patterning of the control gate electrode and the erase gate electrode by narrowing only the element isolation insulating film below the erase gate electrode and making the pitch interval, which is the total film width and film interval, the same as the conventional example. The floating gate electrode can be embedded between the element isolation insulating films while maintaining the same.
[0034]
  According to the method for manufacturing a semiconductor memory device according to claim 4,A floating gate electrode embedded between the element isolation insulating films on the first insulating film is formed, a control gate electrode is formed on the floating gate electrode via the second insulating film, and at least a side wall surface of the control gate electrode In addition, a first interlayer insulating film whose end is positioned on the floating gate electrode is formed, and the floating gate electrode is selectively removed halfway using the first interlayer insulating film as a mask. A tunneling insulating film is formed on the removal surface, and an erase gate electrode is formed over the tunneling insulating film, the first interlayer insulating film, and the element isolation insulating film.A coupling area between the floating gate electrode and the erase gate electrode can be secured. Therefore, the floating gate electrode can be embedded between the element isolation insulating films as described above, and the height difference of the floating gate electrode can be reduced.. SoAs a result, the total film thickness of the memory cell portion can be reduced and the memory cell can be easily formed. In addition, the base in the flattening process in the next processHigh and lowA planarization mask process for reducing the difference can be reduced.
[0035]
  In the fifth aspect, similarly to the fourth aspect,The height difference of the free gate electrode can be alleviatedSoA sufficient margin can be made in the depth of focus when patterning the erase gate electrode. Therefore, the erase gate electrode can be embedded between the first interlayer insulating films, and the height difference of the erase gate electrode can be reduced.
  According to the sixth aspect of the present invention, it is possible to ensure the patterning of the control gate electrode and the erase gate electrode by narrowing only the element isolation insulating film below the erase gate electrode and making the pitch interval, which is the film width and the film interval, the same as the conventional example. The floating gate electrode can be embedded between the element isolation insulating films while maintaining the same.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a memory cell portion in a first embodiment of the invention.
FIG. 2 is a schematic cross-sectional view taken along line C-C ′ of FIG. 1;
FIG. 3 is a schematic cross-sectional view taken along line D-D ′ of FIG. 1;
FIG. 4 is a schematic cross-sectional view in the order of steps in the embodiment of the present invention.
5 is a schematic cross-sectional view in order of the next step in FIG.
6 is a schematic cross-sectional view in order of the next step in FIG. 5;
7 is a schematic cross-sectional view in order of the next step in FIG. 6;
8 is a schematic cross-sectional view in order of the next step in FIG.
9 is a schematic cross-sectional view in order of the next step in FIG. 8. FIG.
FIG. 10 is a schematic plan view of a memory cell portion in a second embodiment of the present invention.
11 is a schematic sectional view taken along line E-E ′ of FIG. 10;
12 is a schematic cross-sectional view taken along line F-F ′ of FIG.
13 is a cross-sectional schematic diagram in the order of steps of the next step in FIG. 8 in the embodiment of the present invention. FIG.
14 is a schematic cross-sectional view in order of the next step in FIG.
FIG. 15 is a schematic plan view of a memory cell portion in a conventional example.
16 is a schematic cross-sectional view taken along line A-A ′ of FIG. 15;
FIG. 17 is a schematic cross-sectional view taken along line B-B ′ of FIG.
FIG. 18 is a schematic cross-sectional view in the order of steps in a conventional example.
FIG. 19 is a schematic cross-sectional view in order of the next step in FIG. 18;
20 is a schematic cross-sectional view in order of the next step in FIG.
FIG. 21 is a schematic cross-sectional view in order of the next step in FIG. 20;
[Explanation of symbols]
1 Source / drain region of memory cell
2 Semiconductor substrate
3 Element isolation insulating film
4 First insulating film
5 First polycrystalline silicon film
6 Second insulating film
7 Third insulating film
8 Control gate electrode
9 Side wall insulation film
10 First interlayer insulating film
11 Floating gate electrode
12 Tunneling insulating film
13 Erase gate electrode
101 Source / drain region of memory cell
102 Semiconductor substrate
103 Insulating film
104 Mask pattern using photoresist
105 Element isolation insulating film
106 First insulating film
107 first polycrystalline silicon film
108 Pseudo-floating gate electrode
109 Second insulating film
110 Third insulating film
111 Control gate electrode
112 Side wall insulating film
113 First interlayer insulating film
114 Floating gate electrode
115 Tunneling insulating film
116 Erase gate electrode
117 Pseudo Erase Gate Electrode
118 Mask pattern using photoresist
119 Erase gate electrode
A Total thickness of memory cell
AA Total thickness of memory cell
BB Total thickness of memory cell

Claims

Plurality having a source region and a drain region formed in the memory cell forming region of the one conductivity type semiconductor substrate, the memory cell forming region on the semiconductor substrate, are formed in parallel separated from each other, a linear shape an element isolation insulating film, between the first insulating film and said element isolation insulating film on the first insulating film formed on the semiconductor substrate separated by two of the element isolation insulating film adjacent to each other A floating gate electrode embedded in the gate electrode, a control gate electrode formed on the floating gate electrode via a second insulating film, and at least formed on a side wall surface of the control gate electrode , the terminal portion being the floating gate electrode a first interlayer insulating film overlying the said on the surface of the floating gate electrode, the second insulating film can be a tunneling medium formed not formed part insulating film, before The first through the interlayer insulating film and an erase gate electrode in contact with the control gate electrode, an insulating film can become the tunneling medium is formed together with the contact with the floating gate electrode through the now obtained insulating film and tunneling medium The semiconductor memory device according to claim 1, wherein the surface portion of the floating gate electrode includes a portion in which a part of the floating gate electrode constituting film is removed halfway .

The erase gate electrode includes a first interlayer insulating film formed on a side wall surface of the control gate electrode and a first surface formed on a side wall surface of another control gate electrode provided adjacent to the control gate electrode. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is embedded between the interlayer insulating films .

The erase gate electrode is formed on the element isolation insulating film, the longitudinal direction and the vertical direction width of the element isolation insulating film in which the erase gate electrode is formed thereon, the said erase gate electrode thereon formed 3. The semiconductor memory device according to claim 1, wherein the other element isolation insulating film is narrower than a width in a direction perpendicular to the longitudinal direction .

A step of forming a source region and a drain region in a memory cell formation region in a semiconductor substrate of one conductivity type, and a plurality of memory cell formation regions on the semiconductor substrate that are parallel to and separated from each other and have a linear shape forming an element isolation insulating film, forming a first insulating film on the semiconductor substrate separated by two of the element isolation insulating film adjacent to each other, said element on said first insulating film A step of forming a floating gate electrode embedded between the isolation insulating films, a step of forming a control gate electrode on the floating gate electrode via a second insulating film, and at least a sidewall surface of the control gate electrode, A step of forming a first interlayer insulating film having a terminal portion located on the floating gate electrode; and selectively using the first interlayer insulating film as a mask A step of removed by the steps of forming a tunneling insulating layer on the removal surface of the floating gate electrode, forming an erase gate electrode over the said tunneling insulating layer and the first interlayer insulating film and the isolation insulating film A method for manufacturing a semiconductor memory device.

The step of forming the erase gate electrode includes forming a first interlayer insulating film formed on the side wall surface of the control gate electrode and a side wall surface of another control gate electrode formed adjacent to the control gate electrode. 5. The method of manufacturing a semiconductor memory device according to claim 4, further comprising a step of filling in between the first interlayer insulating film.

The erase gate electrode is formed on the element isolation insulating film, the longitudinal direction and the vertical direction of the width of the device isolation insulating film in which the erase gate electrode is formed thereon is, said erase gate electrode thereon formed the method of manufacturing a semiconductor memory device according to claim 4 or 5, wherein it is formed narrower than the longitudinal and vertical width of the other element isolation insulating film is not.