KR100585656B1

KR100585656B1 - 비디오용 위상 동기회로의 자동 제어방법

Info

Publication number: KR100585656B1
Application number: KR1020030071822A
Authority: KR
Inventors: 옥재철
Original assignee: 엘지전자 주식회사
Priority date: 2003-10-15
Filing date: 2003-10-15
Publication date: 2006-06-07
Also published as: KR20050036203A

Abstract

본 발명은 비디오용 ADC 혹은 비디오용 프로세서에서 복합 동기신호 입력으로부터 픽셀 클럭을 만드는 위상 동기회로(PLL)를 외부의 어떠한 입력 신호나 도움 없이 자동으로 제어하기 위한 방법에 관한 것으로, 위상 동기회로에 입력되는 '비디오 SYNC'에서 수평 동기신호의 주기와 극성을 측정하는 단계와; 상기 '비디오 SYNC'로부터 측정한 값이 수평 동기신호가 아닌 경우, 균등화 펄스 구간인지 수직 동기신호 구간인지를 파악하여 해당 이벤트를 발생하는 단계와; 상기 수직 동기신호 이벤트를 이용하여 내부 수평 동기신호를 생성하는 단계와; 상기 내부 수평 동기신호를 이용하여 수직 동기신호의 주기와 극성을 측정하는 단계와; 상기 측정된 수평/수직 동기신호의 주기와 극성을 바탕으로 비디오의 포맷을 알아내고, 이를 근거로 각종 제어값 들을 생성하는 단계와; 상기 균등화 이벤트를 이용하여 균등화 펄스가 시작되는 수직 동기구간과 끝나는 수직 동기구간을 측정하고, 이를 바탕으로 코스트 신호(coast)를 생성하는 단계를 포함하여 이루어짐으로써 달성할 수 있다.

Description

비디오용 위상 동기회로의 자동 제어방법{AUTOMATIC PHASE LOCK LOOP CONTROL METHOD FOR VIDEO}

도 1은 종래 비디오용 위상 동기회로의 신호 입력 관계를 보인 블록도.

도 2는 본 발명에 의한 방법으로 구현한 위상 동기회로 제어장치를 보인 예시도.

도 3은 본 발명에 따라 위상 동기회로에 입력되는 '비디오 SYNC'에서 수평 동기신호의 주기를 측정하는 과정을 보인 흐름도.

도 4는 본 발명에 따라 비디오 균등화 펄스의 주기를 정의한 흐름도.

도 5는 본 발명에 따라 수직 동기신호와 균등화 이벤트의 발생과정을 보인 흐름도.

도 6은 본 발명에 따라 내부 수평 동기신호 발생을 위한 카운트 과정을 보인 흐름도.

도 7은 상기 도6에서 만든 내부 수평 동기신호 카운터를 이용하여 내부 수평 동기신호를 발생시키는 과정을 보인 흐름도.

도 8은 본 발명에 따라 입력 '비디오 SYNC'가 복합 동기신호일 경우, 수직 동기신호의 주기를 측정하기 위한 과정을 보인 흐름도.

도 9는 본 발명에 따라 수직 동기신호의 끝점 측정을 위한 과정을 보인 흐름 도.

도 10은 본 발명에 의해 균등화 펄스가 있을 경우, 그 시작 라인과 끝 라인을 파악하는 과정을 보인 흐름도.

도 11은 본 발명에 따라 균등화 펄스가 없을 경우의 코스트 신호(coast) 발생 타이밍도.

도 12는 본 발명에 따라 균등화 펄스가 있을 경우의 코스트 신호(coast) 발생 타이밍도.

본 발명은 비디오용 위상 동기회로의 자동 제어방법에 관한 것으로, 특히 비디오용 ADC 혹은 비디오용 프로세서에서 복합 동기신호(Composite Sync) 입력으로부터 픽셀 클럭을 만드는 위상 동기회로(PLL : Phase Lock Loop)를 외부의 어떠한 입력 신호나 도움 없이 자동으로 제어하기 위한 방법에 관한 것이다.

일반적으로, 종래의 비디오용 ADC 혹은 프로세서에서는, 복합 동기신호(Composite Sync : CSYNC)로부터 위상 동기회로(PLL)를 제어하기 위해서, 도1에 도시된 바와 같이 외부에서 수직 동기신호(VSYNC) 구간을 알려주는 코스트 신호(COAST)를 입력받아야 했다.

도1은 종래 비디오용 위상 동기회로(PLL)의 신호 입력 관계를 보인 블록도로서, 이에 도시된 바와 같이 비디오용 위상 동기회로는, 외부에서 '비디오 SYNC'를 입력받아 이를 'N픽셀/라인'으로 등분한 주기를 가지는 픽셀 클럭(Pixel Clock)을 발생시킨다. (이때, N은 비디오 1 라인당의 전체 픽셀의 개수를 나타낸다.)

또한, 상기 위상 동기회로를 제어하기 위해서 다양한 제어값(DIVIDER : 필셀클럭을 분주해서 비디오의 원 신호를 복원하기 위한 제어값, VCO_RANGE : 전압제어 발진기의 발진범위를 제어하기 위한 제어값, CHARGE_PUMP_CURRENT : 전압제어 발진기에 입력되는 전류값 등)이 입력되는데, 이 값들은 각 비디오 포맷마다 고정된 값을 갖으며, '비디오 SYNC'가 복합 동기신호(Composite Sync)일 경우, 위상 동기회로(PLL)에 입력되는 '비디오 SYNC'가 수직 동기신호(VSYNC) 구간에서는 주기적으로 입력되지 못하므로, 이 입력을 무시하고 이전 픽셀 클럭을 계속 발생시키기 위해 코스트 신호(coast)를 입력한다.

한편, 상기 위상 동기회로(PLL)를 제어하기 위해 입력되는 각종 제어값(DIVIDER, VCO_RANGE, CHARGE_PUMP_CURRENT)을 조절하기 위해서는 비디오 포맷을 알아야 하며 또한, 코스트 신호(coast)를 발생하기 위해서 '비디오 SYNC'의 비 주기적인 구간, 즉, 수평 동기신호(HSYNC)가 아닌 구간의 측정이 필요하며, 코스트 신호(coast)의 발생 시 '비디오 SYNC'와 동기를 맞추어 발생시켜야 하고, 비디오 포맷은 HSYNC 와 VSYNC의 주기(이는 1frame 당 Line 수) 및 HSYNC 와 VSYNC의 극성(Polarity)으로부터 알 수 있다.

그러나, 상기와 같은 구성은 외부에서 코스트 신호(coast)를 발생할 수 있도록 설계해야 하기 때문에, 시스템 설계에 부담을 주며 추가적인 부품을 필요로 하는 문제점이 있다.

물론, 내부에서 코스트 신호(coast)를 발생할 수 있도록 설계된 것도 있으나, 이는 외부에서 특정 값을 입력하지 않고는 불가능한 구조를 가지고 있기 때문에, 입력 비디오 포맷을 판단할 수 없는 문제로 외부의 도움을 항상 필요로 하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 비디오용 ADC 혹은 비디오용 프로세서에서 복합 동기신호(Composite Sync) 입력으로부터 픽셀 클럭을 만드는 위상 동기회로(PLL : Phase Lock Loop)를 외부의 어떠한 입력 신호나 도움 없이 자동으로 제어하기 위한 비디오용 위상 동기회로의 자동 제어방법을 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은, 위상 동기회로에 입력되는 '비디오 SYNC'에서 수평 동기신호의 주기와 극성을 측정하는 단계와; 상기 '비디오 SYNC'로부터 측정한 값이 수평 동기신호가 아닌 경우, 균등화 펄스 구간인지 수직 동기신호 구간인지를 파악하여 해당 이벤트를 발생하는 단계와; 상기 수직 동기신호 이벤트를 이용하여 내부 수평 동기신호를 생성하는 단계와; 상기 내부 수평 동기신호를 이용하여 수직 동기신호의 주기와 극성을 측정하는 단계와; 상기 측정된 수평/수직 동기신호의 주기와 극성을 바탕으로 비디오의 포맷을 알아내고, 이를 근거로 각종 제어값 들을 생성하는 단계와; 상기 균등화 이벤트를 이용하여 균등화 펄스가 시작되는 수직 동기구간과 끝나는 수직 동기구간을 측정하고, 이를 바탕으로 코스트 신호(coast)를 생성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

본 발명은 HSYNC 와 VSYNC의 주기 및 HSYNC 와 VSYNC의 극성으로부터 비디오 포맷을 알아내고, 그로부터 위상 동기회로를 제어하기 위해 입력되는 각종 제어값(DIVIDER, VCO_RANGE, CHARGE_PUMP_CURRENT)을 조절할 수 있도록 하고 또한, '비디오 SYNC'의 비 주기적인 구간 즉, 수평 동기신호(HSYNC)가 아닌 구간을 측정하여 코스트 신호(coast)를 발생하고, 코스트 신호(coast)의 발생 시 '비디오 SYNC'와 동기를 맞추기 위한 내부 수평 동기신호를 생성하는 방법의 제공을 요지로 하며, 그 방법 알고리즘에 의한 장치 구성이 가능하도록 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도2는 본 발명에 의한 방법으로 구현한 위상 동기회로 제어장치를 보인 예시도로서, 하나의 칩(Chip) 형태로 구현되어 있다. 즉, 본 발명에 의한 방법으로 칩을 프로그램 함으로써, 외부로부터 어떠한 입력 신호나 도움 없이도 코스트 신호(coast) 및 각종 제어값(DIVIDER, VCO_RANGE, CHARGE_PUMP_CURRENT)을 자동 생성하여 위상 동기회로에 입력한다.

이때, 상기 칩으로 구현된 위상 동기회로 제어장치(PLL Controller)는, 하드웨어적으로도 구성할 수 있으나, 이는 단지 용어표현의 차이일 뿐이며, 그러한 하드웨어 블록 역시 프로그램으로 설계되므로 장치 및 방법에 따른 기능 및 구현상의 큰 차이는 없다.

그럼, 상기 위상 동기회로 제어장치를 구현하기 위한 구체적인 알고리즘에 대해서 도3 내지 도12를 참조하여 설명한다.

도3은 본 발명에 따라 위상 동기회로에 입력되는 '비디오 SYNC'에서 수평 동기신호(HSYNC)의 주기를 측정하는 과정을 보인 흐름도로서, 우선, 고정 클럭(clock)으로 '비디오 SYNC'의 하강 에지(Falling Edge)에서 다음 하강 에지까지 증가된 고정 클럭의 수(HSYNC_PERIOD)와, '비디오 SYNC'의 로우(Low) 구간에서만 증가된 고정 클럭의 수(HSYNC_LOW_PERIOD)를 측정한다(S101).

이때, 상기 고정 클럭과 '비디오 SYNC'는 비동기 신호이므로, 각 측정 시마다 ±1의 오차를 가질 수 있음을 고려하여, 이전 측정값과 동일한 주기를 갖는 클럭 인지를 판단한다(S102).

상기 측정과정(S101, S102)을 소정 횟수(20회) 반복하여(S103, S104), 모두 동일한 주기로 입력되었을 경우, 이를 수평 동기신호(HSYNC)의 주기로 판단하여 저장한다(S105).

상기 주기 판단이 완료되거나 측정 도중 동일하지 않은 주기의 클럭이 입력되었을 경우에는 카운트를 초기화하고 재 측정을 시도한다(S106).

이때, 수평 동기신호의 극성은, (HSYNC_PERIOD/2 > HSYNC_LOW_PERIOD) 이면 음극(Negative Polarity)이고, (HSYNC_PERIOD/2 < HSYNC_LOW_PERIOD) 이면 양극(Positive Polarity)으로 판단한다.

도4는 본 발명에 따라 비디오 균등화 펄스의 주기를 정의한 흐름도로서, 균등화 펄스(Equalization Pulse)의 주기는 수평 동기신호(HSYNC) 주기의 반이며, 로우/하이 구간도 수평 동기신호의 반에 해당되므로, 상기 'HSYNC_PERIOD' 와 'HSYNC_LOW_PERIOD'로부터 쉽게 구할 수 있다.

도5는 본 발명에 따라 수직 동기신호와 균등화 이벤트의 발생과정을 보인 흐름도로서, 상기 도3에서 '비디오 SYNC'로부터 측정한 값이 수평 동기신호(HSYNC)로 판단된 경우(S301), 수직 동기신호 및 균등화 이벤트 발생을 중단한다(S305).

만약, 상기 측정한 값이 수평 동기신호(HSYNC)가 아니라, 균등화 펄스인 경우(S302) 균등화 이벤트를 발생하고(S304), 균등화 펄스도 아닌 경우에는 수직 동기신호 이벤트를 발생한다(S303).

즉, 위상 동기회로(PLL)에 입력되는 '비디오 SYNC'가 만약 복합 동기신호(Composite SYNC)라면, 균등화 펄스 구간과 수직 동기신호(VSYNC) 구간동안 코스트 신호(coast)를 발생시켜, 이 구간 동안을 위상 동기회로에서 입력으로 사용하지 않도록 해주어야 하는데, 이를 위해서 수평 동기신호 구간이 아닐 경우, 수직 동기신호 이벤트나 균등화 이벤트를 발생시켜, 수직 동기신호 구간과 균등화 펄스 구간을 파악할 수 있도록 하는 것이다.

도6은 본 발명에 따라 내부 수평 동기신호 발생을 위한 카운트 과정을 보인 흐름도로서, 상기 도5에서 수직 동기신호(VSYNC) 이벤트가 발생했을 경우(S401), 내부 수평 동기신호 카운터(HSYNC_COUNTER)를 동기에 맞추어 저장한다(S402).

이때, 내부 수평 동기신호 카운터(HSYNC_COUNTER)의 입력 값이 0이 아닌데, 이것은 내부 수평 동기신호와 입력되는 '비디오 SYNC'의 동기를 맞추기 위한 것으로, 수직 동기신호(VSYNC)의 에지(Edge)보다 약간 앞선 곳에 내부 수평 동기신호(HSYNC)의 에지(Edge)를 둠으로써, 후에 발생시킬 코스트 신호(coast)로 입력 '비디오 SYNC'의 마스크 신호를 만들 때 유용하게 사용될 수 있도록 한다.

만약, 수직 동기신호(VSYNC) 이벤트가 발생하지 않았을 경우에는, 'HSYNC_COUNTER' 와 'HSYNC_PERIOD'가 같은지 확인하여(S403), 같을 경우에는 내부 수평 동기신호 카운터(HSYNC_COUNTER)의 입력 값이 0 이 되고(S404), 다를 경우에는 내부 수평 동기신호 카운터(HSYNC_COUNTER)를 1 증가시킨다(S405). 즉, 내부 동기신호 카운터(HSYNC_COUNTER) 와 수평 동기신호 주기(HSYNC_PERIOD)가 같을 때까지 'HSYNC_COUNTER'의 값을 카운트하는 것이다.

도7은 상기 도6에서 만든 내부 수평 동기신호 카운터(HSYNC_COUNTER)를 이용하여 내부 수평 동기신호(INTERNAL_HSYNC)를 발생시키는 과정을 보인 흐름도로서, 'HSYNC_COUNTER' 와 'HSYNC_PERIOD'가 같은지 확인하여(S501), 같을 경우에는 내부 수평 동기신호(INTERNAL_HSYNC)는 0을 입력하고(S502), 다를 경우에는 다시 'HSYNC_COUNTER'의 값이 M인지 확인하여(S503), 'HSYNC_COUNTER'의 값이 M인 경우 내부 수평 동기신호(INTERNAL_HSYNC)를 1로 한다(S504). 즉, 'HSYNC_COUNTER'의 값이 M인 동안에는 1(하이)을 출력하고, 'HSYNC_PERIOD'에서 상기 M값을 뺀 나머지 구간에서는 0(로우)를 출력함으로써 내부 수평 동기신호(고정 클럭)를 출력하는 것이다.

여기서, M 값은 내부 수평 동기신호의 동기 끝단(SYNC TIP)의 길이를 제어하는 값으로, 보통 50~100 사이의 숫자 중 아무거나 사용할 수 있다.

도8과 도9는 본 발명에 따라 입력 '비디오 SYNC'가 복합 동기신호(Composite SYNC)일 경우, 수직 동기신호(VSYNC)의 주기를 측정하기 위한 과정을 보인 흐름도로서, '비디오 SYNC'의 수평 동기신호(HSYNC)와 수직 동기신호(VSYNC) 입력이 모두 에지(Edge)를 가지는 경우는 동기가 분리되어 입력되는 경우이므로, 이때 수직 동기신호(VSYNC)의 주기는 하강 에지(Falling Edge)와 다음 하강 에지 사이의 구간동안, 수평 동기신호(HSYNC)의 하강 에지를 세어보면 프레임 당 라인 수를 파악할 수 있다.

그러나, 수직 동기신호의 입력이 에지(Edge)를 갖지 않는 경우는, 도8과 도9의 알고리즘을 통해서 수직 동기신호의 주기를 알아내야 한다.

즉, 수직 동기신호 이벤트(VSYNC_EVENT)가 발생했을 경우(S601), 수직 동기신호 카운터(VSYNC_COUNTER)의 입력 값을 0으로 하고(S602), 그 'VSYNC_COUNTER'의 값을 'VSYNC_PERIOD'로 입력한다(S603).

만약, 수직 동기신호 이벤트(VSYNC_EVENT)가 발생하지 않았을 경우에는(S601), 내부 수평 동기신호 하강 에지(INTERNAL_HSYNC_FALLING_EDGE)가 발생했는지 확인하여(S604), 발생했을 경우는 수직 동기신호 카운터(VSYNC_COUNTER)를 1 증가시킨다(S605).

도9는 본 발명에 따라 수직 동기신호(VSYNC)의 끝점 측정을 위한 과정을 보인 흐름도로서, 수직 동기신호 이벤트(VSYNC_EVENT)의 하강 에지(Edge)인가를 판단하여(S701), 하강 에지이면 상기 도8에서 카운트된 수직 동기신호 카운터(VSYNC_COUNTER) 값을 수직 동기신호의 끝점(VSYNC_END_POINT) 값으로 입력한다(S702).

즉, 수직 동기신호 이벤트(VSYNC_EVENT)가 발생하면 다음 수직 동기신호 이벤트가 발생할 때까지 내부 수평 동기신호를 카운트하여 수직 동기신호의 주기를 측정하는 것이다.

이상으로 상기 도3 내지 도8의 과정을 통해 측정된 수평/수직 동기신호의 주기(HSYNC_PERIOD, VSYNC_PERIOD)와 극성(HSYNC 극성, VSYNC 극성)를 토대로 입력 비디오의 포맷을 알 수 있으며, 그 비디오 포맷을 근거로 상술한 각종 제어값(DIVIDER, VCO_RANGE, CHARGE_PUMP_CURRENT, 이 제어값들은 비디오 포맷에 따라 고정된 값을 사용한다. 따라서, 비디오 포맷에 따라 고정된 값을 출력하면 된다.)들을 생성하여 위상 동기회로에 전달할 수 있도록 한다.

도10은 본 발명에 의해 균등화 펄스가 있을 경우, 그 시작 라인과 끝 라인을 파악하는 과정을 보인 흐름도로서, 도8과 도9에서 실시한 바와 같은 방법으로, 균등화 이벤트(EQUALIZATION_EVENT)의 상승 에지(RSING EDGE)인가를 판단하여(S801), 상승 에지이면 수직 동기신호 카운터(VSYNC_COUNTER) 값을 균등화 펄스의 시작점(EQUALIZATION_START_POINT)으로 입력하고(S802), 만약 상승 에지가 아닐 경우에는 균등화 이벤트(EQUALIZATION_EVENT)의 하강 에지(Edge)인가를 판단하여(S803), 하강 에지이면 수직 동기신호 카운터(VSYNC_COUNTER) 값을 균등화 펄스의 끝점(EQUALIZATION_END_POINT)으로 입력한다(S804).

상기와 같이 수직 동기신호의 능동(ACTIVE) 구간이 끝나는 라인 및 균등화 펄스가 시작되는 라인과 끝나는 라인을 파악하고 있다면, 이를 통해서 코스트 신호(coast)를 발생시킬 수 있다. 이때, 수직 동기신호의 시작 라인의 카운터 값은 항상 0이다.

도11은 본 발명에 따라 균등화 펄스가 없을 경우의 코스트 신호(coast) 발생 타이밍도이고, 도12는 본 발명에 따라 균등화 펄스가 있을 경우의 코스트 신호(coast) 발생 타이밍도로서, 위상 동기회로(PLL)에 입력될 '비디오 SYNC' 및 그와 함께 입력될 코스트 신호(coast)와의 관계를 나타낸다.

여기서, 내부 수평 동기신호(INTERNAL_HSYNC)는 입력 '비디오 SYNC'의 수평 동기신호(HSYNC)의 주기와는 동일하고, 시간은 3 측정 클럭 만큼 빠른 신호이며, 내부 수평 동기신호(INTERNAL_HSYNC)를 기준으로 수직 동기신호(VSYNC)의 발생 시작 라인과 끝 라인을 알 수 있고, 균등화 펄스의 발생 시작 라인과 끝 라인을 측정을 통해 알고 있으므로 코스트 신호(coast)를 발생할 수 있다.

그리고, 이때 발생한 코스트 신호(coast)를 3 측정 클럭 만큼 지연시킨 코스트 신호(coast)와 오아링(OR-ing)된 신호를 위상 동기회로에 전달하는 코스트 신호(coast)로 사용하며, 도11과 도12의 라인 넘버(LINE NUMBER)에서 'A'는 수직 동기신호(VSYNC)의 시작 라인과 끝 라인을 나타내며, 'B'는 균등화 펄스의 시작 라인과 끝 라인을 나타낸다.

내부 코스트 신호(coast)가 발생하는 시점은, 수직 동기신호(VSYNC)의 입력이 없으며 동시에 균등화 펄스가 없다면, (VSYNC_COUNTER >= VSYNC_START_POINT) 또는 (VSYNC_COUNTER < VSYNC_END_POINT) 가 된다. 즉, (VSYNC_START_POINT) 에서 (VSYNC_END_POINT-1)까지 코스트 신호(coast)를 발생한다.

다음, 수직 동기신호의 입력이 없으나 균등화 펄스가 있다면, (VSYNC_COUNTER >= EQ_START_POINT) 또는 (VSYNC_COUNTER < EQ_END_POINT)이다. 즉, (EQ_START_POINT)에서 (EQ_END_POINT-1)까지 코스트 신호(coast)를 발생한다.

이상으로, 본 발명은 위상 동기회로를 제어하는데 있어서, 외부 레지스터를 필요로 하지 않으며 다양한 복합 동기신호(Composite Sync) 입력에 무관하게 제어할 수 있고, 입력되는 '비디오 SYNC'만으로 자동으로 비디오 포맷을 정의하며, 균등화 펄스(Equalization Pulse)와 같은 구간의 마스크를 자동 수행하므로, 이를 지원하기 위해 외부에서 수동으로 입력되어야 할 레지스터를 필요로 하지 않으며, 수직 동기신호(VSYNC)의 시작 지점에서, 내부 수평 동기신호(HSYNC) 픽셀 카운터를 0이 아닌 특정 상수로 초기화함으로써, 발생시킬 신호들의 지연 효과를 쉽게 구현할 수 있고, 상기 과정을 통해 만들어진 코스트 신호(coast)를 소정시간 지연된 신호와 오아링 함으로써 COAST 구간 전체를 마스크 할 수 있도록 하는 특징이 있다.

이상에서 설명한 바와 같이 본 발명 비디오용 위상 동기회로의 자동 제어방법은, 비디오용 ADC 혹은 비디오용 프로세서에서 복합 동기신호 입력으로부터 픽셀 클럭을 만드는 위상 동기회로를 외부의 어떠한 입력 신호나 도움 없이 자동으로 제어할 수 있도록 함으로써, 설계자의 부담과 시스템의 비용을 절감하도록 하는 효과가 있고, 또한, 비디오용 ADC나 아날로그 입력을 받아들이는 모든 비디오 프로세서에 적용하여 쉽게 PLL을 제어할 수 있도록 하는 효과가 있다.

Claims

위상 동기회로에 입력되는 '비디오 SYNC'에서 수평 동기신호의 주기와 극성을 측정하는 단계와; 상기 '비디오 SYNC'로부터 측정한 값이 수평 동기신호가 아닌 경우, 균등화 펄스 구간인지 수직 동기신호 구간인지를 파악하여 해당 이벤트를 발생하는 단계와; 상기 수직 동기신호 이벤트를 이용하여 내부 수평 동기신호를 생성하는 단계와; 상기 내부 수평 동기신호를 이용하여 수직 동기신호의 주기을 측정하는 단계와; 상기 측정된 수평/수직 동기신호의 주기와 극성을 바탕으로 비디오의 포맷을 알아내고, 이를 근거로 각종 제어값 들을 생성하는 단계와; 상기 균등화 이벤트를 이용하여 균등화 펄스가 시작되는 수직 동기구간과 끝나는 수직 동기구간을 측정하고, 이를 바탕으로 코스트 신호(coast)를 생성하는 단계를 포함하여 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 '비디오 SYNC'로부터의 수평 동기신호의 주기 측정은,

고정 클럭(clock)으로 '비디오 SYNC'의 하강 에지에서 다음 하강 에지까지 증가된 고정 클럭의 수(HSYNC_PERIOD)와, '비디오 SYNC'의 로우(Low) 구간에서만 증가된 고정 클럭의 수(HSYNC_LOW_PERIOD)를 측정하는 과정과;

상기 각 측정 시마다 소정의 오차를 고려하여 이전 측정값과 동일한 주기를 갖는 클럭 인지를 판단하는 과정과;

상기 측정과정을 소정 횟수 반복하여 모두 동일한 주기로 입력되었을 경우, 이를 수평 동기신호의 주기로 판단하여 저장하는 과정을 포함하여 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 수평 동기신호의 극성은, (HSYNC_PERIOD/2 > HSYNC_LOW_PERIOD) 이면 음극이고, (HSYNC_PERIOD/2 < HSYNC_LOW_PERIOD) 이면 양극으로 판단하는 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항 또는 제3항에 있어서, 상기 균등화 펄스(Equalization Pulse)의 주기는, 수평 동기신호의 주기(HSYNC_PERIOD) 및 로우/하이 구간(HSYNC_LOW_PERIOD)의 반에 해당되는 구간으로 판단하도록 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 수직 동기신호와 균등화 이벤트의 발생은,

'비디오 SYNC'로부터 측정한 값이 수평 동기신호가 아닌 경우, 균등화 펄스인지 판단하여 균등화 이벤트를 발생하고,

상기 균등화 펄스도 아닌 경우 수직 동기신호 이벤트를 발생하여 수직 동기신호 구간과 균등화 펄스 구간을 파악할 수 있도록 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 내부 수평 동기신호의 발생은,

수직 동기신호 이벤트의 발생을 검출하여 내부 수평 동기신호 카운터를 동기에 맞추어 소정값으로 저장하는 과정과;

내부 동기신호 카운터(HSYNC_COUNTER) 와 수평 동기신호 주기(HSYNC_PERIOD)가 같을 때까지, 'HSYNC_COUNTER'의 값을 상기 저장된 소정값(X)으로부터 다른 소정값(M)이 될 때까지 카운트하는 과정과;

상기 'HSYNC_COUNTER'의 값이 소정값(M)이 될 때까지는 하이 신호를 출력하고, 그 소정값(M) 이후부터 수평 동기신호 주기(HSYNC_PERIOD)까지는 로우 신호를 출력하는 과정으로 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제6항에 있어서, 상기 소정값(X)은 수직 동기신호(VSYNC)의 에지(Edge)보다 약간 앞선 곳에 수평 동기신호(HSYNC)의 에지(Edge)를 두기 위한 값이고,

다른 소정값(M)은 내부 수평 동기신호의 동기 끝단(SYNC TIP)의 길이를 제어하는 값인 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 수직 동기신호의 주기는,

수직 동기신호 이벤트(VSYNC_EVENT)가 발생했을 경우, 다음 수직 동기신호 이벤트가 발생할 때까지, 수직 동기신호 카운터(VSYNC_COUNTER)를 통해 내부 수평 동기신호를 카운트하여, 수직 동기신호의 주기를 측정하도록 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.
제1항에 있어서, 상기 내부 코스트 신호(coast)를 발생하는 시점은,

수직 동기신호의 입력이 없고 균등화 펄스도 없다면, '수직 동기신호 카운터(VSYNC_COUNTER) >= 수직 동기신호 시작점(VSYNC_START_POINT)' 또는, '수직 동기신호 시작점(VSYNC_START_POINT) < 수직 동기신호 끝점(VSYNC_END_POINT)' 이 되며,

수직 동기신호의 입력이 없고 균등화 펄스가 있다면, '수직 동기신호 시작점(VSYNC_START_POINT) >= 균등화 펄스 시작점(EQ_START_POINT)' 또는, '수직 동기신호 시작점(VSYNC_START_POINT) < 균등화 펄스 끝점(EQ_END_POINT)' 이 되도록 이루어진 것을 특징으로 하는 비디오용 위상 동기회로의 자동 제어방법.