KR100585647B1 - 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법 - Google Patents

엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법 Download PDF

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Abstract

본 발명은 엠펙(MPEG) 비디오 디코더에서의 매크로 블록 애더 제어 방법에 관한 것으로, 종래 기술에 있어서 메모리를 억세스(access)하거나 메모리가 다른 모듈(VDP,TP,HOST 등)과 공유하게 될 경우 비디오 디코더 전체에서 필요로 하는 동작 래턴시(latency)가 증가함으로써, 비디오 디코더 자체의 래턴시(latency)를 최소화하지 못할 경우 디코더 자체는 물론 다른 모듈(VDP,TP,HOST 등)의 메모리 제어를 원활히 수행할 수 없는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 오퍼랜드준비신호 및 오퍼랜드요구신호에 따라 매크로 블록 애더(Macro Block Adder)에서 픽셀차값과 보상된 픽셀값을 오퍼랜드로 입력받아 애딩하는 제 1단계와; 메모리쪽 버퍼가 대기 상태에 있는 지를 판단하여, 버퍼가 대기 상태에 있으면 애딩한 결과를 상기 버퍼로 출력하고, 그렇지 않으면 애딩한 결과를 출력하지 않는 제 2단계와; 상기 제 2단계에서 애딩한 결과를 상기 버퍼로 출력하는 도중에 소정 시간이 경과하면, 상기 제 1단계로 궤환하는 제 3단계로 이루어진 방법을 제공하여, 매크로 블록 애더의 애딩(adding) 동작시 매크로 블록 애더가 메모리쪽 버퍼의 대기상태 및 각 오퍼랜드의 대기상태를 파악하여 애딩(adding)을 수행함과 아울러 그 애딩(adding)을 수행하는 중에 소정의 시간이 경과하면 오퍼랜드요구신호(operand_request)를 출력하여 다른 매크로 블록에 대한 연산을 수행함으로써, 매크로 블록 애더의 동작 래턴시(latency)가 최소화되어 메모리의 제어에 필요한 충분한 시간 확보가 가능하게 됨과 아울러 그에 따라 메모리 제 어를 용이하게 할 수 있는 효과가 있다.

Description

엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법{MACRO BLOCK ADDER CONTROL METHOD IN MPEG VIDEO DECODER}
도1은 종래 엠펙 비디오 디코더의 구성을 보인 블록도.
도2는 도1에서, 종래 매크로 블록 애더의 전반적인 제어 신호의 타이밍도.
도3은 본 발명 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법의 동작 흐름을 보인 타이밍도.
도4는 도3에서, 본 발명 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법에 의한 각 신호의 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 가변길이코드 디코더 20 : 인버스스캔/역양자화부(IS/IQ)
30 : 계수 버퍼부 40 : 역이산코사인변환부(IDCT)
50 : 움직임 보상부 60 : 프레임 메모리
70 : 프리딕션 버퍼부 80 : 매크로 블록 애더
90 : 스토어 버퍼부
본 발명은 엠펙(MPEG:Motion Picture Expert Group) 비디오 디코더에 관한 것으로, 특히 매크로 블록 애더(Macro Block Adder)의 애딩(adding) 동작시 매크로 블록 애더가 메모리쪽 버퍼의 대기상태 및 각 오퍼랜드의 대기상태를 파악하여 애딩(adding)을 수행함과 아울러 그 애딩(adding)을 수행하는 중에 소정의 시간이 경과하면 오퍼랜드요구신호(operand_request)를 출력하여 다른 매크로 블록에 대한 연산을 수행하는 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법에 관한 것이다.
HDTV(High Definition Television, 이하 "고화질 티브이"라 함)에서 비디오 디코더의 디코딩 시간은 메모리로부터 디스플레이 장치가 한 화면의 데이터를 읽어서 화면에 디스플레이 하는 간격보다 짧아야 하는데, 보통 고화질 티브이의 포맷중 가장 큰 데이터를 가지는 1920×1080 30i의 경우, 비디오 디코더의 디코딩 시간은 1920×540의 톱(top) 혹은 보텀(bottom) 필드에 해당하는 데이터를 16.7ms 안에 디코딩해야 하고, 이를 매크로 블록(macro block)의 수로 따져보면 120×34=4080 개에 해당한다.
그리고, 4개의 픽셀단위로 애딩(adding)할 경우 하나의 매크로 블록을 구성하는 384개의 픽셀을 처리하기 위해서 96 클록사이클(clock cycle)이 필요하지만, 실제 매크로 블록의 처리에는 96 클록 외에 역이산 코사인 변환기(IDCT)의 출력을 요구(request)하고, 움직임 보상(Motion Compensation)된 결과를 요구(request)한 다음 데이터가 출력될 때까지의 지연 사이클이 필요하므로, 동작 래턴시(latency)는 대략 40∼50 사이클 정도 된다.
한편, 비디오 디코더의 동작 클록은 54㎒를 이용하므로 18.5ns의 주기를 갖는데, 이로 인해 매크로 블록 하나를 디코딩하는데 필요한 사이클이 150 클록정도 된다고 하여도 54㎒의 클록이면 충분한 디코딩 시간을 확보할 수 있다.
하지만, 이는 메모리의 액세스에 필요한 대역폭을 고려하지 않을 때이며, 메모리를 다른 모듈(VDP,TP,HOST 등)과 공유하게 되면 비디오 디코더 자체의 래턴시(latency)는 최소화할 필요가 있다.
도1은 종래 엠펙 비디오 디코더의 구성을 보인 블록도로서, 이에 도시된 바와 같이 엔코딩된 데이터를 입력받아 이를 디코딩하여 가변길이코드(VLC:Variable Length Code) 및 이산코사인변환(DCT:Discrete Cosine Transform)계수와 움직임 벡터를 출력하는 가변길이코드 디코더(10)와; 상기 가변길이코드(VLC) 및 이산코사인변환(DCT)계수를 입력받아 이를 스캔한 다음 역양자화(inverse quantization)한 이산코사인변환(DCT) 계수를 출력하는 인버스스캔/역양자화부 (Inverse Scan/Inverse Quantization)(20)와; 상기 인버스스캔/역양자화부(IS/IQ) (20)의 이산코사인변환(DCT) 계수를 입력받아 버퍼링하는 계수 버퍼부(30)와; 상기 계수 버퍼부(30)에서 버퍼링된 이산코사인변환(DCT) 계수를 역이산코사인변환 (inverse discrete cosine transform)하여 픽셀차값(difference pixel value)으로 출력하는 역이산코사인변환부(Inverse DCT)(40)와; 상기 가변길이코드 디코더(10)로 부터 움직임 벡터를 입력받아 이를 소정값으로 보상하여 보상된 픽셀값으로 출력하는 움직임 보상부(50)와; 상기 움직임 보상부(50)의 보상된 픽셀값을 저장하는 프레임 메모리(60)와; 상기 프레임 메모리(60)에 저장된 보상된 픽셀값을 버퍼링하는 프리딕션(prediction) 버퍼부(70)와; 상기 역이산코사인변환부(IDCT)(40)의 픽셀차값(difference pixel value)과 상기 프리딕션 버퍼부(70)의 보상된 픽셀값을 애딩(adding)하여 디코딩된 픽셀(decoded pixel)로 출력하는 매크로 블록 애더(Macro Block Adder)(80)와; 상기 매크로 블록 애더(80)의 디코딩된 픽셀(decoded pixel)을 버퍼링하여 상기 프레임 메모리(60)로 출력하는 스토어(store) 버퍼부(90)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.
가변길이코드 디코더(10)는 엔코딩된 데이터를 압축된 코드 혹은 부호화 방식에 따라 디코딩하여 가변길이코드(VLC:Variable Length Code) 및 이산코사인변환 (DCT:Discrete Cosine Transform)계수와 움직임 벡터로 출력한다.
그러면, 인버스스캔/역양자화부(IS/IQ)(20)는 상기 가변길이코드(VLC) 및 이산코사인변환(DCT)계수를 입력받아 이를 스캔(scan)한 다음 역양자화(inverse quantiza tion)하여 이산코사인변환(DCT) 계수로 계수 버퍼부(30)로 출력하는데, 이때 상기 계수 버퍼부(30)는 이를 버퍼링하여 역이산코사인변환부(IDCT)(40)로 출력한다.
그리고, 상기 역이산코사인변환부(IDCT)(40)는 상기 계수 버퍼부(30)에서 버퍼링된 이산코사인변환(DCT) 계수를 역이산코사인변환(inverse discrete cosine trans form)하여 픽셀차값(difference pixel value)을 출력한다.
한편, 움직임 보상부(50)는 상기 가변길이코드 디코더(10)로부터 움직임 벡터를 입력받아 이를 소정값으로 보상하여 보상된 픽셀값으로 출력하고, 이를 프레임의 종류(I,B,P 프레임)에 따라 프레임 메모리(60)에 저장하는데, 상기 프레임 메모리(60)에 저장된 상기 움직임 보상부(50)의 보상된 펙셀값은 프리딕션 (prediction) 버퍼부(70)에서 버퍼링되어 매크로 블록 애더(80)로 출력된다.
그리고, 상기 매크로 블록 애더(80)는 상기 역이산코사인변환부(IDCT)(40)의 픽셀차값(difference pixel value)과 상기 프리딕션 버퍼부(70)의 보상된 픽셀값을 입력 오퍼랜드(operand)로 하여 애딩(adding)한 다음 디코딩된 픽셀(decoded pixel)로 출력하는데, 이 디코딩된 픽셀(decoded pixel)은 스토어(store) 버퍼부(90)에서 버퍼링되어 다시 프레임 메모리(60)로 출력된다.
여기서, 상기 계수 버퍼부(30) 및 프리딕션 버퍼부(70)는 각 모듈의 동작 지연에 따른 시간차를 없애 주는 역할을 하고, 상기 스토어 버퍼부(90)는 디코딩된 픽셀을 버퍼링하여 프레임 메모리(60)에 저장함과 아울러 상기 프레임 메모리(60)의 제어를 원활하게 하기 위해 타이밍을 확보하는 역할을 한다.
한편, 상기 매크로 블록 애더(80)와 이의 오퍼랜드(픽셀차값 및 보상된 픽셀값)의 입출력신호는, 우선 도2의 (a)와 같이 동작모드선택신호(operation_parameter)가 "액티브"되어 동작모드가 결정되면, 상기 매크로불록 애더(80)가 도2의 (b) 내지 (c)와 같이 오퍼랜드준비신호(operand_ready) 및 오퍼랜드요구신호(operand_ request)를 출력하고, 이를 입력받은 역이산코사인변환부(IDCT)(40)와 프리딕션 버퍼부(70)는 도2의 (d)와 같이 오퍼랜드스트로브신호(operand_strb)를 "액티브"한 다 음 각각의 오퍼랜드를 출력하고, 도2의 (e)와 같이 스토어유효신호(str_valid)가 "액티브"인 구간이 되면 매크로 블록 애더(80)는 애딩(adding)한 다음 그 결과를 스토어 버퍼부(90)를 통해 프레임 메모리(60)에 저장한다.
여기서, 상기 스토어유효신호(str_valid)가 "액티브"된 구간은 대략 96클록 정도 이다.
그리고, 매크로 블록 하나에 대한 애딩(adding)이 끝난 후에 다음 매크로 블록의 애딩(adding)을 수행하기 위해서는 오퍼랜드를 요구(request)하고 인에이블될 때까지의 공백기간(dummy cycle)이 생긴다.
이 공백기간은 계수 버퍼부(30)에 있는 픽셀차값(difference pixel value)을 얻는 데 필요한 역이산코사인변환부(IDCT)(40)의 래턴시(latency)인 32에서 33 정도의 클록과 프리딕션 버퍼부(70)의 출력을 얻는데 필요한 5 클록, 그리고 매크로 블록 애더(80) 자체적인 제어에 필요한 지연시간까지 포함되어 최소한 45∼50 클록이 된다.
그러나, 상기에서와 같이 종래의 기술에 있어서 메모리를 억세스(access)하거나 메모리가 다른 모듈(VDP,TP,HOST 등)과 공유하게 될 경우 비디오 디코더 전체에서 필요로 하는 동작 래턴시(latency)가 증가함으로써, 비디오 디코더 자체의 래턴시(latency)를 최소화하지 못할 경우 디코더 자체는 물론 다른 모듈(VDP,TP,HOST 등)의 메모리 제어를 원활히 수행할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 매크로 블록 애더의 애딩(adding) 동작시 매크로 블록 애더가 메모리쪽 버퍼의 대기상태 및 각 오퍼랜드의 대기상태를 파악하여 애딩(adding)을 수행함과 아울러 그 애딩(adding)을 수행하는 중에 소정의 시간이 경과하면 오퍼랜드요구신호 (operand_request)를 출력하여 다른 매크로 블록에 대한 연산을 수행하도록 하는 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법을 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 오퍼랜드준비신호 및 오퍼랜드요구신호에 따라 매크로 블록 애더에서 픽셀차값과 보상된 픽셀값을 오퍼랜드로 입력받아 애딩하는 제 1단계와; 메모리쪽 버퍼가 대기 상태에 있는 지를 판단하여, 버퍼가 대기 상태에 있으면 애딩한 결과를 상기 버퍼로 출력하고, 그렇지 않으면 애딩한 결과를 출력하지 않는 제 2단계와; 상기 제 2단계에서 애딩한 결과를 상기 버퍼로 출력하는 도중에 소정 시간이 경과하면, 상기 제 1단계로 궤환하는 제 3단계로 이루어진 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 엠펙 비디오 디코더에서의 메크로 블록 애더 제어 방법의 동작흐름을 보인 타이밍도로서, 이에 도시한 바와 같이 오퍼랜드준비신호(operand_ready) 및 오퍼랜드요구신호(operand_request)에 따라 매크로 블록 애더(80)에서 픽셀차값(difference pixel value)과 보상된 픽셀값을 오퍼랜드로 입력받아 애딩(adding)하는 제 1단계와; 스토어 버퍼(90)가 대기 상태에 있는 지를 판단하 여, 상기 스토어 버퍼(90)가 대기 상태에 있으면 애딩(adding)한 결과(decoded pixel)를 상기 버퍼(90)로 출력하고, 그렇지 않으면 애딩(adding)한 결과(decoded pixel)를 출력하지 않는 제 2단계와; 상기 제 2단계에서 애딩(adding)한 결과(decoded pixel)를 상기 스토어 버퍼(90)로 출력하는 도중에 소정 시간이 경과하면, 상기 제 1단계로 궤환하는 제 3단계로 이루어진다.
또한, 본 발명의 각 단계를 수행하기 위한 구성은, 도1에 도시한 바와 같이 엔코딩된 데이터를 입력받아 이를 디코딩하여 가변길이코드(VLC:Variable Length Code) 및 이산코사인변환(DCT:Discrete Cosine Transform)계수와 움직임 벡터를 출력하는 가변길이코드 디코더(10)와; 상기 가변길이코드(VLC) 및 이산코사인변환(DCT)계수를 입력받아 이를 스캔한 다음 역양자화(inverse quantization)한 이산코사인변환(DCT) 계수를 출력하는 인버스스캔/역양자화부(Inverse Scan/ Inverse Quant ization)(20)와; 상기 인버스스캔/역양자화부(IS/IQ)(20)의 이산코사인변환(DCT) 계수를 입력받아 버퍼링하는 계수 버퍼부(30)와; 상기 계수 버퍼부(30)에서 버퍼링된 이산코사인변환(DCT) 계수를 역이산코사인변환(inverse discrete cosine transform)하여 픽셀차값(difference pixel value)으로 출력하는 역이산코사인변환부(Inverse DCT)(40)와; 상기 가변길이코드 디코더(10)로부터 움직임 벡터를 입력받아 이를 소정값으로 보상하여 보상된 픽셀값으로 출력하는 움직임 보상부(50)와; 상기 움직임 보상부(50)의 보상된 픽셀값을 저장하는 프레임 메모리(60)와; 상기 프레임 메모리(60)에 저장된 보상된 픽셀값을 버퍼링하는 프리딕션(prediction) 버퍼부(70)와; 상기 역이산코사인변환부(IDCT)(40)의 픽셀차값 (difference pixel value)과 상기 프리딕션 버퍼부(70)의 보상된 픽셀값을 애딩(adding)하여 디코딩된 픽셀(decoded pixel)로 출력하는 매크로 블록 애더(Macro Block Adder)(80)와; 상기 매크로 블록 애더(80)의 디코딩된 픽셀(decoded pixel)을 버퍼링하여 상기 프레임 메모리(60)로 출력하는 스토어(store) 버퍼부(90)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 일반적인 동작은 종래와 동일하다.
다만, 매크로 블록 애더(80)가 상기 스토어 버퍼부(90)가 대기 상태에 있는지 여부와 각 오퍼랜드(operand)의 준비 상태를 확인한 후에야 애딩(adding)을 수행하고, 그 애딩(adding)을 수행하는 중에 소정의 시간이 경과하면 오퍼랜드 요구신호(operand_request)를 출력하여 다른 매크로 블록에 대한 연산을 수행하는 파이프라인(pipe-line)구조를 갖는 것이 다르다.
즉, 상기 매크로 블록 애더(80)와 이의 오퍼랜드(픽셀차값 및 보상된 픽셀값)는 핸드쉐이킹(handshaking)방법을 이용하여 인터페이스가 이루어지는데, 우선 동작모드선택신호(operation_parameter)가 "액티브"되어 동작모드가 결정되면 인버스스캔/역양자화부(IS/IQ)(20)에서 출력된 이산코사인변환(DCT) 계수가 계수 버퍼부(30)에 임시 저장된다.
그리고, 매크로 블록 애더(80)가 오퍼랜드준비신호(operand_ready) 및 오퍼랜드요구신호(operand_request)를 출력하면, 도4의 (a) 내지 (c)와 같이 계수스트로브신호(coeff_strb) 및 아이디씨티유효신호(idct_valid)가 "액티브" 상태가 되어 아이디씨티출력신호(idct_output)가 "액티브"인 구간에 필셀차값을 출력한다.
그리고, 아이디씨티유효신호(idct_valid)가 "액티브" 상태가 된 후 매크로 블록 애더(80)가 프리딕션 버퍼부(70)에 요구(request)신호를 출력하면, 이에 따라 상기 프리딕션 버퍼부(70)가 도4의 (d) 내지 (e)와 같이 프리딕션 인에이블신호(prediction_enable)를 출력하면서 프리딕션출력신호(prediction_ output)가 "액티브"인 구간에 보상된 픽셀값을 출력한다.
그러면, 매크로 블록 애더(80)는 스토어 버퍼부(90)가 대기 상태에 있는지를 판단하여 상기 스토어 버퍼부(90)가 대기 상태일 경우 도4의 (f)와 같이 스토어유효신호(str_valid)를 "액티브" 상태로 하고, 이에 따라 상기 매크로 블록 애더(80)에서 애딩(adding)한 결과를 도4의 (g)와 같이 스토어데이터 인에이블신호(str_d)가 "액티브" 인 구간에 상기 스토어 버퍼부(90)를 통해 프레임 메모리(60)에 저장한다.
여기서, 상기 매크로 블록 애더(80)가 다음 매크로 블록에 대한 데이터를 애딩(adding)이 수행중인 중간에 요구(request)하는 동작을 도3의 타이밍도를 참조하여 설명하면, 도3의 (a)와 같이 동작모드선택신호(operation_parameter)가 "액티브"되어 동작모드가 결정되면 상기 매크로 블록 애더(80)는 도3의 (b) 내지 (c)와 같이 오퍼랜드준비신호(operand_ready)를 출력하고 나서 최소한 1클록 뒤에 오퍼랜드요구신호(operand_request)를 출력한다.
이때, 역이산코사인변환부(IDCT)(40)는 역이산코사인 변환된 픽셀차값(difference pixel value)을 32 또는 33 클록의 래턴시(latency)를 갖고 출력하게 된다.
그러면, 오퍼랜드스트로브신호(coeff_strb)가 도3의 (d)와 같이 상기 오퍼랜드요구신호(operand_request)가 "액티브" 된지 최소한 3클록 내에 "액티브" 되어 각 오퍼랜드가 매크로 블록 애더(80)로 입력된다.
그리고, 상기 매크로 블록 애더(80)는 스토어 버퍼부(90)가 대기 상태에 있는 지를 판단하여 상기 스토어 버퍼부(90)가 대기 상태에 있을 경우, 도3의 (e)와 같이 스토어유효신호(str_valid)가 "액티브"인 구간에서 애딩(adding)한 데이터를 상기 스토어 버퍼부(90)를 통해 프레임 메모리(60)에 저장하며, 이때 상기 스토어유효신호(str_valid)가 "액티브"된 구간은 대략 96클록 정도 이다.
여기서, 매크로 블록 하나에 대한 애딩(adding)이 끝난 후에 다음 매크로 블록의 애딩(adding)을 수행하기 위해 오퍼랜드를 요구(request)하고 인에이블될 때까지 공백기간(dummy cycle)이 생기는데, 이 공백 기간을 줄이기 위해 상기 스토어유효신호(str_valid)가 "액티브"된 구간에서 소정의 시간(대략 56클록 정도 이후)이 경과하면 오퍼랜드준비신호(operand_ready)가 다시 "액티브" 되어 다른 데이터를 연산할 준비를 한다.
즉, 상기 매크로 블록 애더(80)는 오퍼랜드를 요구하고 나서 오퍼랜드가 인에이블될 때까지의 래턴시(latency)를 예측하여 미리 다음 매크로 블록의 오퍼랜드를 요구하는 파이프라인(pipe-line)구조로 동작하므로, 스토어유효신호(str_valid)가 "액티브" 상태인 다른 구간(최초의 56 클록 이후의 40 클록에 해당하는 구간) 동안 매크로 블록 애더(80)는 오퍼랜드준비신호(operand_ready) 및 오퍼랜드요구신호 (operand_request)를 출력하여 다른 연산을 연속하여 수행할 수 있게 하고, 이때 스토어유효신호(str_valid)는 "디스에이블"된 다음 최소한 3 클록 이후에 다시 "액티브" 상태가 되므로 불필요한 공백기간이 줄게 되어 상기 매크로 블록 애더(80)의 동작 래턴시(latency)가 최소화된다.
이상에서 설명한 바와 같이 본 발명은 매크로 블록 애더의 애딩(adding) 동작시 매크로 블록 애더가 메모리쪽 버퍼의 대기상태 및 각 오퍼랜드의 대기상태를 파악하여 애딩(adding)을 수행함과 아울러 그 애딩(adding)을 수행하는 중에 소정의 시간이 경과하면 오퍼랜드요구신호(operand_request)를 출력하여 다른 매크로 블록에 대한 연산을 수행함으로써, 매크로 블록 애더의 동작 래턴시(latency)가 최소화되어 메모리의 제어에 필요한 충분한 시간 확보가 가능하게 됨과 아울러 그에 따라 메모리 제어를 용이하게 할 수 있는 효과가 있다.

Claims (2)

  1. 오퍼랜드준비신호 및 오퍼랜드요구신호에 따라 매크로 블록 애더에서 픽셀차값과 보상된 픽셀값을 오퍼랜드로 입력받아 애딩하는 제 1단계와; 메모리쪽 버퍼가 대기 상태에 있는 지를 판단하여, 버퍼가 대기 상태에 있으면 애딩한 결과를 상기 버퍼로 출력하고, 그렇지 않으면 애딩한 결과를 출력하지 않는 제 2단계와; 상기 제 2단계에서 애딩한 결과를 상기 버퍼로 출력하는 도중에 소정 시간이 경과하면, 상기 제 1단계로 궤환하는 제 3단계로 이루어진 것을 특징으로 하는 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법.
  2. 제 1항에 있어서, 상기 제 1단계는 매크로 블록 애더에서 오퍼랜드를 요구하고 나서 오퍼랜드가 인에이블될 때까지의 래턴시를 예측하여 미리 다음 매크로 블록의 오퍼랜드를 요구하는 파이프라인(pipe-line)구조로 동작하는 것을 특징으로 하는 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법.
KR1019990066264A 1999-12-30 1999-12-30 엠펙 비디오 디코더에서의 매크로 블록 애더 제어 방법 KR100585647B1 (ko)

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* Cited by examiner, † Cited by third party
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JPH1066075A (ja) * 1996-03-28 1998-03-06 Sanyo Electric Co Ltd 復号開始制御装置及び復号装置
KR19990022849A (ko) * 1996-04-12 1999-03-25 이데이 노부유끼 화상 인코딩 장치와 방법 및 화상 인코딩 프로그램이 기록된 매체
KR19990043437A (ko) * 1997-11-29 1999-06-15 전주범 브이오디 클라이언트의 디코딩 제어 방법

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