JP2000253405A - ビデオ復号化のためのパイプライン回路 - Google Patents

Abstract

(57)【要約】 【課題】 ビデオ復号化のためのパイプライン回路であ
って、能率的なデータフローの制御が、いわゆるデータ
管理器を導入することによって達成される。 【解決手段】 データ管理器は、一つまたはそれ以上の
メモリユニットと制御手段によって構成される。これに
より、全体のビデオ復号化システムが非同期モードにお
いて動作することを可能にする。全体の回路の特殊な設
計は、簡易な実用化と低電力消費を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオ復号化のた
めのパイプライン回路に関する。更に詳しくは、本発明
はデジタルビデオデコーダに使用するためのパイプライ
ン回路に関する。

【０００２】

【従来の技術】多くのマルチメデイア及び通信システム
はビデオビットスツリームを変換し、符号化された静止
画またはビデオシークエンスを構成する、ビデオデコー
ダを必要とする。ビデオ信号は、通常、莫大な量の情報
を含み、重い計算負担と大きな記憶装置が、これら信号
を処理するために必要となる。従って、ビデオデコーダ
の設計に課せられた問題は、検索されるビデオ信号をど
のように復号化するかというだけでなく、このような複
雑な復号化機能を、小さなチップサイズと妥当な電力消
費を持った、単一のＶＬＳＩチップに、どのように統合
するかということである。

【０００３】ＤＣＴに基づく変換画像圧縮は、動画符号
化のために都合の良い、成功した技術である。この技術
を使った、ビデオシークエンス圧縮法は、標準化されて
いる（”ＩＳ１３８１８−Ｇｅｎｅｒｉｃ Ｃｏｄｉｎ
ｇ ｏｆ Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅｓ ａｎｄ
Ａｓｓｏｃｉａｔｅｄ Ａｕｄｉｏ” ｂｙ ｔｈｅＩ
ｎｔｅｒｎａｔｉｏｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ
ｆｏｒ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ，ＩＳＯ
ＭＰＥＧ Ｄｏｃｕｍｅｎｔ，ＩＳＯ−ＩＥＣ／ＪＴＣ
１／ＳＣ２／ＷＧ１１，１９９４を参照）。

【０００４】いくつかのＶＬＳＩビデオ復号化アーキテ
クチャーが、ビデオビットスツリームの復号化のため設
計されている（例えば、”Ｖｉｄｅｏ ＤＳＰ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ ｆｏｒ ＭＰＥＧ２ ＣＯＤＥ
Ｃ”ｂｙ Ｔ．Ａｒａｋｉ，Ｍ．Ｔｏｙｏｋｕｒａ，
Ｙ．Ａｋｉｙａｍａ，Ｈ．Ｔａｋｅｎｏ，Ｂ．Ｗｉｌｓ
ｏｎ，Ｋ．Ａｏｎｏ，ＩＣＡＳＳＳＰ、及び”Ｖｉｄｅ
ｏ Ｄｅｃｏｄｅｒ” ｂｙ Ｄ．Ｐ．Ｃｈｅｎｅｙ，
Ｖ．Ｃ．Ｃｏｎｚｏｌａ，Ｃ．Ｈ．Ｎａｇａｉ，Ｒ．
Ｔ．Ｐｆｅｉｆｆｅｒ ａｎｄ Ｊ．Ｅ．Ｐｈｉｌｌｉ
ｐｓ，ＵＳ Ｐａｔｅｎｔ ｓｅａｒｃｈ ｎｏ：５５
７６７６５を参照）。これらの復号化システムは、符号
化されたビットスツリームを復合化するための回路、例
えば可変長デコーダ、逆量子化器、逆動き補償器、再構
成回路等、及び中間計算結果を格納するためのメモリを
含んでいる。可変長デコーダは、ビデオビットスツリー
ムを受け取り、ランレングス符号化されたビデオ係数、
及び運動ベクトルのような圧縮パラメタを、固定長デー
タに変換する。ランレングス復号化されたデータは、次
いで逆量子化され、逆離散コサイン変換を、逆量子化さ
れたデータに施すことによって、予測エラービデオ信号
が得られる。逆離散コサイン変換によって得られた、こ
の予測エラービデオ信号は、逆動き補償器によって得ら
れた、予測ビデオ信号に加えられ、再構成されたビデオ
信号を形成する。回路とメモリ間のデータ転送、及びこ
のシステムの回路間の処理タイミングは、信号処理コア
ーまたは命令集合制御器によって制御される。単一のシ
ステムクロックがこのビデオ復号化システムに適用さ
れ、システムの各要素に関するタイミングの基準を提供
する。

【０００５】

【発明が解決しようとする課題】本発明は、制御作業が
分散化された、ビデオ復号化システムを設計することで
ある。これは、各プロセッサが独立して動作することを
可能にし、データの生産性を改善する。ビデオ復号化機
構の解析によって分かるように、逆離散コサイン変換、
逆動き補償、及び再構成のための、関数的プロセッサ
は、可変長デコーダと逆量子化器に比べて、はるかに強
度の計算を行う。もし計算条件において互いに異なった
これらすべての関数的プロセッサに、単一のクロックレ
ートを提供する代わりに、複数のクロックレートを使え
ば、システムパフォーマンスを改善することが出来る。
従来技術において述べられたビデオ復号化のための慣例
的なアーキテクチャーは、デジタル信号処理コアーまた
は命令集合制御器を使って、データフロー及びシステム
タイミングを管理する。もし分散化された制御法を使え
ば、これらの制御器の作用は減少される。また、各関数
的プロセッサのクロックレートは容易に適応される。

【０００６】

【課題を解決するための手段】上述の問題を解決するた
め、ここに説明される、メモリー制御、パイプライン回
路が発明された。この回路は、可変長復号化プロセッ
サ、逆量子化プロセッサ、逆離散コサイン変換プロセッ
サ、逆動き補償プロセッサ、再構成プロセッサ、及びい
くつかのデータ管理器を備えている。上記データ管理器
は、復号化パラメータ管理器、予測ピクセル管理器、及
び変換ピクセル管理器を含む。異なったクロックレート
が、必要に応じて、これらのプロセッサに提供されるこ
とが出来る。上記復号化パラメータ管理器は、可変長復
号化・逆量子化プロセッサ、及び逆動き補償プロセッサ
のタイミングを制御し、これら二つのプロセッサをアク
セスするためのデータを格納するために使用される。上
記予測ピクセル管理器は、逆動き補償プロセッサと再構
成プロセッサのタイミングを制御し、これら二つのプロ
セッサをアクセスするために使用される。上記変換ピク
セル管理器は、逆量子化プロセッサ、逆離散コサイン変
換プロセッサ、及び再構成プロセッサのタイミングを制
御するために使用される。これはまたこれらのプロセッ
サをアクセスするためのデータのバッファとなる。ここ
に発明されたこれら三つの管理器は機能的に同様に振る
舞い、一つまたはそれ以上のメモリーユニットといくつ
かの制御論理からなる。

【０００７】可変長復号化プロセッサはビデオビットス
ツリームを固定長の復号化パラメータと量子化係数に復
号化し、復号化パラメータを復号化パラメータ管理器に
格納する。量子化係数は、逆量子化され、その結果は変
換ピクセル管理器に書き込まれる。逆離散コサイン変換
プロセッサは、逆量子化された係数を変換ピクセル管理
器から読み取り、逆離散コサイン変換計算を行い、変換
されたピクセルを変換ピクセル管理器に書き込む。その
間、逆動き補償プロセッサは、復号化パラメータ管理器
に格納されている運動ベクトルとともに、外部フレーム
メモリに格納されているビデオフレームのピクセルか
ら、運動予測ピクセルを読みかつ計算する。結果として
得られる予測ピクセルは、ピクセル予測管理器に渡され
る。再構成プロセッサは、予測ピクセル管理器と変換ピ
クセル管理器からデータを読み出し、対応する係数を合
計し、再構成された画像ピクセルを得る。従来のビデオ
復号化アーキテクチャーにおけるように、受動的な記憶
装置として扱われる代わりに、これらのデータ管理器
は、制御論理を含み、ビデオデコーダのデータ変換を制
御し合成することを助ける。

【０００８】第１の観点による本発明は、ビデオビット
スツリームを複合化するためのパイプライン回路であっ
て、符号化されたデータをデータバッファから受け取
り、それに対する復号化パラメータと逆量子化係数を提
供するための可変長復号化・逆量子化プロセッサ上記ビ
デオビットスツリームから上記可変長復号化プロセッサ
によって得られる上記復号化パラメータの一部に基づい
て、予測ピクセルを得るために、画像ピクセル予測を行
うための、逆動き補償プロセッサ、上記逆量子化係数を
変換ピクセルに変換するための逆離散コサイン変換プロ
セッサ、上記変換ピクセルを上記予測ピクセルに加え
て、再構成された画像ピクセルを得る再構成プロセッ
サ、中間計算結果をバッファに格納し、上記可変長復号
化・逆量子化プロセッサ、上記逆動き補償プロセッサ、
上記逆離散コサイン変換プロセッサ、及び上記再構成プ
ロセッサ間のデータフローを制御するための、複数のデ
ータ管理器からなるパイプライン回路である。

【０００９】第２の観点による本発明は、上記データ管
理器の各々は、上記プロセッサのために中間計算結果を
格納するためのデータバッファ、上記データバッファへ
のアクセスを制御するバッファ制御手段、を備えた、第
１の観点のパイプライン回路である。

【００１０】第３の観点による本発明は、上記データバ
ッファが、データバッファのために一つまたはそれ以上
のメモリユニット、上記プロセッサにデータを分配する
ためのデータ分配手段、を備えた、第２の観点のパイプ
ライン回路である。

【００１１】第４の観点による本発明は、上記バッファ
制御手段が、上記プロセッサに対するデータ読み込みと
書き込みを制御するためのメモリアクセス制御器、上記
メモリユニットのアドレスモードと上記管理器のタイミ
ングを制御するための、バッファタイミング制御器、を
備えた、第２の観点のパイプライン回路である。

【００１２】第５の観点による本発明は、上記複数の管
理器が、上記復号化パラメータをバッファに格納し、上
記可変長復号化・逆量子化プロセッサと上記逆動き補償
プロセッサ間のデータフローを同期化するための、復号
化パラメータ管理器、上記予測ピクセルをバッファに格
納し、上記逆動き補償プロセッサと上記再構成プロセッ
サ間のデータフローを同期化するための、予測ピクセル
管理器、上記変換ピクセルをバッファに格納し、上記可
変長復号化・逆量子化プロセッサ、上記逆離散コサイン
変換プロセッサ、及び上記再構成プロセッサ間のデータ
フローを同期化するための、変換ピクセル管理器を備え
た、第１の観点のパイプライン回路である。

【００１３】

【発明の実施の形態】本発明の一例である実施の形態が
図１に示されている。ビデオ復号化のための４つのプロ
セッサは、３つのデータ管理器、すなわち復号化パラメ
ータ管理器１００、予測ピクセル管理器１２０、及び変
換ピクセル管理器１３０によって分離されている。各デ
ータ管理器は、その隣接するプロセッサに接続されるレ
ディ信号を持っている。レディ信号は、データ管理器が
その隣接プロセッサに、データを取り込みまたは送る用
意が出来ているかどうかを示す。

【００１４】可変長復号化プロセッサ・逆量子化プロセ
ッサ１４０は、ビデオビットスツリームを読み、ビデオ
ビットスツリームを量子化係数と復号化パラメータ１４
１に復号化する。復号化パラメータレディ信号１０１が
受け取られると、復号化パラメータが、復号化パラメー
タ管理器１００に送られる。逆量子化係数レディ信号１
３１が受け取られると、量子化係数１０２は、変換ピク
セル管理器１３０に送られる。逆離散コサイン変換プロ
セッサ１５０は、バッファ逆量子化係数レディ信号１３
２が、変換ピクセル管理器１３０によって設定される
と、バッファ逆量子化係数１３３を読む。逆離散コサイ
ン変換は、逆離散コサイン変換プロセッサ１５０により
計算され、その結果の変換されたピクセル１５１は、バ
ッファ逆量子化係数レディ信号１３２がセットされれ
ば、変換ピクセル管理器１３０に書き込まれる。その
間、逆動き補償プロセッサ１６０は、バッファ復号化パ
ラメータレディ信号１０２が受け取られると、バッファ
復号化パラメータ１０３を読み、バッファ復号化パラメ
ータ１０３に従って、フレームメモリ１８０から画像デ
ータ１８１であるピクセルを読み、該ピクセルをフィル
タリングし、予測ピクセル１６１を得る。予測ピクセル
１６１は、予測ピクセルレディ信号１２１が設定されて
いると、予測ピクセル管理器１２０に渡される。最後
に、再構成プロセッサ１７０は、バッファ変換ピクセル
１３５を、変換ピクセル管理器１３０から読み、バッフ
ァ予測ピクセル１２２を、予測ピクセル管理器１２０か
ら読み、それらを合計し、再構成画像ピクセルを得る。
バッファ予測ピクセルレディ信号１２３とバッファ変換
ピクセルレディ信号１３４は、再構成プロセッサ１７０
によるアクセスのため、変換ピクセル管理器１３０およ
び予測ピクセル管理器１２０が利用できるかどうかを示
す。

【００１５】本実施の形態の効果は、ビデオ復号化シス
テムの複雑な管理作業が、いくつかの小さい部分に分解
されることである。分解された制御部分は、それ以外の
部分から独立していて、データ管理器によって操作され
ることが出来る。中央制御器を使ったビデオ復号化アー
キテクチャーと比べて、図１に示されているアーキテク
チャーは、システム動作の能率を向上し、各プロセッサ
の待ち時間を減少する。

【００１６】図２に示されている本発明のもう一つの実
施の形態は、データ管理器の構成を説明する。この実施
の形態においては、データ管理器は、データ管理器から
データを読出す、ｎ個のプロセッサに接続され、データ
管理器にデータを書き込む、ｍ個のプロセッサに接続さ
れている。メモリレディ１（２２１）からメモリレディ
ｎ＋ｍ（２２２）の信号は、データ管理器がそれぞれ第
１番から第（ｎ＋ｍ）番までのプロセッサによってアク
セスが可能であるかどうかを示し、該データ管理器に接
続されている。アクセスコントロール１（２３３）から
アクセスコントロールｎ＋ｍ（２３４）の信号は、メモ
リアクセス情報をバッファ制御器２２０に渡す。バッフ
ァコントロール信号２２３は、データバッファ２１０を
管理し、データイン１（２３１）からデータインｍ（２
３２）を読み、またはデータアウト１（２１１）からデ
ータアウトｎ（２１２）を書く。

【００１７】本実施の形態の動作を以下に示す。バッフ
ァ制御器は、一つまたはそれ以上のメモリレディ信号
（メモリレディ１（２２１），．．，メモリレディｍ＋
ｎ（２２２））を、対応するメモリユニットへのアクセ
スがレディであれば、プロセッサ達に渡す。メモリレデ
ィ信号が設定されれば、対応するプロセッサは、アクセ
ス制御信号２３３，．．，２３４をバッファ制御器２２
０に渡す。バッファ制御器２２０は続いて、バッファ制
御信号２２３を生成して、データ読み出し及びデータ書
き込みを管理する。

【００１８】図２から分かるように、本実施の形態は、
データ管理器に接続されるプロセッサの数、従って対応
する制御信号とデータ信号の数、を制限しない。

【００１９】図３に示されているもう一つの実施の形態
は、データ管理器のより詳しい説明を提供する。この詳
しい動作は、図１に示されている変換ピクセル管理器を
例として取り上げて説明する。変換ピクセル変換器は、
可変長復号化・逆量子化プロセッサ３４０、逆離散コサ
イン変換プロセッサ３５０、及び再構成プロセッサ３７
０にインタフェースを介して接続されている。この特別
の例では、アクセス制御信号は、逆量子化係数アクセス
制御（アクセス制御Ｖ（３２１））、変換ピクセルアク
セル制御（アクセス制御Ｉ（３２２））及び予測ピクセ
ルアクセル制御（アクセス制御Ｒ（３２３））である。
入力データは、逆量子化係数（データインＶ（３０
１））と変換ピクセル（データインＩ（３０２））を含
む。出力データは、予測ピクセル（データアウトＲ（３
１２））とバッファ逆量子化係数（データアウトＩ（３
１１））を含む。

【００２０】図３に示されている変換ピクセル管理器に
接続されているプロセッサのために、中間データを格納
する目的のため、データバッファ３００を配置する方法
は数多くある。制御条件が容易な方法は、それぞれ画像
係数またはピクセルの１ブロックを格納することが出来
る容量を持つメモリユニットを４個使って、データバッ
ファ３００を構成することである。該メモリユニットの
動作列は、メモリ動作制御器３３０によって、アドレス
モード信号３３１を通じて、トグル化されている。各ア
ドレスモードにおいて、メモリ動作制御器３３０は、可
変長復号化・逆量子化プロセッサ３４０、逆離散コサイ
ン変換プロセッサ３５０、及び再構成プロセッサ３７０
に、対応するメモリユニットがこれらのプロセッサによ
ってアクセスレディのとき、メモリレディ信号メモリレ
ディＶ（３３３）、メモリレディＩ（３３４）、及びメ
モリレディＲ（３３５）をそれぞれ送る。メモリレディ
信号を受け取れば、可変長復号化・逆量子化プロセッサ
３４０と逆離散コサイン変換プロセッサ３５０は、各々
そのデータ（データインＶ（３０１）とデータインＩ
（３０２））をメモリユニット３００に送り、メモリア
クセス制御信号（アクセス制御Ｖ（３２１）とアクセス
制御Ｉ（３２２））をメモリアクセス制御器３２０に送
る。その間、逆離散コサイン変換プロセッサ３５０と再
構成プロセッサ３７０は、各々そのメモリアクセス制御
信号（アクセス制御Ｉ（３２２）とアクセス制御Ｒ（３
２３））をメモリアクセス制御器３２０に送り、データ
（データアウトＩ（３１１）とデータアウトＲ（３１
２））を、メモリユニットマルチプレクサ３１０から読
む。ここで、アクセス制御信号は、メモリユニットのア
ドレス、アドレスヴァリッド信号、メモリリード・ライ
ト信号を含む。ビデオ信号が、可変長復号化・逆量子化
プロセッサ３４０によって逆量子化されれば、逆量子化
係数の値は、データインＶ（３０１）を通じて、メモリ
ユニット３００に渡され、もし信号メモリレディＶ（３
３３）が設定されていれば、メモリアクセス信号アクセ
ス制御Ｖ（３２１）が、メモリアクセス制御器３２０に
渡される。変換ピクセル管理器と再構成プロセッサ３７
０の間のインタフェースは、２個のメモリユニット３０
０が再構成プロセッサによってアクセス可能である他
は、同様に動作する。再構成プロセッサ３７０が、処理
のためデータ取り込みレディであり、メモリレディ信号
メモリレディＲ（３３５）が設定されていれば、アクセ
ス制御Ｒ（３２３）が送られ、新しいデータが、再構成
プロセッサによって、次の２クロックにおいて、データ
アウトＲ（３１２）から読みとられることが出来る。同
様の動作は、変換ピクセル管理器と逆離散コサイン変換
プロセッサ３５０間のインタフェースに適応されること
が出来る。変換ピクセル管理器１３０と逆離散コサイン
変換プロセッサ３５０間のインタフェースは、変換ピク
セル管理器１３０と可変長復号化・逆量子化プロセッサ
３４０間のインタフェースとは若干異なる。なぜなら逆
離散コサイン変換プロセッサは、バッファ逆量子化係数
を読み取るだけでなく、変換ピクセルを変換ピクセル管
理器に書き込むからである。従って、アクセス制御Ｉ
（３２２）は、データの読みとりと書き込みを示すリー
ド・ライトイネーブル信号を含む。逆離散コサイン変換
プロセッサ３５０は、信号メモリレディＩ（３３４）が
設定されていれば、アクセス制御Ｉ（３２２）をメモリ
アクセス制御器３２０に送り、メモリユニット３００に
対して、データの読み書きを行う。書き込みモードにお
いては、該データはデータインＩ（３０２）を通じて、
メモリユニット３００に渡され、読み込みモードにおい
ては、該データは、信号データアウトＩ（３１１）を通
じて、逆離散コサイン変換プロセッサ３５０によって、
メモリレディＩ（３３４）が設定された後の次のクロッ
クにおいて、読み取られる。

【００２１】メモリ動作制御器３３０の動作は図４に示
されている。上記各メモリには、６つの状態、すなわち
アイドル、ＷＩ，ＷＲ、ビジーＶ、ビジーＩ、及びビジ
ーＲがある。メモリユニットは、その状態によって名付
けられる。すなわちＷＩメモリユニット、ＷＲメモリユ
ニット等である。アイドル状態は、メモリユニットが、
可変長復号化・逆量子化プロセッサ３４０によってデー
タが書き込まれるために、レディであることを示す。Ｗ
Ｉ状態は、メモリユニットが逆量子化係数を含み、逆離
散コサイン変換処理を待っていることを示す。ＷＲ状態
は、メモリユニットが変換ピクセルを含み、再構成処理
を待っていることを示す。状態ビジーＶ、ビジーＩ、及
びビジーＲは、メモリユニットが現在、それぞれ可変長
復号化・逆量子化プロセッサ３４０、逆離散コサイン変
換プロセッサ３５０、及び再構成プロセッサ３７０によ
って、アクセスされていることを示す。図４は、可変長
復号化・逆量子化プロセッサ３４０による、メモリユニ
ットへのアクセスを管理するための、関数的制御手段の
一例を示す。各クロックエッジにおいて、逆量子化係数
（データインＶ（３０１））が、ビジーＶメモリユニッ
トが見つかれば、そこに書き込まれる。もしこのメモリ
ユニットがデータの書き込み後いっぱいであれば、上記
制御手段は、次のアイドルなメモリユニットを探す。も
しアイドルなメモリユニットが見つかれば、メモリレデ
ィＶ（３３３）信号が設定され、このメモリユニットの
状態はビジーＶに変更される。アイドルなメモリユニッ
トがなければ、メモリレディＶ（３３３）信号がディス
エーブルにされる。逆離散コサイン変換プロセッサ３５
０及び再構成プロセッサ３７０による、メモリユニット
へのアクセスを管理するための、関数的制御手段は、図
４に示されている制御手段と、概念的に同様なので、こ
こでは繰り返して述べない。

【００２２】図５に示されているもう一つの実施の形態
は、予測ピクセル管理器の詳細を提供する。予測ピクセ
ル管理器は、逆動き補償プロセッサ５６０と再構成プロ
セッサ５７０に、インタフェースを介して接続されてい
る。本実施の形態においては、アクセス制御信号は、ア
クセス制御Ｍ（５２１）と表される予測ピクセルアクセ
ス制御、及びアクセス制御Ｒ（５２３）と表されるバッ
ファ予測ピクセルアクセス制御である。入力データは、
予測ピクセル５０１であり、出力データはバッファ予測
ピクセル５１２である。

【００２３】本実施の形態において、データバッファ５
００が、それぞれ予測ピクセルの２ブロックを格納する
ことができる容量を持つメモリユニット２個を用いて構
成される。該メモリユニットの動作列は、メモリ動作制
御器５３０によって、アドレスモード信号５３１を通じ
て、トグル化されている。各メモリアドレスモードにお
いて、メモリ動作制御器５３０は、逆動き補償プロセッ
サ５６０と再構成プロセッサ５７０に、対応するメモリ
ユニットがこれらのプロセッサによってアクセスレディ
のとき、メモリレディ信号メモリレディＭ（５３３）、
メモリレディＲ（５３５）を、それぞれ送る。メモリレ
ディ信号を受け取れば、逆動き補償プロセッサ５６０
は、そのデータ（データインＭ（５０１））をメモリユ
ニット５００に送り、メモリアクセス信号アクセス制御
Ｍ（５２１）をメモリアクセス制御器５２０に送る。そ
の間、再構成プロセッサ５７０は、そのメモリアクセス
制御信号（アクセス制御Ｒ（５２３））をメモリアクセ
ス制御器５２０に送り、データ（データアウトＲ（５１
２））を、メモリユニットマルチプレクサ５１０から読
む。図３に示されている実施の形態と同様に、アクセス
制御信号は、メモリユニットのアドレス、アドレスヴァ
リッド信号、メモリリード・ライト信号を含む。一つの
新しいピクセル値が逆動き補償プロセッサ５６０によっ
て計算されれば、このピクセル値は、データインＭ（５
０１）を通じて、メモリユニット５００に渡され、もし
信号メモリレディＭ（５３３）が設定されていれば、メ
モリアクセス制御信号アクセス制御Ｍ（５２１）が、メ
モリアクセス制御器５２０に渡される。同じことが予測
ピクセル管理器と再構成プロセッサ５７０の間のインタ
フェースにも行われる。再構成プロセッサ５７０が、処
理のためデータ取り込みレディであり、メモリレディ信
号メモリレディＲ（５３５）が設定されていれば、アク
セス制御Ｒ（５２３）が送られ、新しいデータが、再構
成プロセッサによって、次のクロックにおいて、データ
アウトＲ（５１２）から読みとられることが出来る。メ
モリ動作制御器５３０の動作は、図４に示されている方
法を使って設計することが出来る。

【００２４】図６に示されているもう一つの実施の形態
は、復号化パラメータ管理器の詳細を提供する。復号化
パラメータ管理器は、可変長復号化・逆量子化プロセッ
サ６４０と逆動き補償プロセッサ６６０に、インタフェ
ースを介して接続されている。本実施の形態において
は、アクセス制御信号は、アクセス制御Ｖ（６２１）と
表される予測ピクセルアクセス制御及びアクセス制御Ｍ
（６２３）と表されるバッファ変換ピクセルアクセス制
御である。入力データは、復号化パラメータピクセル６
０１であり、出力データはバッファ復号化ピクセル６１
２である。

【００２５】本実施の形態において、データバッファ６
００が、それぞれ予測ピクセルの２ブロックを格納する
ことができる容量を持つメモリユニット２個を用いて構
成される。該メモリユニットの動作列は、メモリ動作制
御器６３０によって、アドレスモード信号６３１を通じ
て、トグル化されている。各メモリアクセスモードにお
いて、一つのメモリユニットが可変長復号化・逆量子化
プロセッサ６４０へのアクセスのため使用され、もう一
つのメモリユニットが逆動き補償プロセッサ６６０への
アクセスのため使用される。各メモリアドレスモードに
おいて、メモリ動作制御器６３０は、可変長復号化・逆
量子化プロセッサ６４０と逆動き補償プロセッサ６６０
に、対応するメモリユニットがこれらのプロセッサによ
ってアクセスレディのとき、メモリレディ信号メモリレ
ディＶ（６３３）、メモリレディＭ（６３５）を、それ
ぞれ送る。メモリレディ信号を受け取れば、可変長復号
化・逆量子化プロセッサ６４０は、そのデータ（データ
インＶ（６０１））をメモリユニット６００に送り、メ
モリアクセス制御信号アクセス制御Ｖ（６２１）をメモ
リアクセス制御器６２０に送る。その間、逆動き補償プ
ロセッサ６６０は、そのメモリアクセス制御信号（アク
セス制御Ｍ（６２３））をメモリアクセス制御器６２０
に送り、データ（データアウトＭ（６１２））を、メモ
リユニットマルチプレクサ６１０から読む。図３および
図４に示されている実施の形態と同様に、アクセス制御
信号は、メモリユニットのアドレス、アドレスヴァリッ
ド信号、メモリリード・ライト信号を含む。一つの新し
い復号化パラメータ値が可変長復号化・逆量子化プロセ
ッサ６４０によって復号化されれば、この復号化された
パラメータは、データインＶ（６０１）を通じて、メモ
リユニット６００に渡され、もし信号メモリレディＶ
（６３３）が設定されていれば、メモリアクセス信号ア
クセス制御Ｖ（６２１）が、メモリアクセス制御器６２
０に渡される。同じことが予測ピクセル管理器と逆動き
補償プロセッサ６６０の間のインタフェースでも行われ
る。逆動き補償プロセッサ６６０が、処理のためデータ
取り込みがレディであり、メモリレディ信号メモリレデ
ィＭ（６３５）が設定されていれば、アクセス制御Ｍ
（６２３）が送られ、新しいデータが、再構成プロセッ
サによって、次のクロックにおいて、データアウトＭ
（６１２）から読みとられることが出来る。メモリ動作
制御器６３０の動作は、図４に示されている方法を使っ
て設計することが出来る。

【００２６】図３から図６に示されている実施の形態の
効果は、ビデオ復号化システムの制御作業が上記三つの
データ管理器を使用することによって、最適に配置され
ているということである。システムアーキテクチャーは
簡単化され、データの生産性が高められる。上記データ
管理器を導入することによって、全体のビデオ復号化シ
ステムは非同期モードにおいて動作する。メモリユニッ
トの動作のための直列的な配置が避けられている。これ
は、上記説明された実施の形態が複数のクロックレート
で動作することを可能にする。

【００２７】ビデオ復号化システムのために、上記デー
タ管理器を制御器として使用する着想は、能率的なデー
タ転送と格納を可能にする。本発明は、プロセッサ達と
メモリ達の間のインタフェースを簡単化し、ＶＬＳＩプ
ロセスを使用して実用化されるときは、チップの大きさ
を減少させ、データの生産性を高める。

【００２８】本発明は、ビデオビットスツリーム復号化
のために、複数のクロックレートの使用を可能にするの
で、低周波数のクロックを、可変長復号化装置のよう
な、計算がそれほど集中しない復号化回路に適用するこ
とが出来、その結果、本発明がＶＬＳＩプロセスを使っ
て実用化されれば、消費電力が低くなる。

【図面の簡単な説明】

【図１】ビデオ復号化のためのアーキテクチャーを示す
ブロック図

【図２】データ管理器の動作を示すブロック図

【図３】変換ピクセル管理器の動作を示すブロック図

【図４】変換ピクセル管理器のためのメモリ動作制御器
の動作を示すフローチャート

【図５】予測ピクセル管理器の動作を示すブロック図

【図６】復号化パラメータ管理器の動作を示すブロック
図

【符号の説明】

１００…復号化パラメータ管理器 １２０…予測ピクセル管理器 １３０…変換ピクセル管理器 １４０…可変長復号化プロセッサ・逆量子化プロセッサ １５０…逆離散コサイン変換プロセッサ １６０…逆動き補償プロセッサ １７０…再構成プロセッサ １８０…フレームメモリ ２１０…データバッファ ２２０…バッファ制御器 ３００…データバッファ（メモリユニット） ３１０…メモリユニットマルチプレクサ ３２０…メモリアクセス制御器 ３３０…メモリ動作制御器 ３４０…可変長復号化・逆量子化プロセッサ ３５０…逆離散コサイン変換プロセッサ ３７０…再構成プロセッサ ５００…データバッファ（メモリユニット） ５１０…メモリユニットマルチプレクサ ５２０…メモリアクセス制御器 ５３０…メモリ動作制御器 ５６０…逆動き補償プロセッサ ５７０…再構成プロセッサ ６００…データバッファ（メモリユニット） ６１０…メモリユニットマルチプレクサ ６２０…メモリアクセス制御器 ６３０…メモリ動作制御器 ６４０…可変長復号化・逆量子化プロセッサ ６６０…逆動き補償プロセッサ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 DD02 DD05 5C059 KK14 MA05 MA23 MC11 ME01 NN01 SS14 SS26 UA05 UA34 UA35 UA36 UA38 UA39

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ビデオビットスツリームを複合化するた
   めのパイプライン回路であって、 符号化されたデータをデータバッファから受け取り、そ
   れに対する復号化パラメータと逆量子化係数を提供する
   ための可変長復号化・逆量子化プロセッサ上記ビデオビ
   ットスツリームから上記可変長復号化プロセッサによっ
   て得られる上記復号化パラメータの一部に基づいて、予
   測ピクセルを得るために、画像ピクセル予測を行うため
   の、逆動き補償プロセッサ、 上記逆量子化係数を変換ピクセルに変換するための逆離
   散コサイン変換プロセッサ、 上記変換ピクセルを上記予測ピクセルに加えて、再構成
   された画像ピクセルを得る再構成プロセッサ、 中間計算結果をバッファに格納し、上記可変長復号化・
   逆量子化プロセッサ、上記逆動き補償プロセッサ、上記
   逆離散コサイン変換プロセッサ、及び上記再構成プロセ
   ッサ間のデータフローを制御するための、複数のデータ
   管理器からなるパイプライン回路。
2. 【請求項２】 上記データ管理器の各々は、 上記プロセッサのために中間計算結果を格納するための
   データバッファ、 上記データバッファへのアクセスを制御するバッファ制
   御手段、を備えた、請求項１に記載されたパイプライン
   回路。
3. 【請求項３】 上記データバッファが、 データバッファのために一つまたはそれ以上のメモリユ
   ニット、 上記プロセッサにデータを分配するためのデータ分配手
   段、を備えた、請求項２記載のパイプライン回路。
4. 【請求項４】 上記バッファ制御手段が、 上記プロセッサに対するデータ読み込みと書き込みを制
   御するためのメモリアクセス制御器、 上記メモリユニットのアドレスモードと上記管理器のタ
   イミングを制御するための、バッファタイミング制御
   器、を備えた、請求項２記載のパイプライン回路。
5. 【請求項５】 上記複数の管理器が、 上記復号化パラメータをバッファに格納し、上記可変長
   復号化・逆量子化プロセッサと上記逆動き補償プロセッ
   サ間のデータフローを同期化するための、復号化パラメ
   ータ管理器、 上記予測ピクセルをバッファに格納し、上記逆動き補償
   プロセッサと上記再構成プロセッサ間のデータフローを
   同期化するための、予測ピクセル管理器、 上記変換ピクセルをバッファに格納し、上記可変長復号
   化・逆量子化プロセッサ、上記逆離散コサイン変換プロ
   セッサ、及び上記再構成プロセッサ間のデータフローを
   同期化するための、変換ピクセル管理器を備えた、請求
   項１記載のパイプライン回路。