KR100585086B1 - Method for manufacturing contact pad of semiconductor device - Google Patents

Method for manufacturing contact pad of semiconductor device Download PDF

Info

Publication number
KR100585086B1
KR100585086B1 KR20000037768A KR20000037768A KR100585086B1 KR 100585086 B1 KR100585086 B1 KR 100585086B1 KR 20000037768 A KR20000037768 A KR 20000037768A KR 20000037768 A KR20000037768 A KR 20000037768A KR 100585086 B1 KR100585086 B1 KR 100585086B1
Authority
KR
South Korea
Prior art keywords
insulating film
dummy
contact hole
interlayer insulating
film
Prior art date
Application number
KR20000037768A
Other languages
Korean (ko)
Other versions
KR20020004171A (en
Inventor
신홍재
구주선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20000037768A priority Critical patent/KR100585086B1/en
Publication of KR20020004171A publication Critical patent/KR20020004171A/en
Application granted granted Critical
Publication of KR100585086B1 publication Critical patent/KR100585086B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 콘택 패드 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 측면과 상면이 차폐 절연막으로 보호되는 게이트를 형성한다. 게이트들 간의 갭을 메우는 더미(dummy) 절연막을 형성하고, 더미 절연막을 패터닝하여 더미 콘택홀을 형성한다. 더미 절연막 상에 더미 콘택홀 채우고 더미 절연막과 습식 선택비를 가지는 층간 절연막을 형성한다. 층간 절연막을 평탄화한 후, 평탄화된 층간 절연막 상을 습식 식각하여 습식 선택비에 의해서 더미 절연막을 선택적으로 제거하여 더미 콘택홀을 채우는 층간 절연막 부분으로 이루어지고 제거되는 더미 절연막 위치에 콘택홀을 형성한다. 콘택홀을 채우는 도전성 패드를 형성한다. 더미 절연막은 수소실세스퀴옥산(HSQ)막을 포함하고, 층간 절연막은 화학 기상 증착에 의한 실리콘 산화막을 포함하여 형성한다. A method for manufacturing a contact pad of a semiconductor device is disclosed. One aspect of the present invention forms a gate on the semiconductor substrate, the side surface and the top surface is protected by a shielding insulating film. A dummy insulating film is formed to fill the gap between the gates, and the dummy insulating film is patterned to form a dummy contact hole. A dummy contact hole is filled on the dummy insulating film, and an interlayer insulating film having a wet selectivity with the dummy insulating film is formed. After the interlayer insulating film is planarized, wet etching is performed on the planarized interlayer insulating film to selectively remove the dummy insulating film by a wet selectivity to form a contact hole at a position of the dummy insulating film which is formed of the interlayer insulating film portion which fills the dummy contact hole. . A conductive pad is formed to fill the contact hole. The dummy insulating film includes a hydrogen silsesquioxane (HSQ) film, and the interlayer insulating film includes a silicon oxide film by chemical vapor deposition.

Description

반도체 소자의 콘택 패드를 형성하는 방법{Method for manufacturing contact pad of semiconductor device} A method for forming a contact pad of a semiconductor device {Method for manufacturing contact pad of semiconductor device}

도 1 내지 도 13은 본 발명의 실시예에에 의한 반도체 소자의 콘택 패드를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다. 1 to 13 are schematic views illustrating a method of forming a contact pad of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

100; 반도체 기판, 210; 게이트 절연막,100; Semiconductor substrate 210; Gate insulating film,

251; 게이트, 255; 차폐 절연막,251; Gate, 255; Shielding Insulation,

300; 더미 절연막, 350; 더미 콘택홀,300; A dummy insulating film 350; Pile contact holes,

500; 층간 절연막, 501; 보이드,500; An interlayer insulating film, 501; Boyd,

550; 콘택홀, 650; 콘택 패드.550; Contact holes, 650; Contact pads.

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 습식 식각율 차이를 이용하여 콘택홀을 가지는 층간 절연막을 형성하고 상기한 콘택홀을 메우는 콘택 패드를 제조하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of manufacturing a contact pad filling a contact hole by forming an interlayer insulating film having a contact hole using a difference in wet etch rate.

DRAM 소자와 같은 반도체 소자에서 게이트를 형성한 후에 절연막을 형성하는 공정은 트랜지스터(transistor)의 디자인 룰이 감소함에 따라 더욱 향상된 갭 채움(gap filling) 능력을 요구하고 있다. 이에 대응하기 위해서, 현재, BPSG(BoroPhosphoSilicate Glass)막이 이러한 절연막, 즉, ILD-1(Inter Layered Dielecric-1)을 형성하는 데 사용되고 있다. The process of forming an insulating film after forming a gate in a semiconductor device such as a DRAM device requires an improved gap filling capability as the design rule of the transistor is reduced. To cope with this, currently, BPSG (BoroPhosphoSilicate Glass) films are used to form such insulating films, i.e., ILD-1 (Inter Layered Dielecric-1).

BPSG막을 형성하는 공정은, 막의 증착시 발생되는 보이드(void)를 제거하기 위해서 후속 공정으로 대략 800℃ 내외의 고온 열처리 공정을 통한 리플로우(reflow) 공정을 수반한다. 그러나, 반도체 소자의 디자인 룰 감소는 트랜지스터의 정확한 제어를 위하여 후속 열적 버짓(thermal budget)을 최소화시켜야 하는 점은 BPSG막 적용에 걸림돌로 작용한다. The process of forming the BPSG film involves a reflow process through a high temperature heat treatment process of about 800 ° C. in a subsequent process to remove voids generated during deposition of the film. However, the reduction of design rules of the semiconductor device has to minimize the subsequent thermal budget for accurate control of the transistor, which is an obstacle to BPSG film application.

한편, 인 시튜(in-situ) 증착 및 식각 공정 특성으로 우수한 갭 채움 능력을 나타내는 HDP-CVD(High Density Plasma-Chemical Vapour Deposition) 공정을 이용한 실리콘 산화막으로 상기한 ILD-1을 형성하는 방법이 제시되고 있다. 그러나, 이러한 HDP-CVD 방법으로 절연막을 형성하여도 기본적으로 CVD 방법으로 박막을 형성하기 때문에 실질적으로 종횡비(aspect ratio)가 3 이상인 경우 갭을 채우는 절연막 내부에 보이드가 형성된다. Meanwhile, a method of forming the above-described ILD-1 using a silicon oxide film using a high density plasma-chemical vapor deposition (HDP-CVD) process, which exhibits excellent gap filling capability due to in-situ deposition and etching process characteristics, is presented. It is becoming. However, even when the insulating film is formed by the HDP-CVD method, since the thin film is basically formed by the CVD method, voids are formed in the insulating film filling the gap when the aspect ratio is substantially 3 or more.

절연막 내부에 보이드가 형성되면, 콘택홀을 형성한 결과물에서 상기한 보이드가 콘택홀 내로 연결되기 마련이다. 따라서, 콘택홀을 채우는 도전 물질을 증착할 때, 이러한 보이드에도 상기한 도전 물질이 증착된다. 이러한 보이드에 채워진 도전 물질은 콘택홀을 채우는 도전 물질의 콘택 패드에 연결되어 어느 하나의 콘택 패드와 이웃하는 콘택 패드를 라인(line)성 브리지(bridge)로 연결시키는 불량을 일으킬 수 있다. 이에 따라, 반도체 소자가 정상적으로 동작되지 않게 된다. When the voids are formed in the insulating layer, the voids are connected to the contact holes in the result of forming the contact holes. Therefore, when the conductive material filling the contact hole is deposited, the above-mentioned conductive material is also deposited on these voids. The conductive material filled in the voids may be connected to the contact pads of the conductive material filling the contact holes, thereby causing a defect in connecting any one of the contact pads and the neighboring contact pads with a line-like bridge. As a result, the semiconductor device does not operate normally.

게이트를 형성하고 게이트 상에 절연막을 형성한 후 콘택홀을 패터닝하여 콘택 패드로 콘택홀을 채우는 종래의 콘택 패드 제조 방법은, 게이트들 간의 갭을 완전히 채우기가 어려워 디자인 룰이 감소되고 패턴들의 크기가 미세화될수록 ILD-1에서 절연막의 갭 채움에 한계가 발생되는 것을 극복하기가 어렵다. 따라서, 콘택홀을 가지는 절연막을 형성하고 상기 콘택홀을 채우는 콘택 패드를 제조하는 새로운 방법이 요구된다. In the conventional contact pad manufacturing method of forming a gate, forming an insulating film on the gate, and then patterning the contact hole to fill the contact hole with the contact pad, it is difficult to completely fill the gap between the gates, which reduces design rules and reduces the size of the patterns. As the size becomes smaller, it is more difficult to overcome the limitation of gap filling of the insulating film in ILD-1. Accordingly, there is a need for a new method of forming an insulating film having contact holes and manufacturing a contact pad filling the contact holes.

본 발명이 이루고자 하는 기술적 과제는, 디자인 룰의 감소에 따른 고도의 갭 채움 능력을 요구하지 않고서 콘택홀을 가지는 절연막을 제조할 수 있어, 구조적으로 상기 콘택홀을 채우는 콘택 패드들 간에 브리지가 형성되는 것을 방지할 수 있는 반도체 소자의 콘택 패드 제조 방법을 제공하는 데 있다. The technical problem to be achieved by the present invention is to manufacture an insulating film having a contact hole without requiring a high gap filling capacity according to the reduction of design rules, so that a bridge is formed between the contact pads structurally filling the contact hole It is to provide a method for manufacturing a contact pad of a semiconductor device that can be prevented.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 측면과 상면이 차폐 절연막으로 보호되는 게이트를 형성한다. 상기 게이트들 간의 갭을 메우는 더미 절연막을 형성하고, 상기 더미 절연막을 패터닝하여 더미 콘택홀을 형성한다. 상기 더미 절연막 상에 상기 더미 콘택홀 채우고 상기 더미 절연막과 습식 선택비를 가지는 층간 절연막을 형성한다. 상기 층간 절연막을 평탄화한 후, 상기 평탄화된 층간 절연막 상을 습식 식각하여 상기 습식 선택비에 의해서 상기 더미 절연막을 선택적으로 제거하여 상기 더미 콘택홀을 채우는 층간 절연막 부 분으로 이루어지고 상기 제거되는 더미 절연막 위치에 콘택홀을 형성한다. 상기 콘택홀을 채우는 도전성 패드를 형성한다. One aspect of the present invention for achieving the above technical problem, the gate and the side surface and the upper surface is formed on the semiconductor substrate is protected by a shielding insulating film. A dummy insulating film is formed to fill the gap between the gates, and the dummy insulating film is patterned to form a dummy contact hole. An interlayer insulating film is formed on the dummy insulating film to fill the dummy contact hole and has a wet selectivity with the dummy insulating film. After the planarization of the interlayer insulating film, the planarized interlayer insulating film is wet-etched to selectively remove the dummy insulating film by the wet selectivity to form the interlayer insulating film portion filling the dummy contact hole, and the dummy insulating film is removed. A contact hole is formed at the position. A conductive pad is formed to fill the contact hole.

상기 더미 절연막은 수소실세스퀴옥산막을 포함하고, 상기 층간 절연막은 화학 기상 증착에 의한 실리콘 산화막을 포함하여 형성한다. 상기 습식 식각은 희석된 불산 용액 또는 비오이(BOE) 용액을 에천트로 사용하여 수행된다. The dummy insulating film includes a hydrogen silsesquioxane film, and the interlayer insulating film includes a silicon oxide film by chemical vapor deposition. The wet etching is performed using diluted hydrofluoric acid solution or BOE solution as an etchant.

본 발명에 따르면, 습식 식각율의 차이를 가지는 더미 절연막과 층간 절연막을 형성하여 선택적인 습식 식각으로 더미 절연막을 제거함으로써, 보이드가 콘택홀에 연결되지 않는 층간 절연막을 형성할 수 있다. According to the present invention, by forming a dummy insulating film and an interlayer insulating film having a difference in wet etching rate and removing the dummy insulating film by selective wet etching, an interlayer insulating film in which voids are not connected to the contact hole can be formed.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.

본 발명의 실시예에서는 새로운 방법으로 콘택홀을 가지는 층간 절연막을 제조하는 방법을 제시한다. 이와 같이 형성되는 층간 절연막은 보이드가 발생하더라 도 보이드가 콘택홀에까지 다다르는 것이 방지될 수 있다. 따라서, 이러한 콘택홀을 채우는 콘택 패드들 간에 브리지가 발생되는 것이 방지되어 반도체 소자의 동작 불량이 방지될 수 있다. 보다 상세하게는 도면들을 참조하여 기술되는 실시예를 통해서 본 발명을 설명한다. An embodiment of the present invention provides a method of manufacturing an interlayer insulating film having a contact hole in a new method. The interlayer insulating film thus formed can be prevented from reaching the contact hole even though voids are generated. Therefore, the occurrence of bridges between the contact pads filling the contact holes can be prevented, thereby preventing the malfunction of the semiconductor device. More specifically, the present invention will be described through embodiments described with reference to the drawings.

도 1 내지 도 13은 본 발명의 실시예에 의한 반도체 소자의 콘택 패드 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다. 1 to 13 are schematic views illustrating a method of manufacturing a contact pad of a semiconductor device according to an embodiment of the present invention.

도 1은 반도체 기판 상에 더미 절연막(300)을 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 2는 도 1의 X1-Y1 절단선을 따르는 단면도이다. FIG. 1 is a plan view schematically illustrating a step of forming a dummy insulating layer 300 on a semiconductor substrate, and FIG. 2 is a cross-sectional view taken along the line X 1 -Y 1 of FIG. 1.

구체적으로, 반도체 기판(100) 상에 통상의 트랜지스터 제조 공정을 이용하여 게이트 구조물(250)을 라인형으로 형성한다. 게이트 구조물(250)은 게이트 절연막(210)을 수반하는 게이트(251)를 포함한다. 또한, 게이트 구조물(250)은 게이트(251)를 절연시키고 후속 공정으로부터 보호하는 차폐 절연막(255)을 더 포함한다. 이때, 차폐 절연막(255)은 게이트(251) 제조 공정에 수반되어 형성되는 캐핑(capping) 절연막 및 스페이서(spacer)를 포함한다. 캐핑 절연막은 게이트(251)의 상면에 형성되고 스페이서는 게이트(251)의 측면에 형성된다. Specifically, the gate structure 250 is formed in a line shape on the semiconductor substrate 100 using a conventional transistor manufacturing process. The gate structure 250 includes a gate 251 accompanying the gate insulating layer 210. In addition, the gate structure 250 further includes a shielding insulating film 255 that insulates the gate 251 and protects it from subsequent processes. In this case, the shielding insulating layer 255 may include a capping insulating layer and a spacer formed along with the gate 251 manufacturing process. The capping insulating layer is formed on the top surface of the gate 251, and the spacer is formed on the side surface of the gate 251.

이후에, 게이트(251)들 간에 이루어지는 갭(gap)을 채우는 더미 절연막(300)을 형성한다. 이때, 상기 더미 절연막(300)은 게이트(251)들 간의 갭을 충분히 채울 정도의 유동성을 가지는 절연 물질로 형성된다. 예를 들어, 더미 절연막(300)은 수소실세스퀴옥산(HydroSilsesQuioxane;이하 "HSQ"라 한다)막과 같이 SOG(Spin On Glass) 물질로 이루어지는 것이 바람직하다. 이러한 HSQ막은 스핀 온(spin on) 방 식으로 상기 게이트(251) 상을 덮도록 형성된다. Thereafter, a dummy insulating layer 300 is formed to fill a gap formed between the gates 251. In this case, the dummy insulating layer 300 is formed of an insulating material having fluidity enough to fill a gap between the gates 251. For example, the dummy insulating layer 300 is preferably made of a spin on glass (SOG) material such as a hydrogen silsesquioxane (hereinafter referred to as "HSQ") film. The HSQ film is formed to cover the gate 251 in a spin on manner.

한편, 상기한 더미 절연막(300)은 이후에 습식 식각에 의해서 선택적으로 제거될 것이므로, 통상의 열산화법 또는 화학 기상 증착(Chemical Vapor Deposition;이하 "CVD"라 한다)법에 의해서 형성되는 실리콘 산화물에 비해 습식 식각율이 높은 상기한 HSQ와 같은 절연 물질로 형성되는 것이 바람직하다.On the other hand, since the dummy insulating film 300 will be selectively removed by wet etching later, the silicon oxide is formed by a conventional thermal oxidation method or chemical vapor deposition (hereinafter referred to as "CVD") method. It is preferred to be formed of an insulating material such as HSQ, which has a relatively high wet etch rate.

이후에, 상기 HSQ막으로 이루어지는 더미 절연막(300) 상에 라이너(liner;400)를 형성한다. 상기 라이너(400) 상기한 HSQ막에 비해 치밀한 구조를 가지는 실리콘 산화물로 형성되는 것이 바람직하다. 예를 들어, PE-CVD(Plasma Enhanced-Chemical Vapor Deposition), AP-CVD(Atmosphere Pressure-Chemical Vapor Deposition), HDP-CVD(High Density Plasma-Chemical Vapor Deposition)과 같이 CVD를 기본으로 하는 방법에 의해서 형성되는 실리콘 산화막으로 상기한 라이너(400)를 형성한다. Thereafter, a liner 400 is formed on the dummy insulating layer 300 formed of the HSQ film. The liner 400 may be formed of silicon oxide having a more dense structure than the HSQ film. For example, by CVD-based methods such as Plasma Enhanced-Chemical Vapor Deposition (PE-CVD), Atmosphere Pressure-Chemical Vapor Deposition (AP-CVD), and High Density Plasma-Chemical Vapor Deposition (HDP-CVD). The liner 400 is formed of a silicon oxide film formed.

상기한 HSQ막으로 이루어지는 더미 절연막(300)은 HSQ막의 풍부한 유동성에 의해서 비교적 평탄한 표면을 가질 수 있다. 따라서, 더미 절연막(300) 상에 형성된 상기한 라이너(400)의 결과적인 표면은 평탄하게 된다.The dummy insulating film 300 made of the HSQ film may have a relatively flat surface due to the rich fluidity of the HSQ film. Thus, the resulting surface of the liner 400 formed on the dummy insulating film 300 is flat.

도 3은 더미 절연막(300)을 패터닝하여 더미 콘택홀(350)을 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 4는 도 3의 X2-Y2 절단선을 따르는 단면도이다. 3 is a plan view schematically illustrating a step of forming a dummy contact hole 350 by patterning the dummy insulating layer 300, and FIG. 4 is a cross-sectional view taken along the line X 2 -Y 2 of FIG. 3.

구체적으로, 상기한 라이너(400) 및 더미 절연막(300)을 사진 식각 공정 등을 이용하여 패터닝하여, 더미 콘택홀(350)을 형성한다. 더미 콘택홀(350)을 후속 에 형성될 콘택 패드가 형성되지 않을 부분에 형성된다. 즉, 더미 콘택홀(350)은 콘택 패드들을 상호 분리하는 역할을 할 부분에 형성된다. In detail, the liner 400 and the dummy insulating layer 300 are patterned by using a photolithography process to form a dummy contact hole 350. The dummy contact hole 350 is formed in a portion where a contact pad to be subsequently formed is not formed. That is, the dummy contact hole 350 is formed at a portion that will serve to separate contact pads from each other.

도 5는 더미 콘택홀(350)을 채우는 층간 절연막(500)을 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 6은 도 5의 X3-Y3 절단선을 따르는 단면도이다. FIG. 5 is a plan view schematically illustrating a step of forming an interlayer insulating layer 500 filling the dummy contact hole 350, and FIG. 6 is a cross-sectional view taken along the line X 3 -Y 3 of FIG. 5.

구체적으로, 더미 콘택홀(350)을 채우는 층간 절연막(500)을 상기한 더미 절연막(300)에 비해 낮은 습식 식각율을 가지는 절연 물질로 형성한다. 예를 들어, PE-CVD법 또는 HDP-CVD법 등과 같은 CVD법을 기본으로 하는 증착 방법에 의해서 형성된 실리콘 산화막으로 상기한 층간 절연막(500)을 형성한다. 바람직하게는 HDP-CVD법에 의한 실리콘 산화막을 상기한 층간 절연막(500)으로 이용한다. In detail, the interlayer insulating layer 500 filling the dummy contact hole 350 is formed of an insulating material having a lower wet etching rate than that of the dummy insulating layer 300. For example, the above-described interlayer insulating film 500 is formed of a silicon oxide film formed by a deposition method based on a CVD method such as PE-CVD method or HDP-CVD method. Preferably, a silicon oxide film by the HDP-CVD method is used as the interlayer insulating film 500 described above.

이와 같이 형성되는 층간 절연막(500)에는 보이드(501)가 발생할 수 있다. 즉, 더미 콘택홀(350)의 종횡비 및 증착 특성에 의해서 증착되는 층간 절연막(500)의 내부에 보이드(501)가 유발될 수 있다. 그러나, 이러한 보이드(501)는 층간 절연막(500)의 중심 부위에 층간 절연막(500)을 이루는 절연 물질에 의해서 격리된 상태로 존재하게 된다. 즉, CVD 증착 특성에 의해서 층간 절연막(500)이 더미 콘택홀(350)의 내측면 및 바닥으로부터 함께 성장하여 보이드가 층간 절연막(500)의 더미 콘택홀(350)의 중심 부위에서 발생한다. 따라서, 보이드(501)가 층간 절연막(500) 외부로 연장되어 측방향으로 노출되지 않는다. The void 501 may be generated in the interlayer insulating layer 500 formed as described above. That is, the void 501 may be induced inside the interlayer insulating layer 500 deposited by the aspect ratio and the deposition characteristic of the dummy contact hole 350. However, the void 501 is present in an isolated state by the insulating material forming the interlayer insulating film 500 at the center portion of the interlayer insulating film 500. That is, due to the CVD deposition characteristics, the interlayer insulating film 500 grows together from the inner surface and the bottom of the dummy contact hole 350 so that voids are generated in the central portion of the dummy contact hole 350 of the interlayer insulating film 500. Accordingly, the void 501 extends outside the interlayer insulating layer 500 and is not exposed laterally.

도 7은 층간 절연막(500)을 평탄화하는 단계를 개략적으로 나타내는, 도 5의 X3-Y3 절단선을 따르는 단면도이다. FIG. 7 is a cross-sectional view taken along the line X 3 -Y 3 of FIG. 5 schematically illustrating the step of planarizing the interlayer insulating film 500.

구체적으로, 층간 절연막(500)의 표면을 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다)하여 그 표면을 평탄화시킨다. 층간 절연막(500)이 증착된 직후의 표면은 도 6에 도시된 바와 같이 더미 콘택홀(350)의 존재에 의해서 단차가 발생하므로, 후속 공정을 위해서 평탄화시키는 것이 바람직하다. Specifically, the surface of the interlayer insulating film 500 is chemical mechanical polished (hereinafter referred to as "CMP") to planarize its surface. Since the step immediately after the deposition of the interlayer insulating film 500 is generated due to the presence of the dummy contact hole 350 as shown in FIG. 6, it is preferable to planarize for the subsequent process.

도 8은 콘택홀(550)을 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 9는 도 8의 X4-Y4 절단선을 따르는 단면도이다. 8 is a plan view schematically illustrating a step of forming a contact hole 550, and FIG. 9 is a cross-sectional view taken along the line X 4 -Y 4 of FIG. 8.

구체적으로, 평탄화된 층간 절연막(500) 상에 습식 에천트(etchant)를 도입하여 습식 식각을 수행한다. 이때, 상기한 습식 에천트로는 통상의 실리콘 산화막 에천트, 예컨대, 희석된 불산(HF) 용액 또는 비오이(BOE;Buffered Oxide Etchant) 용액을 이용한다. In detail, a wet etchant is introduced on the planarized interlayer insulating layer 500 to perform wet etching. In this case, the wet etchant may be a conventional silicon oxide etchant, such as a diluted hydrofluoric acid (HF) solution or a buffered oxide etchant (BOE) solution.

이러한 습식 식각은 전면 식각으로 수행되며, 습식 식각이 일정 시간 진행되면 층간 절연막(500) 하부의 더미 절연막(300)이 드러나게 된다. 더미 절연막(300)의 표면이 상기한 습식 에천트에 접하면, 더미 절연막(300)은 상기한 층간 절연막(500)에 비해 매우 높은 속도로 습식 식각된다. 이에 따라, 실질적으로 선택적인 습식 식각이 이루어져, 더미 절연막(300)이 존재하던 부위는 드러나게 되어 실질적인 콘택 패드를 위한 콘택홀(550)이 형성된다. 상기한 습식 식각에 의해서 상기 층간 절연막(500)의 더미 콘택홀(350)을 채우는 부분은 선택적으로 잔존하게 되어, 결국, 층간 절연막(500)이 콘택홀(550)을 가지도록 층간 절연막(500)을 패터닝한 결과를 얻을 수 있다. The wet etching is performed by full etching, and when the wet etching is performed for a predetermined time, the dummy insulating layer 300 under the interlayer insulating layer 500 is exposed. When the surface of the dummy insulating film 300 is in contact with the wet etchant, the dummy insulating film 300 is wet etched at a much higher speed than the interlayer insulating film 500. Accordingly, the selective wet etching is substantially performed, whereby the portion of the dummy insulating layer 300 is exposed to form a contact hole 550 for the actual contact pad. By the wet etching, a portion filling the dummy contact hole 350 of the interlayer insulating film 500 is selectively left, so that the interlayer insulating film 500 may have the contact hole 550. The result of patterning can be obtained.                     

이와 같은 선택적인 습식 식각은 더미 절연막(300)을 이루는 HSQ막과 같은 SOG 절연 물질이 층간 절연막(500)을 이루는 CVD를 기본으로 하는 방법에 의한 실리콘 산화막에 비해 상기한 습식 식각에 대해 높은 습식 식각율을 나타내는 점으로부터 유기된다. 예를 들면, HSQ는 100:1 정도로 희석된 불산 용액에 대해서 대략 3000Å/분에 다다르는 습식 식각 속도를 나타낼 수 있다. 반면에, HDP-CVD 실리콘 산화물은 상기한 100:1 정도로 희석된 불산 용액에 대해서 대략 50Å/분 정도의 습식 식각 속도를 나타내며, PE-CVD 실리콘 산화물은 대략 100Å/분 정도의 습식 식각 속도를 나타낸다. This selective wet etching is higher than that of the wet etching of the silicon oxide film by the CVD method in which the SOG insulating material such as the HSQ film forming the dummy insulating film 300 forms the interlayer insulating film 500. It is organic from the point which shows a rate. For example, HSQ can exhibit a wet etch rate of approximately 3000 kPa / min for hydrofluoric acid solutions diluted to 100: 1. On the other hand, HDP-CVD silicon oxide shows a wet etch rate of about 50 kW / min for hydrofluoric acid solution diluted to about 100: 1 and PE-CVD silicon oxide shows a wet etch rate of about 100 kW / min. .

이에 따라, 더미 절연막(300)을 HSQ막으로 형성하고, 층간 절연막(500)을 HDP-CVD 실리콘 산화막 또는 PE-CVD 실리콘 산화막으로 형성할 경우, 상기한 100:1 정도로 희석된 불산 용액을 상기한 습식 식각의 습식 에천트로 사용할 때, 대략 10:1 내지 20:1 정도의 식각 선택비를 얻을 수 있다. 따라서, 상술한 바와 같은 선택적인 식각이 가능하여, 실질적으로 콘택홀(550)을 가지는 층간 절연막(500)을 패터닝하는 것이 가능하다.Accordingly, when the dummy insulating film 300 is formed of an HSQ film and the interlayer insulating film 500 is formed of an HDP-CVD silicon oxide film or a PE-CVD silicon oxide film, the hydrofluoric acid solution diluted to about 100: 1 may be described. When used as a wet etchant of wet etching, an etching selectivity of about 10: 1 to 20: 1 can be obtained. Accordingly, the selective etching as described above is possible, so that it is possible to pattern the interlayer insulating film 500 having the contact hole 550 substantially.

이와 같이 형성되는 콘택홀(550)의 측벽으로는 층간 절연막(500)의 증착 시 발생하는 보이드(501)가 연장되거나 드러나지 않는다. 이는 층간 절연막(500)이 증착될 때, 이미 설명한 바와 같이 보이드(501)가 층간 절연막(500)의 중심 부위에 격리되기 때문이다. The void 501 generated when the interlayer insulating layer 500 is deposited is not extended or exposed on the sidewall of the contact hole 550 formed as described above. This is because when the interlayer insulating film 500 is deposited, the void 501 is isolated at the central portion of the interlayer insulating film 500 as described above.

도 10은 콘택홀(550)을 채우는 도전막(600)을 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 11은 도 10의 X5-Y5 절단선을 따르는 단면도이다. FIG. 10 is a plan view schematically illustrating a step of forming a conductive film 600 filling the contact hole 550, and FIG. 11 is a cross-sectional view taken along the line X 5 -Y 5 of FIG. 10.

구체적으로, 층간 절연막(500) 상에 도전성 다결정질 실리콘 또는 금속 물질 등과 같은 도전 물질을 증착하여 상기 콘택홀(550)을 채우는 도전막(600)을 형성한다. 이때, 층간 절연막(500)의 중심 부위에 존재하는 보이드(501)는 콘택홀(550)에 연결되지 않으므로 라인성 브리지와 같은 불량이 발생하지 않는다. 더욱이, 층간 절연막(500) 내부의 보이드(501)가 상측으로 열려 있어 이러한 보이드(501)에 상기한 도전 물질이 채워지는 불량이 발생하더라도, 상기한 보이드(501)가 상술한 바와 같이 콘택홀(550)에 연결되지 않으므로 라인성 브리지와 같은 불량이 발생되는 것이 방지된다. Specifically, a conductive material such as conductive polycrystalline silicon or a metal material is deposited on the interlayer insulating film 500 to form a conductive film 600 filling the contact hole 550. At this time, since the void 501 existing at the center portion of the interlayer insulating layer 500 is not connected to the contact hole 550, a defect such as a line bridge does not occur. Further, even if the void 501 inside the interlayer insulating film 500 is opened upward and a defect in which the conductive material is filled in the void 501 occurs, the void 501 may be a contact hole (as described above). 550 is prevented from failing, such as a line bridge.

도 12는 도전막(600)을 분리하여 콘택 패드(650)를 형성하는 단계를 개략적으로 나타내는 평면도이고, 도 13은 도 12의 X6-Y6 절단선을 따르는 단면도이다. FIG. 12 is a plan view schematically illustrating a step of forming a contact pad 650 by separating the conductive film 600, and FIG. 13 is a cross-sectional view taken along the line X 6 -Y 6 of FIG. 12.

구체적으로, 도전막(600)의 표면을 평탄화하여 하부의 층간 절연막(500) 또는 하부의 차폐 절연막(255)을 노출함으로써, 도전막(600)을 콘택홀(550)별로 분리하여 콘택 패드(650)를 형성한다. 이때, 상기한 평탄화는 CMP로 수행되는 것이 바람직하다. Specifically, by planarizing the surface of the conductive film 600 to expose the lower interlayer insulating film 500 or the lower shielding insulating film 255, the conductive film 600 is separated by the contact holes 550 to contact pads 650. ). In this case, the above planarization is preferably performed by CMP.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 습식 식각율의 차이를 가지는 더미 절연막과 층간 절연막을 형성하여 선택적인 습식 식각으로 더미 절연막을 제거함으로써, 보이드가 콘택홀에 연결되지 않는 층간 절연막을 형성할 수 있다. 이에 따라, 층간 절연막을 증착할 때 보이드가 내부에 발생하더라도, 이러한 보이드로부터 라인성 브리지가 형성되어 콘택 패드에 연결되는 것을 구조적으로 방지할 수 있다. 따라서, 층간 절연막을 형성할 때 캡 채움 능력의 마진(margin)을 보다 확보할 수 있어, 통상의 CVD 실리콘 산화막을 층간 절연막으로 이용할 수 있다. According to the present invention described above, by forming a dummy insulating film and an interlayer insulating film having a difference in wet etching rate and removing the dummy insulating film by selective wet etching, an interlayer insulating film in which voids are not connected to the contact hole can be formed. Accordingly, even when voids are generated inside when the interlayer insulating film is deposited, it is possible to structurally prevent the formation of a linear bridge from the voids and the connection to the contact pads. Therefore, when forming the interlayer insulating film, a margin of cap filling capability can be more secured, and a normal CVD silicon oxide film can be used as the interlayer insulating film.

Claims (3)

반도체 기판 상에 측면과 상면이 차폐 절연막으로 보호되는 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate, the side surface and the top surface of which are protected by a shielding insulating film; 상기 게이트들 간의 갭을 메우는 더미 절연막을 형성하는 단계;Forming a dummy insulating film filling the gap between the gates; 상기 더미 절연막을 패터닝하여 더미 콘택홀을 형성하는 단계;Patterning the dummy insulating film to form a dummy contact hole; 상기 더미 절연막 상에 상기 더미 콘택홀 채우고 상기 더미 절연막과 습식 선택비를 가지는 층간 절연막을 형성하는 단계;Filling the dummy contact hole on the dummy insulating film and forming an interlayer insulating film having a wet selectivity with the dummy insulating film; 상기 층간 절연막을 평탄화하는 단계;Planarizing the interlayer insulating film; 상기 평탄화된 층간 절연막 상을 습식 식각하여 상기 습식 선택비에 의해서 상기 더미 절연막을 선택적으로 제거하여 상기 더미 콘택홀을 채우는 층간 절연막 부분으로 이루어지고 상기 제거되는 더미 절연막 위치에 콘택홀을 형성하는 단계; 및Wet etching the planarized interlayer insulating film to selectively remove the dummy insulating film by the wet select ratio to form a contact hole at a position of the removed dummy insulating film, the interlayer insulating film portion filling the dummy contact hole; And 상기 콘택홀을 채우는 도전성 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 패드 제조 방법. Forming a conductive pad filling the contact hole; 제1항에 있어서, 상기 더미 절연막은 수소실세스퀴옥산막을 포함하고, The method of claim 1, wherein the dummy insulating film comprises a hydrogen silsesquioxane film, 상기 층간 절연막은 화학 기상 증착에 의한 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 패드 제조 방법. And said interlayer insulating film comprises a silicon oxide film by chemical vapor deposition. 제1항에 있어서, 상기 습식 식각은 The method of claim 1, wherein the wet etching is 희석된 불산 용액 또는 비오이(BOE) 용액을 에천트로 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 콘택 패드 제조 방법. Method of manufacturing a contact pad of a semiconductor device, characterized in that it is carried out using a dilute hydrofluoric acid solution or a BOE solution as an etchant.
KR20000037768A 2000-07-03 2000-07-03 Method for manufacturing contact pad of semiconductor device KR100585086B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20000037768A KR100585086B1 (en) 2000-07-03 2000-07-03 Method for manufacturing contact pad of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20000037768A KR100585086B1 (en) 2000-07-03 2000-07-03 Method for manufacturing contact pad of semiconductor device

Publications (2)

Publication Number Publication Date
KR20020004171A KR20020004171A (en) 2002-01-16
KR100585086B1 true KR100585086B1 (en) 2006-05-30

Family

ID=19675942

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20000037768A KR100585086B1 (en) 2000-07-03 2000-07-03 Method for manufacturing contact pad of semiconductor device

Country Status (1)

Country Link
KR (1) KR100585086B1 (en)

Also Published As

Publication number Publication date
KR20020004171A (en) 2002-01-16

Similar Documents

Publication Publication Date Title
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
JP4152276B2 (en) Semiconductor device using nitride film formed by low temperature atomic layer deposition as an etching stop layer and method for manufacturing the same
KR100366621B1 (en) Method for manufacturing conductive contact body of semiconductor device
KR100319560B1 (en) Method of forming a capacitor storage node using a cmp stopping layer
US5918131A (en) Method of manufacturing a shallow trench isolation structure
US6815331B2 (en) Method for forming metal wiring layer of semiconductor device
KR20020004729A (en) Trench isolation method and structure of that
KR100709450B1 (en) Method for forming semiconductor device
KR100585086B1 (en) Method for manufacturing contact pad of semiconductor device
KR100500439B1 (en) method for fabricating semiconductor device with gate spacer of positive slope
KR100256055B1 (en) Method of manufacturing semiconductor device for improving planarization
GB2333644A (en) A method of forming void free trench isolation
KR100680948B1 (en) Method for manufacturing storage node contact of semiconductor device
KR101090371B1 (en) Method for manufacturing semiconductor device with buried gate
TWI714423B (en) Semiconductor structure and method of manufacturing the same
US20010021576A1 (en) Method of manufacturing self-aligned contact hole
KR100791707B1 (en) Method for polishing inter-metal dielectric layer of the semiconductor device
KR100214530B1 (en) Method for forming trench element isolation structure
KR20080084293A (en) Method for manufacturing semiconductor device
KR0170728B1 (en) Element isolating structure of semiconductor device, its forming method, dram cell having buried bit line and its manufacturing method
KR100653704B1 (en) Methods of forming trench isolation in semiconductor device and trench isolation structure fabricated thereby
KR100942983B1 (en) Semiconductor device and method for manufacturing the same
KR100709440B1 (en) A method for forming a capacitor of a semiconductor device
JPH11307636A (en) Manufacture of semiconductor device and the semiconductor device
KR20020089998A (en) Method for Forming ILD in Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100429

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee