KR100575609B1 - Power-up detection circuit - Google Patents

Power-up detection circuit Download PDF

Info

Publication number
KR100575609B1
KR100575609B1 KR1019990026601A KR19990026601A KR100575609B1 KR 100575609 B1 KR100575609 B1 KR 100575609B1 KR 1019990026601 A KR1019990026601 A KR 1019990026601A KR 19990026601 A KR19990026601 A KR 19990026601A KR 100575609 B1 KR100575609 B1 KR 100575609B1
Authority
KR
South Korea
Prior art keywords
node
voltage
power
inverter
power supply
Prior art date
Application number
KR1019990026601A
Other languages
Korean (ko)
Other versions
KR20010008675A (en
Inventor
이상윤
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1019990026601A priority Critical patent/KR100575609B1/en
Publication of KR20010008675A publication Critical patent/KR20010008675A/en
Application granted granted Critical
Publication of KR100575609B1 publication Critical patent/KR100575609B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/66—Structural association with built-in electrical component
    • H01R13/665—Structural association with built-in electrical component with built-in electronic circuit
    • H01R13/6666—Structural association with built-in electrical component with built-in electronic circuit with built-in overvoltage protection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage

Abstract

본 발명은 파워업 감지 회로에 관한 것으로, 종래 전원전압이 안정된 이후에 인가되는 노이즈에 의해 상기 전원전압이 변동되는 경우, 상기 전원전압의 변동으로 인하여 파워업 감지 신호를 출력하여 칩을 리셋시키는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 노이즈의 유입으로 인한 전원전압의 변동에 따른 오동작을 방지함으로써, 전력 노이즈 특성 및 칩의 신뢰성을 향상시킨 효과가 있다.The present invention relates to a power-up sensing circuit, and when the power supply voltage is changed by noise applied after the conventional power supply voltage is stabilized, a problem of resetting the chip by outputting a power-up detection signal due to the change of the power supply voltage. There was this. Therefore, the present invention was devised to solve the above-mentioned conventional problems, and has an effect of improving power noise characteristics and chip reliability by preventing malfunctions caused by fluctuations in the power supply voltage due to the inflow of noise.

Description

파워업 감지 회로{POWER-UP DETECTION CIRCUIT}Power-up detection circuit {POWER-UP DETECTION CIRCUIT}

도 1은 종래 파워업 감지 회로도.1 is a conventional power-up detection circuit diagram.

도 2 및 도 3은 도 1의 각 부 전압 파형도2 and 3 are each negative voltage waveform diagram of FIG.

도 4는 도 3에서 노이즈 유입시 제1 노드의 전압 및 전류를 보인 파형도.4 is a waveform diagram illustrating a voltage and a current of a first node when noise is introduced in FIG. 3;

도 5는 도 1의 각 부 전압 파형도FIG. 5 is a diagram illustrating each negative voltage waveform of FIG. 1.

도 6은 본 발명 파워업 감지 회로도.6 is a power up detection circuit diagram of the present invention;

도 7은 도 6의 각 부 전압 파형도.FIG. 7 is a diagram of each negative voltage waveform of FIG. 6;

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

C1 : 커패시터 S1 : 전송게이트C1: Capacitor S1: Transmission Gate

NM1∼NM3 : 엔모스 트랜지스터 PM1 : 피모스 트랜지스터NM1 to NM3: NMOS transistor PM1: PMOS transistor

10,INV1,INV2 : 인버터10, INV1, INV2: Inverter

본 발명은 파워업 감지 회로에 관한 것으로, 특히 칩에 전력 인가시 최초 전력의 상승 에지에서 소정시간동안 파워업 감지 신호를 발생하여 상기 칩을 리셋시키는 파워업 감지 회로에 있어서 노이즈의 유입으로 인한 전원전압의 변동에 따른 오동작을 방지하여 전력 노이즈 특성을 향상시킨 파워업 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-up sensing circuit. In particular, a power-up sensing circuit generates a power-up sensing signal for a predetermined time at a rising edge of initial power when a power is applied to a chip, and resets the chip. The present invention relates to a power-up sensing circuit which improves power noise characteristics by preventing malfunction due to a voltage change.

도 1은 종래 파워업 감지 회로도로서, 이에 도시된 바와 같이 반전단자와 비반전단자로 접지전압(VSS)과 전원전압(VDD)을 인가받아 도통되어 저항으로 동작하는 전송게이트(S1)와; 일측으로 전원전압(VDD)이 인가되며 타측이 노드(N1)를 통해 상기 전송게이트(S1)에 연결된 커패시터(C1)와; 게이트와 드레인이 노드(N3)를 통해 상기 전송게이트(S1)에 공통연결되며 소오스가 접지된 엔모스 트랜지스터(NM1)와; 피모스 및 엔모스 트랜지스터(PM1)(NM2)로 구성되어 상기 노드(N1)의 전압을 입력받아 이를 반전하여 출력하는 인버터(10)와; 상기 인버터(10)의 출력신호를 노드(N2)를 통해 입력받아 이를 반전하여 출력하는 인버터(INV1)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 내지 도 5를 참조하여 상세히 설명한다.1 is a conventional power-up sensing circuit diagram. As shown in FIG. 1, a transmission gate S1 that is electrically connected to a ground voltage VSS and a power supply voltage VDD as an inverting terminal and a non-inverting terminal and is operated as a resistor; A capacitor C1 connected to the transmission gate S1 through a node N1 and a power supply voltage VDD applied to one side thereof; An NMOS transistor NM1 having a gate and a drain commonly connected to the transfer gate S1 through a node N3, and having a source grounded; An inverter 10 including PMOS and NMOS transistors PM1 and NM2 and receiving the voltage of the node N1 and inverting the voltage of the node N1; Inverter INV1 receives the output signal of the inverter 10 through the node N2 and inverts it and outputs the same, referring to FIGS. 2 to 5 attached to an operation process according to the related art. It explains in detail.

도 2의 (a)와 같이 전원전압(VCC)이 저전압에서 고전압으로 상승하는 경우, 상기 상승에지에서 노드(N1)의 전압은 하기 수학식 1과 같이 커패시터(C1)와 엔모스 트랜지스터(NM1)에 의한 기생 커패시터의 전압 분배에 의해 결정된다.When the power supply voltage VCC rises from a low voltage to a high voltage as shown in FIG. 2A, the voltage of the node N1 at the rising edge is the capacitor C1 and the NMOS transistor NM1 as shown in Equation 1 below. Is determined by the voltage distribution of the parasitic capacitor.

Figure 111999007357192-pat00001
Figure 111999007357192-pat00001

여기서, C2는 기생 커패시터이다.Where C2 is a parasitic capacitor.

그리고, 상기 전원전압(VCC)이 고전압으로 안정화된 이후, 상기 노드(N1)의 전압은 도 2의 (b)와 같이 각각 커패시터와 저항의 역할을 하는 엔모스 트랜지스터(NM1)와 전송게이트(S1)에 의해 서서히 알씨방전하게 되며, 이에 상기 노드(N1)의 전압을 게이트로 공통입력받아 도통제어되는 피모스 및 엔모스 트랜지스터(PM1)(NM2)로 구성된 인버터(10)는 이를 반전하여 도 2의 (c)와 같이 노드(N2)로 출력하게 된다.After the power supply voltage VCC is stabilized to a high voltage, the voltage of the node N1 is the NMOS transistor NM1 and the transfer gate S1 that serve as capacitors and resistors, respectively, as shown in FIG. The inverter 10 is composed of PMOS and NMOS transistors PM1 and NM2 which are electrically controlled by receiving a voltage of the node N1 through a gate. As shown in (c), the data is output to the node N2.

따라서, 상기 노드(N2)의 전압은 상기 인버터(10)의 문턱전압보다 상기 노드(N1)의 전압이 높은 영역에서는 저전위로 출력되나, 상기 문턱전압 이하로 출력되는 영역에서는 고전위를 출력하게 되며, 상기 노드(N2)의 전압을 입력받은 인버터(INV1)는 이를 반전하여 도 2의 (d)와 같이 파워업 감지 신호(PUD_OUT)를 출력하게 된다.Therefore, the voltage of the node N2 is output at a low potential in the region where the voltage of the node N1 is higher than the threshold voltage of the inverter 10, but outputs a high potential in the region that is output below the threshold voltage. The inverter INV1 receiving the voltage of the node N2 inverts this and outputs the power-up detection signal PUD_OUT as shown in FIG.

그리고, 전원전압(VCC)이 안정된 이후 도 3의 (a)와 같이 2.5V의 노이즈가 유입되어 상기 전원전압(VCC)이 2.5V 드롭된 후 복귀하는 경우, 상기 노드(N1)의 전압은 커패시터(C1)의 직류 특성상 도 3의 (b)와 같이 2.5V 드롭이 발생하게 된다.In addition, when the power supply voltage VCC is stabilized and then returns after the power supply voltage VCC is dropped by 2.5V as 2.5V noise is introduced as shown in FIG. 3A, the voltage of the node N1 is a capacitor. Due to the direct current characteristic of (C1), 2.5V drop is generated as shown in FIG.

이때, 도 4에 도시한 바와 같이 상기 노드(N1)의 전압은 2.5V 떨어진 후 떨어지기 이전보다 전압 레벨이 상승하게 되나, 노드(N3)의 전압은 엔모스 트랜지스터(NM1)가 턴온됨에 따라 상기 엔모스 트랜지스터(NM1)의 턴온전압이상 떨어지지 않는다.In this case, as shown in FIG. 4, the voltage of the node N1 is increased after the voltage drops by 2.5V, but the voltage of the node N1 is increased, but the voltage of the node N3 is turned on as the NMOS transistor NM1 is turned on. The turn-on voltage of the NMOS transistor NM1 is not lowered.

이에 따라 상기 노드(N1)의 전압이 인버터(10)의 문턱전압이상 상승한 후 서서히 방전됨에 따라 상기 노드(N2)의 전압은 이를 반전하여 도 3의 (c)와 같이 출력되고, 이에 상기 노드(N2)의 전압을 반전하여 출력하는 인버터(INV1)에 의해 상기 파워압 감지 신호(PUD_OUT)는 도 3의 (d)와 같이 출력된다.Accordingly, as the voltage of the node N1 rises above the threshold voltage of the inverter 10 and gradually discharges, the voltage of the node N2 is inverted and outputted as shown in FIG. The power pressure detection signal PUD_OUT is output as shown in FIG. 3D by the inverter INV1 that inverts and outputs the voltage of N2).

또한, 전원전압(VCC)이 안정된 이후 도 5의 (a)와 같이 2.5V의 노이즈가 유입되어 전원전압(VCC)이 변동되는 경우, 상기 전원전압(VCC)이 상승됨에 따라 노드(N1)의 전압은 도 5의 (b)와 같이 상승하게 되며, 상기 인버터(10)에 의해 노드(N2)의 전압이 도 5의 (c)와 같이 출력됨에 따라 이를 반전한 상기 파워업 감지 신호(PUD_OUT)는 도 5의 (d)와 같이 출력된다.Also, when the power supply voltage VCC is changed due to the inflow of 2.5V noise as shown in FIG. 5A after the power supply voltage VCC is stabilized, as the power supply voltage VCC rises, The voltage rises as shown in FIG. 5B, and the power-up detection signal PUD_OUT inverted as the voltage of the node N2 is output as shown in FIG. 5C by the inverter 10. Is output as shown in FIG.

따라서, 상기와 같이 종래 전원전압이 안정된 이후에 인가되는 노이즈에 의해 상기 전원전압이 변동되는 경우, 상기 전원전압의 변동으로 인하여 파워업 감지 신호를 출력하여 칩을 리셋시키는 문제점이 있었다.Therefore, when the power supply voltage is changed by noise applied after the conventional power supply voltage is stabilized as described above, there is a problem of resetting the chip by outputting a power-up detection signal due to the change of the power supply voltage.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 노이즈의 유입으로 인한 전원전압의 변동에 따른 파워업 감지 신호의 발생을 방지하여 전력 노이즈 특성을 향상시킨 파워업 감지 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, a power-up detection circuit that improves the power noise characteristics by preventing the generation of the power-up detection signal due to the fluctuation of the power supply voltage due to the influx of noise. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 반전단자와 비반전단자로 접지전압과 전원전압을 인가받아 도통되어 저항으로 동작하는 전송게이트와; 일측으로 전원전압이 인가되며 타측이 제1 노드를 통해 상기 전송게이트에 연결된 커패시터와; 게이트와 드레인이 제3 노드를 통해 상기 전송게이트에 연결되며 소오스가 접지된 제1 엔모스 트랜지스터와; 제1 피모스 트랜지스터 및 제2 엔모스 트랜지스터로 구성되어 상기 제1 노드의 전압을 입력받아 이를 반전하여 출력하는 제1 인버터와; 상기 제1 인버터의 출력신호를 제2 노드를 통해 입력받아 이를 반전하여 파워업 감지 신호로 출력하는 제2 인버터와; 상기 제2 인버터의 출력신호를 반전하여 출력하는 제3 인버터와; 상기 제3 인버터의 출력신호를 게이트에 인가받아 소오소의 접지전압을 드레인의 상기 제1 노드로 출력하는 제3 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is a transmission gate that is connected to the ground terminal and the non-inverting terminal is applied to the ground voltage and the power supply to operate as a resistor; A capacitor having a power supply voltage applied to one side and the other side connected to the transmission gate through a first node; A first NMOS transistor having a gate and a drain connected to the transfer gate through a third node, and having a source grounded; A first inverter comprising a first PMOS transistor and a second NMOS transistor, the first inverter receiving the voltage of the first node and inverting the voltage of the first node; A second inverter receiving the output signal of the first inverter through a second node and inverting the output signal as a power-up detection signal; A third inverter for inverting and outputting the output signal of the second inverter; And a third NMOS transistor configured to apply an output signal of the third inverter to the gate and output a ground voltage of the source to the first node of the drain.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 6은 본 발명 파워업 감지 회로도로서, 이에 도시한 바와 같이 반전단자와 비반전단자로 접지전압(VSS)과 전원전압(VCC)을 인가받아 도통되어 저항으로 동작하는 전송게이트(S1)와; 일측으로 전원전압(VCC)이 인가되며 타측이 노드(N1)를 통해 상기 전송게이트(S1)에 연결된 커패시터(C1)와; 게이트와 드레인이 노드(N3)를 통해 상기 전송게이트(S1)에 연결되며 소오스가 접지된 엔모스 트랜지스터(NM1)와; 피모스 및 엔모스 트랜지스터(PM1)(NM2)로 구성되어 상기 노드(N1)의 전압을 입력받아 이를 반전하여 출력하는 인버터(10)와; 상기 인버터(10)의 출력신호를 노드(N2)를 통해 입력받아 이를 반전하여 파워업 감지 신호(PUD_OUT)로 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호를 반전하여 출력하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호를 게이트에 인가받아 소오소의 접지전압(VSS)을 드레인의 상기 노드(N1)로 출력하는 엔모스 트랜지스터(NM3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 7을 참조하여 상세히 설명한다.FIG. 6 is a power up detection circuit diagram of the present invention. As shown in FIG. 6, a transmission gate S1 that is electrically connected to a ground voltage VSS and a power supply voltage VCC as an inverting terminal and a non-inverting terminal, is operated as a resistor; A capacitor C1 applied with a power supply voltage VCC to one side and connected to the transmission gate S1 through a node N1; An NMOS transistor NM1 having a gate and a drain connected to the transfer gate S1 through a node N3 and whose source is grounded; An inverter 10 including PMOS and NMOS transistors PM1 and NM2 and receiving the voltage of the node N1 and inverting the voltage of the node N1; An inverter INV1 for receiving the output signal of the inverter 10 through the node N2 and inverting the output signal as a power-up detection signal PUD_OUT; An inverter INV2 for inverting and outputting an output signal of the inverter INV1; An NMOS transistor NM3 configured to receive an output signal of the inverter INV2 to a gate and output a ground voltage VSS of a source to the node N1 of a drain. This will be described in detail with reference to FIG. 7.

도 7의 구간 (가)와 같이 전원전압(VCC)이 저전위에서 원하는 전압 레벨로 상승시, 노드(N1)의 전압은 커패시터(C1)를 통해 전원전압(VCC)을 입력받아 이를 전송게이트(S1) 및 엔모스 트랜지스터(NM1)을 통해 천천히 방전하며, 이에 파워업 감지 신호(PUD_OUT)는 고전위에서 상기 노드(N1)의 전압이 인버터(10)의 문턱전압이하가 되면 저전위를 출력하며, 도 7의 구간 (나)와 같이 전원전압(VCC)이 일정하게 유지하면, 상기 파워업 감지 신호(PUD_OUT)는 저전위를 유지한다.When the power supply voltage VCC rises from the low potential to the desired voltage level as shown in the section (A) of FIG. 7, the voltage of the node N1 receives the power supply voltage VCC through the capacitor C1 and transfers it to the transfer gate S1. Discharge slowly through the NMOS transistor NM1, and the power-up detection signal PUD_OUT outputs a low potential when the voltage of the node N1 falls below the threshold voltage of the inverter 10 at a high potential. If the power supply voltage VCC is kept constant as shown in the section (b) of 7, the power-up detection signal PUD_OUT maintains a low potential.

이때, 상기 파워업 감지 신호(PUD_OUT)를 반전하는 인버터(INV2)의 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM1)는 상기 파워업 감지 신호(PUD_OUT)가 고전위인 구간에서는 턴오프되나 저전위인 구간에서 턴온되어 상기 노드(N1)의 전압을 접지전압(VSS)으로 유지한다.At this time, the NMOS transistor NM1 receiving the output signal of the inverter INV2 that inverts the power-up detection signal PUD_OUT to the gate is turned off in the period where the power-up detection signal PUD_OUT is high potential but is low. It is turned on in the interval to maintain the voltage of the node (N1) to the ground voltage (VSS).

그리고, 도 7의 구간 (다)와 같이 전원전압(VCC)에 2.5V의 노이즈가 발생하여 상기 전원전압(VCC)이 2.5V 드롭된 후 복귀하는 경우, 상기 노드(N1)의 전압이 커패시터(C1)의 직류 특성상 2.5V 드롭된 후 상기 엔모스 트랜지스터(NM3)에 의해 접지전압(VSS)을 유지함에 따라 상기 파워업 감지 신호(PUD_OUT)를 저전위로 유지한다.In addition, when a voltage of 2.5V occurs in the power supply voltage VCC as shown in the section (C) of FIG. 7 and the power supply voltage VCC is dropped by 2.5V, the voltage of the node N1 is converted into a capacitor ( After the 2.5V drop due to the DC characteristic of C1), the power-up detection signal PUD_OUT is maintained at a low potential as the ground voltage VSS is maintained by the NMOS transistor NM3.

또한, 도 7의 구간 (라)와 같이 전원전압(VCC)이 안정된 이후, 도 7의 구간 (마)와 같이 노이즈가 유입되어 전원전압(VCC)이 상승된 후 복귀되는 경우, 노드(N1)의 전압이 상기 전원전압(VCC)이 상승됨에 따라 상승하나 엔모스 트랜지스터(NM3)에 의해 접지전압(VSS)으로 유지됨에 따라 상기 파워업 감지 신호(PUD_OUT)를 저전위로 유지한다.In addition, when the power supply voltage VCC is stabilized as shown in section (d) of FIG. 7 and then the node N1 is returned after the power supply voltage VCC is raised due to noise flowing in as shown in section (e) of FIG. The voltage of Rk rises as the power supply voltage VCC rises but is maintained at the ground voltage VSS by the NMOS transistor NM3 to maintain the power-up detection signal PUD_OUT at a low potential.

상기에서 상세히 설명한 바와 같이, 본 발명은 노이즈의 유입으로 인한 전원전압의 변동에 따른 오동작을 방지함으로써, 전력 노이즈 특성 및 칩의 신뢰성을 향상시킨 효과가 있다.As described above in detail, the present invention prevents the malfunction due to the fluctuation of the power supply voltage due to the inflow of noise, thereby improving power noise characteristics and chip reliability.

Claims (1)

반전단자와 비반전단자로 접지전압과 전원전압을 인가받아 도통되어 저항으로 동작하는 전송게이트와; 일측으로 전원전압이 인가되며 타측이 제1 노드를 통해 상기 전송게이트에 연결된 커패시터와; 게이트와 드레인이 제3 노드를 통해 상기 전송게이트에 연결되며 소오스가 접지된 제1 엔모스 트랜지스터와; 제1 피모스 트랜지스터 및 제2 엔모스 트랜지스터로 구성되어 상기 제1 노드의 전압을 입력받아 이를 반전하여 출력하는 제1 인버터와; 상기 제1 인버터의 출력신호를 제2 노드를 통해 입력받아 이를 반전하여 파워업 감지 신호로 출력하는 제2 인버터와; 상기 제2 인버터의 출력신호를 반전하여 출력하는 제3 인버터와; 상기 제3 인버터의 출력신호를 게이트에 인가받아 소오소의 접지전압을 드레인의 상기 제1 노드로 출력하여 상기 제 1 노드의 전위를 안정화시키는 제3 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 파워업 감지 회로.A transfer gate connected to the inverting terminal and the non-inverting terminal and applied with a ground voltage and a power voltage to operate as a resistor; A capacitor having a power supply voltage applied to one side and the other side connected to the transmission gate through a first node; A first NMOS transistor having a gate and a drain connected to the transfer gate through a third node, and having a source grounded; A first inverter comprising a first PMOS transistor and a second NMOS transistor, the first inverter receiving the voltage of the first node and inverting the voltage of the first node; A second inverter receiving the output signal of the first inverter through a second node and inverting the output signal as a power-up detection signal; A third inverter for inverting and outputting the output signal of the second inverter; And a third NMOS transistor configured to apply an output signal of the third inverter to the gate and output a ground voltage of the source to the first node of the drain to stabilize the potential of the first node. Sensing circuit.
KR1019990026601A 1999-07-02 1999-07-02 Power-up detection circuit KR100575609B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990026601A KR100575609B1 (en) 1999-07-02 1999-07-02 Power-up detection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990026601A KR100575609B1 (en) 1999-07-02 1999-07-02 Power-up detection circuit

Publications (2)

Publication Number Publication Date
KR20010008675A KR20010008675A (en) 2001-02-05
KR100575609B1 true KR100575609B1 (en) 2006-05-03

Family

ID=19598999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990026601A KR100575609B1 (en) 1999-07-02 1999-07-02 Power-up detection circuit

Country Status (1)

Country Link
KR (1) KR100575609B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476703B1 (en) * 2002-07-19 2005-03-16 주식회사 하이닉스반도체 Power up circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994024762A1 (en) * 1993-04-14 1994-10-27 National Semiconductor Corporation Self-disabling power-up detection circuit
JPH10232724A (en) * 1997-02-20 1998-09-02 Nec Corp Reference voltage generating circuit
US5821778A (en) * 1996-07-19 1998-10-13 Texas Instruments Incorporated Using cascode transistors having low threshold voltages
KR19980067523A (en) * 1997-02-05 1998-10-15 김광호 Level detection circuit of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994024762A1 (en) * 1993-04-14 1994-10-27 National Semiconductor Corporation Self-disabling power-up detection circuit
US5821778A (en) * 1996-07-19 1998-10-13 Texas Instruments Incorporated Using cascode transistors having low threshold voltages
KR19980067523A (en) * 1997-02-05 1998-10-15 김광호 Level detection circuit of semiconductor device
JPH10232724A (en) * 1997-02-20 1998-09-02 Nec Corp Reference voltage generating circuit

Also Published As

Publication number Publication date
KR20010008675A (en) 2001-02-05

Similar Documents

Publication Publication Date Title
KR100302589B1 (en) Start-up circuit for voltage reference generator
TW448620B (en) Level adjusting circuit and the data output circuit thereof
JP3756961B2 (en) Chip initialization signal generation circuit for semiconductor memory device
US5877635A (en) Full-swing buffer circuit with charge pump
US7482847B2 (en) Power-on reset circuit
JP3194136B2 (en) Substrate voltage generation circuit for semiconductor memory device
JP4748841B2 (en) Semiconductor device
US6472929B2 (en) Semiconductor device
US7221199B2 (en) Circuit and method for generating level-triggered power up reset signal
KR100762873B1 (en) An internal voltage generator
US6346835B1 (en) Power-on reset signal preparing circuit
JPH0488518A (en) Semiconductor device
KR100575609B1 (en) Power-up detection circuit
KR100521360B1 (en) Delay circuit with reduced Vdd dependence and semiconductor memory device having the same
KR20080040557A (en) Delay circuit of semiconductor device
JPS61222318A (en) Power-on reset circuit
JP2001036397A (en) Input buffer
JPH10313240A (en) Power-on reset circuit
KR100550795B1 (en) Power up circuit
KR100630977B1 (en) Power on reset circuit
JP2005039635A (en) Power-on reset circuit
KR100762842B1 (en) An initializing system in a semiconductor memory device
KR0183874B1 (en) Vint generation circuit of semiconductor memory device
JPH0529910A (en) Logic circuit
KR100461976B1 (en) Power On Reset Circuit

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee